KR950009387B1 - 반도체 기억 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 사용되는 강 유전체 캐패시터로의 인가 전압과 분극과의 히스테리시스를 도시한 특성 곡선도.
제2a도는 본 발명의 한 실시예에 따른 반도체 기억 장치의 강 유전성 메모리 쎌의 회로도.
제2b도는 다른 실시예에 따른 반도체 기억 장치의 강 유전성 메모리 쎌의 회로도.
제3도는 본 발명의 한 실시예에 따른 더미 쎌을 전환하는 반도체 기억 장치의 회로도.
제4a도 내지 제4c도는 제3의 반도체 기억 장치의 동작을 설명하기 위한 타이밍챠트.
제5도는 다른 실시예에 따른 충전 전압을 전환하는 반도체 기억 장치의 회로도.
제6a도 내지 제6c도는 제5도의 반도체 기억 장치의 동작을 설명하기 위한 타이밍챠트.
제7도는 다른 실시예에 따른 더미 쎌을 사용하지 않은 반도체 기억 장치의 회로도.
제8a도 내지 제8c도는 제7도의 반도체 기억 장치의 동작을 설명하기 위한 타이밍챠트.
제9도는 불휘발성 동작으로 자동적으로 전환하기 위한 전환 신호를 발생하는 전원 검출 회로의 회로도.
제10도는 전원 전환시에 작동하는 백업회로의 회로도.
제11도는 강 유전체의 수명을 측정하는 측정회로의 회로도.
제12도는 분극 반전에 사용되는 펄스 신호의 펄스 패턴을 도시한 도면.
제13도는 분극 반전을 일으키지 않는 펄스 신호의 펄스 패턴을 도시한 도면.
제14도는 펄스인가 횟수와 잔류 분극과의 관계를 도시한 도면.
제15도는 한쪽의 전압을 고정해서 분극을 바꾸는 회로를 포함하는 다른 실시예에 따른 반도체 기억 장치의 회로도.
제16도 내지 제33도는 제15도의 반도체 기억 장치의 다양한 조건에 있어서의 동작을 설명하기 위한 타이밍챠트.
제34도는 한쪽의 전압을 고정해서 분극을 바꾸는 회로를 포함하는 다른 실시예에 따른 반도체 기억 장치 회로도.
제35도는 한쪽의 전압을 고정해서 분극을 바꾸는 실시예에 따른 반도체 기억 장치의 회로도.
제36도 내지 제38도는 제35도의 반도체 기억 장치의 동작을 설명하기 위한 타이밍챠트.
제39도는 한쪽의 전압을 고정해서 분극을 바꾸는 다른 실시예에 따른 반도체 기억 장치의 회로도.
* 도면의 주요부분에 대한 부호의 설명
31 : 메모리 쎌 32 : 워드선 드라이버
33 : 플레이트선 제어부 34 : 참조부
35, 55 : 프리차지 드라이버 36, 56 : 감지 증폭기
37 : 컬럼 선택부 38 : 데이터 입출력 회로
39 : 더미 워드선 드라이버 54 : 더미 쎌
발명은 반도체 기억 장치에 관한 것으로, 특히 강 유전체 캐패시터를 이용한 반도체 기억 장치에 관한 것이다.
최근 전기적으로 기입 및 소거가 가능한 불휘발성 메모리(non-volatile memory)에 관한 기술이 진보하여 다양한 메모리 소자가 개발되어 있다. 그중 하나로 강 유전체 메모리(ferroelectric memory)가 있다.
강 유전체 메모리는 강 유전체(ferroelectric material)를 이용한 강 유전체 캐패시터의 분극(polarization)의 방향에 의해 정보를 기억하고, 예를 들면 일본 특개소 63-201998호(미국 특허출원 제013,746-1987년 2월 12일 출원) 등에 상세하게 나와 있다. 간단히 기본 동작을 설명하겠다. 강 유전체는 히스테리시스를 갖는 분극-전압 특성을 갖는다. 따라서, 강 유전체가 일단 분극되면 인가 전압을 제거해도 분극(즉, 전하)가 잔류한다(잔류 분극). 이 분극 방향과는 역 방향으로 일정값 이상의 전계(항전계-opposite electric field)가 가 강 유전체에 인가되도록 전압이 강 유전체에 인가되면 강 유전체의 분극 방향은 반전한다. 이 강 유전체에 분극 방향과 같은 방향의 전압이 인가된 때에는 통상의 유전체와 마찬가지로 캐패시터의 용량에 상당하는 전하가 유전체로 유입하는 것 뿐이나, 분극 방향과는 역 방향으로 전계가 유전체에 인가되면 강 유전체의 분극이 반전하여 분극 방향과 같은 방향인 경우에 비해 한층 많은 전하가 강 유전체로 유입한다. 따라서 전하 유입량의 대소가 예를 들면 전압 강하량 등에 의해 검출되면 강 유전체의 분극 방향을 판단할 수 있다. 즉, 분극 방향의 한쪽 방향을 "1" 다른쪽을 "0"으로 대응시킴으로써 강 유전체 메모리에 정보를 기억하고 독출(讀出)할 수 있다. 이 정보는 상기와 같이 강 유전체의 인가 전압이 없어져도 잔류 분극으로서 남기 때문에 강 유전체 메모리는 불휘발성의 메모리라는 것을 알 수 있다. 이와 같은 강 유전체 메모리는 기입/독출 모두 수 10nsec 이하로 고속이고, 앞으로 개발이 기대되는 메모리 소자이다.
이 강 유전체의 분극 방향에 따라 정보를 강 유전체 메모리에 기억하는 경우 예를 들면 "1"의 상태의 분극 방향이 독출시에 강 유전체에 인가하는 전압의 방향이라고 하면, 메모리가 "1"정보를 기억하고 있었던 경우에는 강 유전체의 분극은 반전하지 않으나, "0"정보가 메모리에 기억되어 있던 경우에는 분극이 반전된다. 따라서 독출 동작후에는 기억된 정보에 관계없이 강 유전체의 분극 방향은 동일 방향으로 향해버리기 때문에 "0"정보를 기억하고 있었던 경우에는 강 유전체의 분극을 원래의 분극 방향으로 돌릴 필요가 있다.
역의 상태에서도 마찬가지이다. 이와 같이 상기 메모리는 기본적으로 파괴 독출 메모리이기 때문에 분극 반전의 빈도가 매우 많다.
강 유전체의 분극 특성은 분극 반전의 횟수 증가에 따라 나빠진다고 알려져 있다(웨어 아웃 현상). 보통 1012회 이상의 분극 반전후에 그 악화가 현저하다고 한다. 따라서 분극 반전 횟수는 소자로서 사용하는 경우의 수명을 결정하는 하나의 큰 요인으로 되어, 가능한 한 분극 반전의 횟수를 줄일 필요가 있다.
한편 종래의 반도체 메모리에 상기와 같은 강 유전체 메모리를 별도로 부속시킴으로서 메모리의 불휘발화가 필요한 때에 강 유전체 메모리에 정보를 축적하는 기술이 일본 특개소 64-66899호(미국 특허출원 제069,390-1987년 7월 2일 출원)에 개시되어 있다. 이 기술에 따르면 분극 반전을 최소한의 빈도로 억제할 수 있어서 강 유전체의 웨어 아웃 현상을 의식하지 않고 강 유전체 메모리의 장 수명화가 도모된다. 그러나 이와 같은 종래의 메모리는 백업 메모리를 갖춘 메모리와 동일하고, 또 통상의 메모리 및 강 유전체 메모리를 동일 기판에 구성하게 되면, 메모리가 대단히 크게되고 또 회로도 복잡하게 되기 때문에 종래의 메모리는 고 집적화에는 부적당하다.
이상과 같이 강 유전체 메모리는 기대되는 메모리 소자이지만 웨어 아웃 현상때문에 수명이 제한되는 문제가 있다.
본 발명의 목적은 강 유전체 메모리가 갖는 불휘발성 기억이라는 특징을 최대한으로 살려, 간단한 구성으로 수명이 긴 반도체 기억 장치를 제공하는 것이다.
본 발명에 따르면 유전체 캐패시터가 분극 반전하지 않는 축적 전하량에 의해 기억 상태를 판단하는 휘발성 동작(volatile operation)과 강 유전체 캐패시터의 분극 방향에 의해 기억 상태를 판단하는 불휘발성 동작(non-volatile operation)과의 2개의 동작 상태를 선택할 수 있는 반도체 기억 장치가 제공된다. 즉, 휘발성 동작 모드(제1동작 모드)에 있어서는, 강 유전체 캐패시터는 단순히 캐패시터로서 사용되고 불휘발성 동작 모드에서는 강 유전체 캐패시터가 분극 반전하는 상태에서 사용된다. 제1 및 제2동작 모드는 임의로 입력되는 외부 신호에 의해 전환되어도 좋고, 전원 투입/절단으로 얻어지는 신호에 응답해서 자동적으로 전환되어도 좋다.
이와 같은 본 발명에 따르면 동작 모드가 분극 반전을 수반하는 불휘발성 메모리 동작의 경우만 강 유전체 캐패시터의 분극이 반전되고, 통상의 휘발성 동작 상태에서는 분극 반전이 행해지지 않기 때문에 강 유전체의 분극 반전 빈도가 대단히 감소될 수 있다. 따라서 강 유전체의 웨어 아웃 감소가 생기기까지의 기간이 종래의 강 유전체 메모리에 비해 휠씬 길게 될 수 있고, 메모리 장치 수명을 향상하는 효과가 얻어진다.
또 본 발명의 메모리 장치에 따르면 상기 일본 특개소 62-66899호에 개시되어 있는 것처럼 불휘발 동작용 메모리와 휘발동작용 메모리와 같은 별개의 메모리를 설치할 필요없이 강 유전체의 캐패시터는 양 동작에 공통으로 사용되고, 소자 구조가 복잡해지는 일도 없고 메모리 쎌이 대형화하는 일도 없다. 따라서, 본 발명의 메모리 장치는 고집적화에 적당하다.
본 발명의 기본 동작 원리를 강 유전체 캐패시터의 인가 전압과 분극의 히스테리시스 특성을 참조해서 설명하겠다.
구동 전압(driving voltage)을 Vd로 하고, 그것에 대응하는 최대 분극(maximum polarization)을 Pm, 잔류 분극(residual polarization)을 Pr로 한다. 다만, Vd는 분극을 반전하는데 필요한 전계(항전계)보다 큰 전계를 강 유전체에 인가할 수 있는 전압으로 한다. 따라서 동도면중 4개의 점, P1, P2, P3, P4는 각각(전압, 분극)좌표로 나타내면,
P1=(Vd, Pm), P2=(O, Pr),
P3=(-Vd, -Pm), P4=(O, -Pr)
로 된다.
본 발명에서는 P1 및 P2의 상태를 각각 "1" 및 "0"으로 대응시키는 제1기억 방식과, P2 및 P4의 상태를 각각 "1" 및 "0"으로 대응시키는 제2기억 방식을 선택하게 된다.
[제1기억 방식(휘발성 모드)]
P1은 강 유전체 캐패시터가 정방향으로 분극되고, 또 캐패시터의 양단이 단락되어 있는 때에 흐를수 있는 전하(Pm-Pr)이 축적되어 있는 상태를 나타낸다. P2는 정방향으로 분극되어 있으나 캐패시터 양단이 단락된 때에 흐를수 있는 전하가 없는 상태를 나타낸다. 따라서 강 유전체 캐패시터의 상태가 P1 및 P2의 2값으로 나타나고, 강 유전체 캐패시터의 전압 Vd가 인가되면, P1 상태에서는 강 유전체 캐패시터에 새로운 전하가 유입되지 않으나, P2 상태에서는 (Pm-Pr)의 전하가 유입한다. 따라서 이 전하량을 검출함으로써 강 유전체 캐패시터의 상태를 검출할 수 있다.
제1기억 방식에서는 전원이 절단되면 리크(leak) 전류 둥에 의해 P1 상태의 강 유전체 캐패시터에 전하를 보존할 수 없으므로 강 유전성 메모리 쎌은 휘발성 동작으로 된다.
[제2기억 방식(불휘발성 모드)]
P2는 강 유전체 캐패시터가 정방향으로 분극되고 또 캐패시터의 양단이 단락된 때에 흐를수 있는 전하가 없는 상태를 도시하고 있다. 또 P4는 강 유전체 캐패시터가 부방향으로 분극되고 또 캐패시터 양단이 단락한 때에 흐를수 있는 전하가 없는 상태를 나타내고 있다. 여기서, 강 유전체 캐패시터의 상태가 P2 및 P4의 2값으로 나타나고 강 유전체 캐패시터에 전압 Vd가 인가되면 P2 상태의 강 유전체 캐패시터에는(Pm-Pr)의 전하가 유입하게 된다. 또, P4 상태의 강 유전체 캐패시터에는 Pm-(-Pr)=Pm+Pr의 전하가 유입되게 된다. 따라서 이들 전하량의 차(2·Pr)이 검출됨으로써 강 유전체 캐패시터의 상태를 검출할 수 있다.
제2기억 방식에서는 전원이 절단되어도 강 유전체 캐패시터의 기억 상태는 잔류 분극으로서 보존되므로 강 유전성 메모리 쎌을 불휘발성 동작으로 된다.
이상과 같은 2개의 동작 모드가 선택적으로 사용되나 검출 정밀도를 높이기 위해서는 상기 전하량의 차(Pm-Pr) 및 2·Pr이 큰 쪽이 바람직하다. 그러기 위해서는 히스테리시스 특성을 나타내는 각형비(rectangular ratio)(Pr/Pm)가 0.2-0.7 정도의 범위내의 강 유전체 재료에서 강 유전체 캐패시터의 재료가 선택되는 것이 좋다. 각형비가 0.7보다 크면, (Pm, Pr)이 너무 크게 되지 않고 0.2보다 작으면 2·Pr은 충분히 크게할 수 없다. 강 유전체 캐패시터를 구성하는 강 유전체의 조성계는 특별히 한정되지 않으나, 예를 들면(Pb(Zr, Ti)O3계의 강 유전체 재료, (Pb, La), (Zr, Ti)O3계의 강 유전체 재료 등이 이용되고, 조성, 막 성형 방법, 인가전압 Vd 등이 임의로 설정됨으로써 상기 각형비(Pr/Pm)를 조정할 수 있다.
다음에 본 발명의 강 유전체 메모리 쎌의 기본동작을 제2a도의 회로를 참조해서 설명하겠다.
기본 구성 회로에 따르면 강 유전체 캐패시터(C1)의 한쪽의 전극이 스위칭 소자(Tr1)을 통해 비트선(BL)로 접속되고 참조 캐패시터(C2)가 스위칭 소자(Tr2)를 통해 비트선(
)에 접속된다. 강 유전체 캐패시터(C1)의 다른쪽의 전극은 전압원(voltage source)(VS1)에 접속된다. 참조 캐패시터(C2)의 한쪽의 전극은 스위칭 소자(Tr2)를 통해 비트선(
)로 접속되고 다른쪽의 전극은 참조 캐패시터용의 전압원(VS2)에 접속된다. 비트선(BL) 및 (
)은 감지 증폭기(sense amplifier)(SA)에 접속된다.
기본적으로 본 발명에서는 휘발성 동작시에는 강 유전체 캐패시터(C1)은 분극상태를 바꾸지 않고 단순히 전하를 축척하는 캐패시터로서 사용되고, 불휘발성 동작시에는 강 유전체 캐패시터(C1)은 분극상태를 바꿈으로써 데이타를 기억한다. 따라서 상기의 양 상태를 판별할 수 있으면 데이터를 읽고 쓰기 위해 어떤 수법이 채용되어도 좋으나 통상의 DRAM에 이용되는 비트선 쌍에서의 전압 강하를 감지 증폭기가 확정하는 수법이 간단하다.
먼저 휘발성 동작시에 있어서는 비트선 쌍이 Vcc 레벨로 된 때에 강 유전체 캐패시터(C1)으로 유입하는 전하량을 Q1으로 한다. 이때 참조 캐패시터(C2)에 유입하는 전하량을 Q2로 한다. 강 유전체 캐패시터(C1)에 전하가 축적된 상태를 "1", 전하가 축적되어 있지 않은 상태를 "0"로 하면 "0"상태에서는 강 유전체 캐패시터(C1)의 용량(Cm)에 따라 다량의 전하(Q1)이 캐패시터(C1)으로 유입한다. 한편 "1"의 상태에서는 이미 전하가 캐패시터(C1)에 축적되어 있기 때문에 새로운 캐패시터(C1)로 유입하는 전하는 거의 없다. 또 참조 캐패시터(C2)로 유입하는 전하량은 프리차지 상태에서 결정된다. 감지 증폭기는 전하량 Q1 및 Q2에 따른 전위 강하를 비교하여 비트선 쌍을 각각 고레벨(예를 들면 Vcc) 및 저레벨(예를 들면 Vss)로 확정한다. 참조 캐패시터(C2)로 유입하는 전하의 양(Q2)는 "0" 상태에서의 전하량(Q1), (＞0)와 0과의 사이에 설정되면, "1" 상태인 때에는 비트선(BL)이 고레벨로 확정할 수 있고, "0" 상태에서는 비트선 (
)이 고레벨로 확정할 수 있다. 이 경우 전하량(Q2)가 0와 Q1의 양쪽의 상태에서 떨어져 있는 것이 상태의 판단을 확실히 하기 때문에 전하량(Q2)는 전하량(Q1)과 0과의 중간값으로 되도록 제어하는 것이 좋다.
실제로는 캐패시터를 비트선에 접속할 때에는 비트선 용량에 상당하는 용량과 캐패시터의 용량과의 밸런스로 결정되는 전하가 캐패시터로 유입된다.
전하량(Q2)는 참조 캐패시터(C2)의 용량 및 인가하는 전압에 의해 설정할 수 있다. 예를 들면 참조 캐패시터(C2)의 용량(Cm')가 Cm/2으로 되고 프리차지 상태에서는 참조 캐패시터의 일단에 접속되는 참조 캐패시터용 전압원(VS2)의 전위가 Vss 레벨로 되고, 참조 캐패시터(C2)의 타단에도 도시하지 않은 스위칭 소자를 통해서 Vss 레벨이 인가되면 참조 캐패시터(C2)에 축적되는 전하량이 0으로 된다. 감지 증폭기(SA)에 의해 캐패시터(C2)의 상태를 판단할 때는 참조 캐패시터용 전압원(VS2)의 전위는 Vss 레벨의 상태대로 캐패시터(C2)의 타단이 비트선 레벨, 즉 Vcc 레벨로 되면 좋다. 한편, 강 유전체 캐패시터(C1)에는 전압원(VS1)에 의해 Vss 레벨의 전위가 인가되고 있다. 여기서, Vcc 레벨의 비트선(BL)이 캐패시터(C1)으로 접속되면 "1" 상태에서는 강 유전체 캐패시터(C1)에는 Vss의 전압이 인가되나 이미 전하가 캐패시터(C1)에 축적되어 있기 때문에 강 유전체 캐패시터(C1)으로 유입하는 전하량(Q1)은 대략 0으로 되고, 참조 캐패시터(C2)로 유입하는 전하량(Q2)는 용량(Cm')(=Cm/2) 및 인가 전압(Vcc)에 상당하는 전하량으로 된다. 따라서 Q2＞Q1으로 감지 증폭기(SA)가 활성 상태로 됨으로써 비트선(BL)이 고레벨로 확정되고 비트선(
)가 저레벨로 확정된다. 또 "0" 상태에서는 전하량(Q1)은 용량(Cm) 및 인가 전압(Vcc)에 상당하는 전하량으로 되나 전하량(Q2)는 "1"로 마찬가지로 용량 Cm'(Cm/2) 및 전하 전압(Vcc)에 상당하는 전하량으로 된다. 따라서 Q1＞Q2이고, 비트선(BL)가 고레벨로 확정되고, 비트선(BL)이 저레벨로 확정된다.
또 불휘발성 동작시에 있어서는 비트선 쌍(BL) 및 (
)가 Vcc 레벨로 선정된 때에 강 유전체 캐패시터(C1)으로 유입하는 전하량은 Q3으로 한다. 이때 참조 캐패시터(C2)로 유입하는 전햐량은 Q4로 한다. 강 유전체 캐패시터(C1)의 분극의 방향이 비트선(BL)의 방향에 있을 때는 상태가 "0", 역방향인 때에는 상태가 "1"로 되면 "0" 상태에서는 분극반전에 따르는 다량의 전하(Q3)가 강 유전체 캐패시터(C1)으로 유입한다. "1" 상태에서는 분극 반전이 없으므로 용량(Cm)에 따른 전하(Q1)이 캐패시터(C1)으로 유입할 뿐이다. 따라서 참조 캐패시터(C2)로 유입하는 전하량(Q4)가 전하량 Q1과 Q3 사이로 설정되면 "1" 상태인 때는 Q1＜Q4이므로 비트선(BL)이 고레벨로 확정할 수 있고, "0" 상태인 때는 Q4＜Q3이므로 비트선(
)이 고레벨로 확정할 수 있다. 이 경우 전하량(Q4)가 전하량(Q3)와 (Q1)의 양쪽의 상태에서 떨어져 있는 것이 상태의 판단을 확실히 하기 때문에 전하량(Q4)는 Q1과 Q3와의 중간값으로 되도록 제어하는 것이 좋다.
예를 들면, 참조 캐패시터(C2)의 용량(Cm')가 2·Cm으로 되고 프리차지 상태에서는 참조 캐패시터(C2)의 일단에 접속하는 참조 캐패시터용 전압원(VS2)의 전위가 Vss 레벨로 되고, 캐패시터(C2)의 타단에도 도시하지 않은 스위칭 소자를 통해 Vss 레벨이 인가되면, 참조 캐패시터(C2)에 축적되는 전하량이 0으로 된다. 한편, 강 유전체 캐패시터(C1)에는 전압원(VS1)에 의해 Vss 레벨의 전위가 인가되고 있다. 여기서 Vcc 레벨의 비트선 쌍의 캐패시터(C1)으로 접속되면, "1" 상태에서는 강 유전체 캐패시터(C1)에는 분극 방향과 같은 극성의 전압이 인가되게 되기 때문에 분극 반전은 일으키지 않고, 강 유전체 캐패시터(C1)에는 용량(Cm)에 상당하는 정도의 전하량(Q1) 밖에 유입되지 않으나, 참조 캐패시터(C2)에는 용량(Cm')(2·Cm) 및 인가 전압(Vcc)에 상당하는 전하(Q4)가 유입된다. 따라서 Q4＞Q1이고, 비트선(BL)이 고레벨로 확정되고, 비트선(
)가 저레벨로 확정된다. 또 "0" 상태에서는 강 유전체 캐패시터(C1)에는 분극 반전을 일으키는 전압이 인가되게 되기 때문에 전하량(Q3)는 분극 반전에 필요한 전하량에 상당하는 다대한 전하량(예를 들면 3·Cm에 상당하는 정도의 전하량)으로 되고, 전하량(Q4)는 "1"과 마찬가지로 Q4＞Q2이므로 비트선(
)이 고레벨로 확정되고 비트선(BL)이 저레벨로 확정된다.
기입은 비트선 쌍을 강제적으로 "0" 또는 "1" 상태로 해서 스위칭 소자(Tr1) 및 (Tr2)를 온함으로써 가능하다.
제2a도의 실시예에서는 1개의 참조 캐패시터만 나타냈으나 제2b도에 도시한 것처럼 복수의 참조캐패시터(C2a, C2b)가 있고 이들 참조 캐패시터가 스위치(SW2)에 의해 전환되어도 좋다.
구체적으로는 강 유전체 캐패시터(C1))이 전환 스위치(SW1)에 의해 접지극 및 소정 전압원에 선택적으로 접속된다. 강 유전체 캐패시터(C1)이 전환 스위치(SW1)에 의해 접지극 및 소정 전압원에 선택적으로 접속된다. 강 유전체 캐패시터(C1)의 분극 방향이 변화할 수 있는 제1의 전압 및 기억 정보에 따르지 않고 분극 방향이 변화하지 않는 제2의 전압의 한쪽이 선택된다. 제1참조 캐패시터(C2a) 및 (C2b)가 전환 스위치(SW2)에 의해 선택적으로 스위칭 소자(Tr2)를 통해 비트선(
)에 접속한다. 제1의 참조 캐패시터(C2a)의 용량은 구동 전압이 메모리 쎌에 인가되고, 강 유전체 캐패시터(C1)으로 제1의 전압이 인가된 때에 강 유전체 캐패시터(C1)으로 유입되는 전하량 보다 적은 전하가 유입하도록 설정된다. 제2의 참조 캐패시터의 용량은 구동 전압이 메모리 쎌에 인가된 때, 강 유전체 캐패시터(C1)에 제2의 전압이 인가되었을 때에 분극 반전이 생긴 때에 흐르는 전하량보다는 적고, 분극 반전이 생기지 않은 때에 유입하는 전하량보다는 많은 전하가 유입하도록 설정되어 있다. 제1 및 제2의 참조 캐패시터(C2a) 및 (C2b)의 한쪽 및 강 유전체 캐패시터(C1)이 감지 증폭기(SA)로 접속된다.
전환 스위치(SW1)이 제1의 전압(접지 전위)를 선택할 때에는 전환 스위치(SW2)는 제1의 참조 캐패시터(C2a)를 선택하고 전환 스위치(SW1)이 제2의 전압(소정 전위)를 선택할 때에는 전환 스위치(SW2)는 제2의 참조 캐패시터(C2b)를 선택한다.
강 유전체 캐패시터(C1) 및 참조 캐패시터(C2a) 및 (C2b)는 비트선 쌍을 통해 감지 증폭기(SA)로 접속되고, 강 유전체 캐패시터(C1) 및 참조 캐패시터(C2a) 및 (C2b)에 비트선(BL) 및 (
)에서 전압이 인가된 때에 강 유전체 캐패시터(C1) 및 참조 캐패시터(C2a) 및 (C2b)로 유입하는 전하에 의해 생기는 비트선 (BL) 및 (
)의 전압 강하의 정도가 감지 증폭기(SA)에 의해 증폭되어 강 유전체 캐패시터(C1)의 기억상태가 비트선 쌍의 전위의 고저에 의해 독출된다.
참조 캐패시터(C2)로 유입하는 전하량은 참조 캐패시터(C2)에 축적되는 전하량이 0의 상태를 기준으로 하여 결정되어도 좋고, 참조 캐패시터(C2)을 어느정도 충전해 두고 충전 전하에 추가로 유입하는 전하량을 기준으로 하여 결정되어도 좋다.
제2b도의 실시예에서는 복수의 참조 캐패시터가 준비되고 이들 참조 캐패시터에 인가하는 전압이 고정되어 있으나, 1개의 참조 캐패시터(C2)(Cm')가 전압원(VS2)로 접속되어 참조 캐패시터(C2)에 인가되는 전압을 변경시켜도 좋다. 예를 들면, Q3(분극 반전시)＞Q4＞Q3(분극 비반전시) 및 Q1("0")＞Q2＞Q1("1")의 2개의 조건이 각각 만족되도록 참조 캐패시터(C2)에 인가되는 전압이 제어되어도 좋다. 예를 들면 분극 반전시에 참조 캐패시터(C2)로 유입하는 전하의 양에 상당하는 용량(Cm")가 3·Cm'정도로 결정되면 참조 캐패시터(C2)의 용량(Cm')가 2·Cm으로 되고, 불휘발성 동작시에는 기준 축적 전하량이 0으로 되고, 휘발성 동작시에는 (3/4)·Vcc에서의 충전 전하량이 기준으로 되어 유입 전하량이 비교된다. 독출은 상기의 예와 동일하고 다만 Vcc는 강 유전체 캐패시터(C1)으로 인가되는 전압과 동일한 전압이다.
구체적으로 메모리 쎌의 회로는 제2a도와 동일한 회로 구성을 가지나 전압원(VS1)은 강 유전체 캐패시터(C1)의 분극 방향이 변화할 수 있는 제1의 전압 및 기억 정보에 따르지 않고 분극 방향이 변화하지 않는 제2의 전압의 어느 한쪽을 선택적으로 출력한다. 전압원(VS2)는 전압원(VS1)이 제1의 전압을 선택하고 제1의 전압을 강 유전체 캐패시터(C1)으로 인가한 때는 강 유전체 캐패시터(C1)으로 유입하는 전하량보다 적은 전하를 참조 캐패시터(C2)로 유입하고 전압원(VS1)이 제2의 전압을 선택하여 그것을 강 유전체 캐패시터(C1)에 인가한 때에는 강 유전체 캐패시터(C1)에 분극 반전이 생긴 때에 강 유전체 캐패시터(C1)으로 흐르는 전하량보다는 적고 분극 반전이 생기지 않은 때에 강 유전체 캐패시터(C1)으로 흐르는 전하의 양보다 많은 전하가 참조 캐패시터(C2)로 유입하도록 참조 캐패시터(C2)로 구동 전압을 인가하기 전에 미리 참조 캐패시터(C2)를 충전하는 전하량을 제어하는 참조 캐패시터 전하 제어 회로를 포함하고 있다.
강 유전체 캐패시터(C1) 및 참조 캐패시터(C2)는 비트선 쌍을 통해 감지 증폭기(SA)로 접속되고, 강 유전체 캐패시터(C1) 및 참조 캐패시터(C2)로 구동 전압을 인가한 때에 유입하는 전하에 의해 생기는 전압 강하의 정도가 감지 증폭기(SA)에 의해 증폭되어 강 유전체 캐패시터(C1)의 기억 상태를 비트선 쌍의 전위의 고저에 의해 데이터가 판독된다.
상기 실시예에서는 휘발성 동작용과 불휘발성 동작용의 2종류의 참조 캐패시터를 설치한 경우와, 참조 캐패시터에 2종류의 구동 전압을 인가하는 경우에 대하여 설명했으나, 2종류의 참조 캐패시터가 이들 캐패시터의 전하량 또는 분극 방향이 상호 보완적으로 변화하도록 구성된 강 유전체 캐패시터로 구성되고, 양자의 전하량 또는 분극 방향의 비교로 "0", "1" 상태를 검출하도록 메모리 쎌이 구성되어도 좋다. 즉 휘발성 동작시에는 한쪽의 참조용 강 유전체 캐패시터가 전하의 축척이 없는 상태로 되도록 해서 이들 참조용 캐패시터가 감지 증폭기로 접속되면 전하의 축적이 없는 상태의 강 유전체 캐패시터에 접속되는 비트선의 전위 강하가 크고, 전하 축적 상태의 강 유전체 캐패시터에 접속되는 비트선이 고레벨로 확정된다. 또, 불휘발성 동작시에는 강 유전체 캐패시터와 참조용 강 유전체 캐패시터의 분극 방향을 상호 보완적으로 변화시키면 상기와 마찬가지로 비트선 쌍의 전위를 고정할 수 있다. 즉 비트선측으로 분극이 향하고 있는 강 유전체 캐패시터측의 비트선의 전위 강하가 다른쪽의 비트선의 그것보다 작기 때문에 강 유전체 캐패시터측의 비트선이 저레벨로 확정된다.
이상 설명한 것처럼 본 발명에 따르면 통상은 강 유전체 캐패시터가 분극 반전을 일으키지 않는 상태에서 사용됨으로써 기입/독출의 싸이클 타임을 짧게 할 수 있고, 또 웨어 아웃현상을 억제할 수 있다. 또 주 캐패시터 및 참조 캐패시터에 동일한 강 유전체 캐패시터를 이용하여 메모리 쎌의 동작을 불휘발성 동작으로 전환할 수 있기 때문에 실질적으로 정보의 불휘발화를 실현할 수 있다. 즉 통전시는 특별히 불휘발화할 필요가 없고 전원 절단시에만 불휘발화가 필요하고, 본 발명은 고집적화를 소외하는 구조의 복잡화를 초래치 않고 통상 휘발성 동작을 행하고, 특수한 경우에 불휘발 동작으로 변경할 수 있어서 종래와 같이 통전시 및 정전시에 각각 개별의 메모리를 설치하는 메모리 장치에 비해 대단히 유효하다.
다음에 제3도를 참조해서 본 발명의 구체적인 실시예를 설명하겠다.
워드선(WL31), 비트선(BLa,
) 및 플레이트선(PL31)에 접속되어 매트릭스로 배치된 다수의 메모리 쎌(31)의 각각은 스위칭 소자(311)에 강 유전체 캐패시터(312)에 의해 구성된다. 스위칭 소자(311)은 워드선(WL31)을 통해 워드선 드라이버(32)로 접속되어 선택적으로 구동된다. 강 유전체 캐패시터(312)의 한쪽의 전극은 스위칭 소자(311)을 통해 비트선(BLa)로 접속되고, 다른쪽의 전극은 플레이트선(PL31)을 통해 플레이트선 제어부(전압원부)(33)으로 접속되어 있다. 이 플레이트선(PL31)은 플레이트선 전환 드라이버(333)으로 접속된 플레이트선 전환선(DC31)의 신호에 의해 구동되는 스위칭 소자(311)를 통해 Vss 레벨로 부세되고, 플레이트선 전환선(DC32)의 신호에 의해 구동되는 스위칭 소자(332)를 통해 플레이트선 드라이버(334)로 접속된다.
또 참조부(34)는 기본적으로는 휘발성 동작용의 참조 캐패시터(341)과 스위칭 소자(343) 및 (344)로 되는 휘발성 동작 쎌(347)과, 불휘발성 동작용의 참조 캐패시터(342)와 스위칭 소자(345) 및 (346)으로 되는 불휘발성 동작용 쎌(348)로 된다. 참조 캐패시터(341)의 한쪽의 전극은 구동용의 스위칭 소자(343)을 통해 비트선(
)로 접속된다. 이 스위칭 소자(343)은 더미 워드선 드라이버(39)에 접속된 더미 워드선(DWL31)의 신호에 의해 선택적으로 구동된다. 또 다른쪽의 전극은 Vss 레벨로 부세된다. 참조 캐패시터(341)의 양 전극은 프리차지용의 스위칭 소자(344)를 통해 접속되어 있다. 프리차지용의 스위칭 소자(344)는 프리차지 드라이버(35)에 의해 제어된다. 불휘발성 동작용의 참조 캐패시터(342)의 한쪽의 전극은 Vss 레벨로 접속되고, 다른쪽의 전극은 스위칭 소자(345)를 통해 비트선(
)로 접속된다. 스위칭 소자(345)는 더미 워드선 드라이버(39)에 접속된 더미 워드선(DWL32)에 의해 선택적으로 구동된다. 이 불휘발성 동작용의 참조 캐패시터(342)의 양 전극은 프리차지용의 스위칭 소자(346)을 통해 전극과 접속되어 있다. 또 프리차지용의 스위칭 소자(346)은 프리차지 드라이버(35)에 의해 제어된다. 비트선 쌍(BLa) 및 (
)의 일단은 감지 증폭기(36)으로 접속되고, 타단은 칼럼 선택부(37)의 스위칭 소자(371) 및 (372)를 통해서 데이터 입출력선 (I/O) 및 (
)로 접속되고 또 데이터 입출력 회로(38)로 접속된다. 칼럼 선택부(37)은 스위칭 소자(371) 및 (372)와, 이것을 구동하는 칼럼 선택선 드라이버(373)으로 된다. 비트선 쌍(BLa,
)는 프리차지 드라이버(35)에 의해 구동되는 스위칭 소자(SW31) 및 (SW32)를 통해 각각 Vcc 레벨로 접속된다. 또 프리차지시의 비트선(BLa) 및 (
)의 전위 밸런스를 맞추기 위해 비트선 쌍은 프리차지 드라이버(35)에 의해 구동되는 스위칭 소자(SW33)을 통해 서로 접속된다.
이상의 구성을 기본으로 하여, 1개의 감지 증폭기(36)에는 1개의 참조부(34)와 다수의 메모리 쎌(31)이 접속되어 1개의 칼럼 메모리 어레이(a)를 구성한다. 강 유전체 캐패시터(312) 및 참조 캐패시터(341)의 선택은 DRAM과 마찬가지로 폴데드와 같은 동작으로 행해진다. 다수의 칼럼 메모리 어레이가 반도체 기억 장치중에 존재하여 칼럼 선택부(37)에 의해 선택된다. 선택된 칼럼 메모리 어레이의 메모리 쎌(31)은 워드선 드라이버(32)에 의해 선택된다. 또 참조 캐패시터(341, 342)는 휘발성 동작 및 불휘발성 동작에 따라 선택된다.
제3도의 메모리 회로는 기본 회로 구성이고, 실질적으로 동일한 동작을 하는 범위내에서 추가 및 변경이 가능하다.
다음에 제4a도 및 제4c도에 도시한 타이밍챠트를 참조하여 제3도의 메모리 장치의 동작을 설명하겠다.
게이트선은 7.5V, 비트선은 5V로 한다. 또 휘발성 동작시의 참조 캐패시터(341)은 휘발성 동작시의 강 유전체 캐패시터(312)의 용량, 즉 분극 반전을 동반하지 않는 때의 용량(Cm)보다 작은 용량, 예를 들면 대략 1/2·Cm의 용량을 갖는다. 불휘발성 동작시에 사용하는 참조 캐패시터(342)는 분극 반전시에 강 유전체 캐패시터(312)로 유입하는 전하량보다 적은 전하를 축적하여 Cm보다 큰 용량 예를 들면 대략 2·Cm의 용량을 갖는다.
(1) 휘발성 동작 모드
강 유전체 캐패시터(312)에 전하가 축적되어 있는 상태를 "1"로 하고, 전하의 축적이 없는 상태를 "0"으로 한다. 강 유전체 캐패시터(312)로의 전하의 축적은 분극 반전을 동반하지 않도록 강 유전체 캐패시터(312)로의 전하의 축적은 분극 반전을 동반하지 않도록 강 유전체 캐패시터(312)에 일방향으로 전압을 인가함으로써 행해진다.
(a) 기입 동작
대기 상태에서는 프리차지선(PC)는 고레벨 상태이고, 비트선 쌍(BLa,
)은 Vcc 레벨로 유지된다. 또 참조용 캐패시터(341)은 단락되어 있다. 플레이트선 전환 드라이버(333)이 플레이트선 전환선(DC31)을 고레벨로 하는 신호를 내고 이 신호에 의해 스위칭 소자(311)이 온으로 되면 플레이트선(PL31)은 Vss 레벨로 된다.
외부에서 칩 인에이블(chip enable) 신호(
)가 입력됨으로써 메모리 장치가 활성 상태로 된다. 프리차지선(PC)가 저레벨로 됨으로써 비트선 쌍(BLa,
)은 Vcc 레벨로 부세되어 플로우팅(floating) 상태로 된다. 메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정에 의해 예를 들면 워드선(WL31) 및 더미 워드선(DWL31)이 고레벨로 되고, 스위칭 소자(311) 및 (343)이 온상태로 되면 강 유전체 캐패시터(312) 및 참조 캐패시터(341)이 비트선(BLa) 및 (
)로 각각 접속된다. 강 유전체 캐패시터(312) 및 참조 캐패시터(341)의 전하 축적 상태에 따라 비트선의 전위가 저하한다. 이어서 감지 증폭기(36)이 활성화됨으로써 비트선(BLa) 및 (
)의 전위가 고 및 저레벨로 상호 보완적으로 확정된다. 메모리 쎌(31)이 예를 들면 "1" 상태인 때는 강 유전체 캐패시터(312)에는 전하가 축적되어 있으므로 비트선(BLa)의 전위 저하는 작다. 이에 비해 참조 캐패시터(341)에는 전하가 축적되어 있지 않기 때문에 참조 캐패시터(341)의 용량과 비트선 용량으로 결정되는 소정값까지 비트선(
)의 전위가 저하한다. 따라서 강 유전체 캐패시터(312)측의 비트선(BLa)의 전위가 참조 캐패시터(341)측의 비트선(
)보다 높게 되고 비트선(BLa)가 고레벨로, 비트선(
)가 저레벨로 확정된다.
메모리 쎌(34)가 "0"인 상태인 때는 강 유전체 캐패시터(312)에는 전하가 축적되어 있지 않아서 용량에 따라 전하가 강 유전체 캐패시터(312)로 유입되어 비트선(BLa)의 전위가 저하한다. 참조 캐패시터(341)의 용량은 강 유전체 캐패시터(312)의 용량보다 작기 때문에 전하 유입에 따른 비트선(
)의 전위 저하는 강 유전체 캐패시터(312)로의 전하 유입에 따른 비트선(BLa)의 전위 저하에 비해 작다. 따라서 강 유전체 캐패시터(312)측의 비트선(BLa)의 전위가 참조 캐패시터(341)측의 비트선(
)보다 낮게 되어 비트선(
)가 고레벨로, 비트선(BLa)가 저레벨로 확정된다.
그후, 칼럼 선택선 드라이버(373)에 의해 칼럼 선택선(CSLa)가 고레벨로 구동되게 됨으로써 스위칭 소자(371) 및 (372)가 온상태로 되고 비트선(BLa) 및 (
)가 데이터 입출력선(I/O) 및 (
)로 각각 접속된다. 따라서, 데이터 입출력선(I/O) 및 (
)의 설정 상태에 비트선(BLa) 및 (
)가 강제적으로 전환 기입된다. 따라서 데이터 입출력선(I/O)가 고레벨이면 강 유전체 캐패시터(312)로 전하가 축적되게 되고, 데이터 입출력선(I/O)가 저레벨이면 강 유전체 캐패시터(312)에는 전하가 축적되지 않고 "1" 또는 "0"이 메모리 쎌(31)에 기억된다.
메모리 장치를 프리차지 상태로 복귀하는 경우에는 칩 인에이블 신호(
)가 고레벨로 구동되어 워드선(WL31), 더미 워드선(DWL31) 및 칼럼 선택선(CSLa)을 저레벨로 구동하도록 대응하는 드라이버(32, 39) 및(373)이 드라이브 신호를 출력한다. 이때 스위칭 소자(311, 343, 371) 및 (372)가 오프 상태로 되고, 그후 프리차지선(PC)가 고레벨로 설정되도록 프리차지 드라이버(35)가 드라이브 신호를 내어 일련의 기입동작이 종료한다.
다른 컬럼 메모리 어레이에 대해 연속해서 기입동작을 행하는 경우는 별도로 프리차지 상태로의 복귀동작을 행할 필요없이 기입동작을 계속하면 좋다.
이상의 설명에서는 일단 비트선 쌍의 전위가 확정된 후 기입이 행해졌으나 확정상태를 기다리지 않고 데이터 입출력선에서 기입을 행해도 좋다.
(b) 독출 동작
비트선 쌍의 전위 확정까지의 동작은 기입동작과 동일하다. 그후 컬럼 선택선 드라이버(373)에서 고레벨의 신호가 칼럼 선택선(CSLa)로 출력되고, 스위칭 소자(371) 및 (372)가 온상태로 되고, 감지 증폭기(36)에 의해 확정된 정보가 데이터 입출력선(I/O) 및 (I/O)로 출력된다.
프리차지 상태로의 복귀는 기입 동작과 마찬가지이다.
(2) 불휘발성 동작 모드
강 유전체 캐패시터(312)의 분극 방향에 따라 기억이 행해진다. 즉 플레이트선(PL31)의 방향으로 분극이 향하고 있는 상태가 "1"로 설정되고 분극이 비트선(BLa)로 향하고 있는 상태가 "0"으로 설정된다.
(a) 기입 동작
대기 상태에서는 비트선(BLa) 및 (
)가 Vcc 레벨로 유지되고 있는 것은 휘발성 동작시와 동일하다. 플레이트선 전환 드라이브(333)이 플레이트선 전환선(DC32)를 고레벨로 하는 신호를 출력하고, 스위칭 소자(332)가 온으로 되면 플레이트선(PL31)은 플레이트선 드라이버(334)로 접속된다. 당초는 플레이트선(PL31)에 저레벨 Vss의 신호가 공급된다.
외부에서 칩 인에이블 신호(
)가 입력됨으로써 메모리 장치가 활성 상태로 되고 프리차지선(PC)가 저레벨로 됨으로써 비트선 쌍(BLa) 및 (
)는 Vcc 레벨로 부세되어 플로우팅 상태로 된다. 메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정에 의해 예를 들면, 워드선(WL31) 및 더미 워드선(DWL32)가 고레벨로 되어 스위칭 소자(311) 및 (345)가 온상태로 되면 강 유전체 캐패시터(312) 및 조 캐패시터(342)가 비트선(BLa) 및 (
)로 각각 접속된다. 따라서 비트선의 전위가 저하한다. 이어서 감지 증폭기(36)이 활성화됨으로써 비트선(BLa) 및 (
)이 전위가 고 및 저레벨로 상호 보완적으로 확정된다.
메모리 쎌(31)이 예를 들면 "1"은 기억하고 있는 때는 강 유전체 캐패시터(312)는 플레이트선(PL31)의 방향으로 분극되어 있다. 즉, 강 유전체 캐패시터(312)는 비트선(BLa)가 고전위로 되도록 분극되어 있다. 따라서 강 유전체 캐패시터(312)가 Vcc 레벨, 즉 플로우팅 상태에 있는 비트선(BLa)에 접속되어도 비트선(BLa)가 분극 극성과 같은 극성이기 때문에 단지 캐패시터로서의 용량(Cm)분의 전하가 강 유전체 캐패시터(312)로 유입될 뿐이다. 이에 대해 참조 캐패시터(342)에는 용량(2Cm)분의 전하가 유입되기 때문에 참조 캐패시터(342)측의 비트선(
)의 전위가 비트선(BLa)의 그것보다 크게 저하하여 감지 증폭기(36)에 의해 비트선(BLa)가 고레벨로, 비트선(
)가 저레벨로 확정된다.
메모리 쎌(31)이 "0"을 기억하고 있는 때에는 강 유전체 캐패시터(312)는 비트선(BLa) 방향으로 분극되어 있다. 따라서 강 유전체 캐패시터(312)가 Vcc 레벨, 즉 플로우팅 상태에 있는 비트선(BLa)에 접속되면 분극 극성과는 역극성의 전계가 강 유전체 캐패시터(312)로 인가되게 되고, 강 유전체 캐패시터(312)의 분극이 반전된다. 따라서 다량의 전하가 강 유전체 캐패시터(312)로 유입하고, 강 유전체 캐패시터(312)측의 비트선(BLa)의 전위가 비트선(
)보다 크게 저하하여 감지 증폭기(36)에 의해 비트선(
)가 고레벨로, 비트선(BLa)가 저레벨로 확정된다.
그후 칼럼 선택선 드라이버(373)에 의해 칼럼 선택선(CSLa)가 고레벨로 구동됨으로써 스위칭 소자(371) 및 (372)가 온상태로 되면 비트선(BLa) 및 (
)가 데이터 입출력선(I/O) 및 (
)로 각각 접속된다. 여기서, 데이터 입출력선(I/O) 및 (
)의 설정 상태로 비트선(BLa) 및 (
)가 강제적으로 전환 기입된다. 상기와 같이 플레이트선(PL31)은 당초는 저레벨로 설정되어 있기 때문에 데이터 입출력선(I/O)가 고레벨인 때에 강 유전체 캐패시터(312)는 "1" 상태의 분극 방향으로 분극된다.
데이터 입출력선(I/O)가 저레벨인 때는 강 유전체 캐패시터(312)의 양단이 저레벨로 되기 때문에 분극은 반전하지 않는다. 이때, 플레이트선 드라이버(334)에서 Vcc 레벨의 전위가 공급됨으로써 강 유전체 캐패시터(312)는 "1" 상태의 분극 방향에 있기 때문에 분극과 역극성의 전압이 인가되게 되고 분극이 반전되어 강 유전체 캐패시터(312)는 "0" 상태의 분극 방향을 갖는다.
프리차지 상태로의 복귀는 칩 인에이블 신호(
)가 고레벨로 복귀함으로써 기동되고, 워드선(WL31), 더미 워드선(DWL32) 및 컬럼 선택선(CSLa)이 저레벨로 되도록 대응하는 드라이버가 드라이브 신호를 출력하고, 스위칭 소자(311, 345, 371) 및 (372)가 오프 상태로 되고, 그후 프리차지선(PC)를 고레벨로 설정하도록 프리차지 드라이버(35)가 드라이브 신호를 출력하여 일련의 기입 동작이 종료한다.
연속해서 다음의 기입 동작을 행하는 경우에는 별도로 프리차지 상태로의 복귀 동작을 행하지 않고 동작을 계속하면 된다.
이상의 설명에서는 일단 비트선 쌍의 전위가 확정되고 나서 기입이 행해지고 있으나 확정을 기다리지 않고 데이터 입출력선에서 기입이 행해져도 좋다.
(b) 독출 동작
비트선 쌍의 전위 확정까지의 동작은 기입 동작과 동일하다. 그후 칼럼 선택선 드라이버(373)에서 고레벨의 신호가 칼럼 선택선(CSLa)로 출력되고 스위칭 소자(371) 및 (372)가 온 상태로 되면 감지 증폭기(36)에 의해 확정된 정보가 데이터 입출력선(I/O) 및 (
)로 출력된다.
프리차지 상태로의 복귀는 기입 동작과 동일하다.
다음에 동작 모드의 전환에 대해 설명하겠다.
(3) 휘발성 동작→불휘발성 동작
먼저 전술한 휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍 (BLa) 및 (
)의 전위 레벨이 확정된다. 메모리 쎌이 "1" 상태에 있으면 강 유전체 캐패시터(312)측의 비트선(BLa)가 고전위로 "0" 상태에 있으면 참조 캐패시터(341)측의 비트선(
)가 고전위로 확정된다.
다음에 플레이트선 전환 드라이버(333)이 플레이트 전환선(DC31)을 저레벨로, 플레이트 전환선(DC32)를 고레벨로 하는 신호를 출력하여, 스위칭 소자(331)이 오프로 되고, 스위칭 소자(332)가 온으로 됨으로써 플레이트선(PL31)이 플레이트선 드라이버(334)로 접속되어 동작 모드가 불휘발성 동작 모드로 전환된다. 이때 비트선(BLa)의 확정 전위에 의해 불휘발성 기억이 가능하다. 즉, 불휘발성 동작에서는 플레이트선(PL31)은 처음에는 저레벨로 설정되어 있기 때문에 "1"인 때는 비트선(BLa)는 고레벨이고, 강 유전체 캐패시터(312)는 "1" 상태의 분극 방향을 갖는다. 이어서 플레이트선 드라이버에서 Vcc 레벨의 전위가 강 유전체 캐패시터(312)로 공급되어도 강 유전체 캐패시터(312)의 양단의 전위가 같아질 뿐 분극 상태는 반전하지 않고 "1" 상태가 유지된다. 역으로 메모리 쎌(31)이 "0"을 기억하고 있을 때에는 비트선(BLa)가 저레벨이고 강 유전체 캐패시터(312)의 양단이 저레벨로 되기 때문에 분극 반전은 일어나지 않는다. 이때 플레이트선 드라이버(334)에서 Vcc 레벨의 전위가 공급됨으로써 강 유전체 캐패시터(312)에는 분극과 역극성의 전압이 인가되게 되고 분극 반전이 생겨서 강 유전체 캐패시터(312)는 "0" 상태의 분극 방향을 갖는다.
(4) 불휘발성 동작→휘발성 동작
먼저, 불휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍(BLa) 및 (
)의 전위 레벨이 확정된다. "1" 상태이면 강 유전체 캐패시터(312)의 비트선(BLa)가 고전위로, "0" 상태이면 참조 캐패시터(341)측의 비트선(
)가 고전위로 확정된다.
이어서 플레이트선 전환 드라이버(333)이 플레이트 전환선(DC32)를 저레벨로, 플레이트 전환선(DC31)을 고레벨로 하는 신호를 출력하여, 스위칭 소자(332)가 오프로 되고, 스위칭 소자(331)이 온으로 되면 플레이트(PL31)이 Vss 레벨로 접속된다. 따라서 동작 모드가 휘발성 동작 모드로 전환된다. 따라서 전술한 휘발성 동작 모드에 있어서의 기입 동작과 마찬가지로 기입을 행할 수 있다. 즉 비트선(BLa)가 고레벨이면 강 유전체 캐패시터(312)에 전하의 축적이 일어나고, 저레벨이면 전하의 축적이 일어나지 않는다. 따라서 불휘발성 동작시의 정보가 휘발성의 기억으로서 기입된다.
이와 같이 동작 모드의 전환의 전환전에 얻어지는 정보를 전환 후의 모드에서 얻어지는 정보로 전환 기입함으로써 행할 수 있다.
상기 설명에서는 플레이트선 드라이버(334)가 고 및 저레벨의 2값의 전위를 플레이트선(PL31)로 공급하고 있으나 플레이트선 드라이버(334)는 고레벨만을 플레이트선에 공급하고 고레벨의 전위가 공급될 때만 스위칭 소자(332)가 플레이트선 전환 드라이버(333)에 의해 온되고, 그 이외는 스위칭 소자(331)을 온 상태로 해서 Vcc 레벨의 전위가 플레이트선으로 공급되도록 플레이트선 전환선(DC31) 및 (DC32)의 전위가 제어되도록 해도 좋다.
이상의 설명은 1메모리 쎌에 관한 것이나 실제 메모리 장치는 워드선 드라이버(32)의 제어에 의해 칼럼 메모리 어레이의 다수의 메모리가 차례로 선택 구동되고 또 칼럼 선택부(37)에 의한 제어에 의해 다수의 칼럼 메모리 어레이가 차례로 선택 구동됨으로써 동작된다.
제5도를 참조해서 본 발명의 다른 실시예를 설명하겠다.
메모리 쎌(51)의 구성은 제3도의 실시예와 같다. 스위칭 소자(511)은 워드선(WL51)에 접속되고, 워드선 드라이버(52)에 의해 구동된다. 강 유전체 캐패시터(512)의 한쪽의 전극은 스위칭 소자(511)을 통해서 비트선(BLa)에 접속되고, 다른쪽의 전극은 플레이트선(PL51)을 통해서 플레이트선 제어부(53)에 접속되어 있다. 플레이트선(PL51)은 플레이트선 전환 드라이버(533)에서의 플레이트선 전환선(DC51)에 의해 구동되는 스위칭 소자(531)을 통해서 Vss 레벨에 접속되고, 플레이트선 전환선(DC52)에 의해 구동되는 스위칭 소자(532)를 통해서 플레이트선 드라이버(534)로 접속된다.
본 실시예는 더미 쎌(54)가 1개의 참조용 캐패시터(541)을 갖는 것이 제3도의 실시예와 다르다.
참조부(54)는 참조 캐패시터(541)과 스위칭 소자(542) 및 (543)으로 이루어진다. 이 참조 캐패시터(541)의 한쪽의 전극은 구동용의 스위칭 소자(542)를 통해 비트선(
)에 접속된다. 더미 쎌(54)는 스위칭 소자(542)에 더미 워드선 드라이버(59)에 접속된 더미 워드선(DWL51)에 의해 선택적으로 구동된다. 참조 캐패시터(541)의 다른쪽의 전극은 Vss 레벨에 접속되어 있다. 또 스위칭 소자(542)측의 참조 캐패시터(541)의 전극은 프리차지용의 스위칭 소자(543)을 통해서 프리차지 전위 공급선(DPC51)에 접속되어 있다. 프리차지용의 스위칭 소자(543)은 프리차지 드라이버(55)에 의해 신호가 공급되는 프리차지선(PC)에 의해 구동된다. 또 프리 차지 전위 공급선(DPC51)에는 스위칭 소자(PC51) 및 (PC52)를 통해서 Vd1, Vd2의 전위가 공급되도록 구성되어 있다. 전위의 전환은 전위 전환 드라이버(PCS51)에 접속되는 전위 전환선(DC53) 및 (DC54)의 신호로 행해진다. 전위 전환 드라이버(PCS51)이 참조 캐패시터 전하 제어 회로를 구성한다.
비트선 쌍(BLa) 및 (
)의 일단은 감지 증폭기(56)에 접속되고, 타단은 칼럼 선택 수단(57)의 스위칭 소자(571) 및 (572)를 통해 데이터 입출력선(I/O) 및 (
)에 접속되고, 또 데이터 입출력부(58)로 접속된다. 칼럼 선택부(57)은 스위칭 소자(571) 및 (572)와 이것을 구동하는 칼럼 선택선 드라이버(573)으로 구성된다. 또 비트선 쌍(BLa) 및 (
)는 프리차지 드라이버(55)에 의해 구동되는 스위칭 소자(SW51) 및 (SW52)를 각각 통해서 Vcc 레벨에 접속된다. 또 비트선 쌍은 프리차지 드라이버(55)에 의해 구동되는 스위칭 소자(SW53)을 통해 서로 접속되어 있다.
상기의 구성에 따르면 1개의 감지 증폭기에는 1개의 더미 쎌과 다수의 메모리 쎌이 접속되어 1개의 칼럼 메모리 어레이가 구성된다.
본 실시예에서는 프리차지시의 차지 전압을 전환함으로써 참조 캐패시터에 미리 축적된 전하량이 제어되고, 참조 캐패시터가 비트선에 접속될 때에 참조 캐패시터로 유입하는 전하의 양이 제어되므로 제3도와 같이 복수의 참조 캐패시터를 갖춘 경우와 마찬가지로 동작을 행할 수 있다. 또 본 실시예에서는 강 유전체 캐패시터(512)의 분극이 반전하지 않는 때의 용량(Cm)과 분극이 반전하는 때에 캐패시터로 유입하는 전하의 양에 상당하는 용량(Cm')와, 참조 캐패시터(541)의 용량(Cf)가 대략 이하의 관계를 만족하도록 설정된다.
Cm'=3·Cm, Cf=2·Cm
강 유전체 캐패시터(512)에는 기준 전위(Vss)에 대해 Vcc 레벨의 전압이 인가되도록 하고, 참조 캐패시터(541)의 프리차지 전위(Vd1)이 휘발성 동작시에는 3/4·Vcc로 되고, 불휘발성 동작시(Vd2)에는 Vss(0V)로 된다고 했다. 이와 같이 설정하면 휘발성 동작시도 불휘발성 동작시도 "0" 및 "1"의 기억상태에 따라 강 유전체 캐패시터(512)로 유입하는 전하의 양의 중간값의 전하가 참조 캐패시터(541)로 흐르게 된다. 따라서 감지 증폭기에 의한 상태의 판단이 편중되지 않고 양 상태를 정확히 판정할 수 있다.
다음에 제6a도 내지 제6c도의 타이밍챠트를 참조하여 본 실시예의 동작을 설명하겠다.
(1) 휘발성 동작 모드
강 유전체 캐패시터(512)에 전하가 축적되어 있는 상태가 "1"로 설정되고, 전하가 축적되지 않은 상태가 "0"으로 설정된다. 강 유전체 캐패시터(512)의 전하 축적은 분극 반전을 수반하지 않는 1방향의 전계의 인가로 행해진다.
(a) 기입 동작
대기 상태에서는 프리차지선(PC)는 고레벨 상태이고, 비트선 쌍(BLa) 및 (
)는 Vcc 레벨로 유지한다. 또 참조용 캐패시터(541)은 기준 전위(Vss)에 대해 Vd1(=3/4·Vcc)의 전위가 인가되고 있다. 플레이트선 전환 드라이버(533)이 플레이트선 전환선(DC51)을 고레벨로 하는 신호를 내고, 이 신호에 의해 스위칭 소자(531)이 온되면 플레이트(PL51)은 Vss 레벨로 접속된다.
외부에서 칩 인에이블 신호(
)가 메모리 장치로 입력됨으로써 메모리 장치가 활성상태로 되고 프리차지선(PC)가 저레벨 상태로 된다. 따라서 비트선 쌍(BLa) 및 (
)는 Vcc 레벨에 의해 플로우팅 상태로 된다.
메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정으로, 예를 들면 워드선(WL51) 및 더미 워드선(DWL51)이 고레벨로 되고, 스위칭 소자(511) 및 (542)가 온 상태로 되고, 강 유전체 캐패시터(512) 및 참조 캐패시터(541)이 각각 비트선(BLa) 및 (
)로 접속된다. 강 유전체 캐패시터(512) 및 참조 캐패시터(541)의 전하 축적 상태에 따라 비트선의 전위가 저하한다. 이어서 감지 증폭기(36)이 활성화됨으로써 비트선(BLa) 및 (
)의 전위가 고 및 저레벨로 상호 보완적으로 확정된다. 예를 들면 기억 상태가 "1" 상태인 때는 강 유전 캐패시터(512)에 전하가 축적되어 있으므로 비트선(BLa)의 전위 전하는 작다. 이에 비해 참조 캐패시터(541)에는 3/4·Vcc의 인가 전압에 의해 전하가 축적되어 있는 것 뿐이고, Vcc 레벨이 인가됨으로써 나머지 1/4·Vcc분에 상당하는 인가 전압에 대응한 전하가 강 유전체 캐패시터(512)보다 많이 참조 패캐시터(541)로 유입하게 된다. 따라서 유전체 캐패시터(512)측의 비트선(BLa)의 전위가 참조 캐패시터(541)측의 비트선(
)보다 높아지기 때문에 비트선(BLa)가 고레벨로 비트선(
)가 저레벨로 확정된다.
기억 상태가 "0" 상태인 때는 강 유전체 캐패시터(512)에는 전하가 축적되어 있지 않으므로 Vcc 레벨의 전압 인가에 따라 전하가 강 유전체 캐패시터(512)로 유입하여 비트선(BLa)의 전위가 전하한다. 참조 캐패시터(541)에는 전술과 같이 1/4·Vcc분에 상당하는 전하가 유입하게 된다. 따라서 강 유전체 캐패시터(512)측의 비트선(BLa)의 전위가 참조 캐패시터(541)측의 비트선(
)보다 낮아지기 때문에 비트선(
)가 고레벨로, 비트선(BLa)가 저레벨로 확정된다.
그후, 칼럼 선택선 드라이버(573)에 의해 컬럼 선택선(CSLa)가 고레벨로 구동되어, 스위칭 소자(571) 및 (572)가 온 상태로 되고 데이터 입출력선(I/O) 및 (
)에 접속된다. 여기서, 데이터 입출력선(I/O)를 프리차지 상태로 복귀시키기 위해 칩 인에이블 신호(
)가 고레벨로 복귀되어 워드선(WL51), 더미 워드선(DWL51) 및 칼럼 선택선(CSLa)를 저레벨로 설정하도록 이들의 라인에 대응하는 드라이버가 신호를 내고, 스위치 소자(511, 542, 571 및 572)가 오프 상태로 되고, 그후 프리차지선(PC)를 고레벨로 설정하도록 프리차지 드라이버(55)가 신호를 내서 일련의 기입 동작이 완료된다.
상기 기입 동작에 연속해서 다음의 동작을 행하는 경우는 별도로 프리차지 상태로의 복귀 동작을 행하지 않고 상기 기입 동작을 계속하면 좋다.
이상의 설명에서는 일단 비트선 쌍(BLa) 및 (
)가 데이터 입출력선(I/O) 및 (
)의 설정 상태로 강제적으로 전환 기입된다. 따라서 데이터 입출력선(I/O)가 고레벨이면 강 유전체 캐패시터(512)에 전하가 축적되고, 데이터 입출력선(I/O)가 저레벨이면, 전하의 축적은 없고 "1" 및 "0"의 상태가 메모리 쎌에 기억된다.
전위가 확정되고 나서 기입을 행했으나 확정을 기다리지 않고 데이터 입출력선에서 기입이 행해져도 좋다.
(b) 독출 동작
비트선 쌍의 전위가 확정되기까지의 동작은 상기 기입 동작과 동일하다. 그후 칼럼 선택선 드라이버(573)이 고레벨의 신호를 칼럼 선택선(CSLa)로 내고, 스위칭 소자(571) 및 (572)를 온 상태로 하고, 감지 증폭기(56)에 의해 확정된 정보가 데이터 입출력선(I/O) 및 (
)로 출력된다.
프리차지 상태로의 복귀는 상기 기입 동작과 동일하다.
(2) 불휘발성 동작 모드
이 모드는 강 유전체 캐패시터(512)의 분극 방향에 의해 정보의 기억을 행한다. 플레이트선(PL51)의 방향으로 분극이 향하고 있는 것이 "1"로 설정되고, 분극이 비트선(
)으로 향하고 있는 것이 "0"으로 설정된다.
(a) 기입 동작
대기 상태에서는 비트선 쌍(BLa) 및 (
)는 Vcc 레벨로 유지되는 것이 휘발성 동작시와 동일하다.
또, 참조용 캐패시터(541)에는 기준 전위(Vss)에 대해 Vd2(=Vss)의 전위가 인가되고, 참조용 캐패시터(541)은 결과적으로 단락되어 있다. 플레이트선 전환 드라이버(533)이 플레이트선 전환선(DC51)을 저레벨로 하고, 플레이트선 전환선(DC54)를 고레벨로 하는 신호를 내고, 이 신호에서 스위칭 소자(532)가 온으로 된 때에 플레이트선(PL51)은 플레이트선 드라이버(534)로 접속된다.
외부에서 칩 인에이블 신호(
)가 메모리 장치로 입력됨으로써 메모리 장치는 활성 상태로 되고, 프리차지선(PC)가 저레벨 상태로 된다. 따라서 비트선 쌍(BLa) 및 (
)는 Vcc 레벨, 즉 플로우팅 상태로 된다. 메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정에 의해, 예를 들면 워드선(WL51) 및 더미 워드선(DWL51)이 고레벨로 됨으로써 스위칭 소자(511) 및 (542)가 온 상태로 되면 강 유전체 캐패시터(512) 및 참조 캐패시터(541)이 각각 비트선(BLa) 및 (
)에 접속된다. 따라서 비트선의 전위가 저한다. 이어서 감지 증폭기(56)이 활성화됨으로써 비트선(BLa) 및 (
)의 전위가 고 및 저레벨로 상호 보완적으로 확정된다.
예를 들면 기억 상태가 "1" 상태인 때는 강 유전체 캐패시터(512)는 플레이트선(PL51) 의 방향으로 분극되어 있다. 즉 비트선(
)가 고전위로 되도록 강 유전체 캐패시터(512)가 분극되어 있다. 따라서, Vcc레벨의 플로우팅 상태의 비트선(BLa)가 강 유전체 캐패시터(512)로 접속되어도 비트선(BLa)가 분극 특성과 같은 극성을 갖기 때문에 강 유전체 캐패시터(512)에는 단지 캐패시터로서의 용량(Cm)분의 전하가 유입될 뿐이다. 이에 대해 참조 캐패시터(541)에는 용량(2Cm)분의 전하가 유입하기 때문에 참조 캐패시터(541)측의 비트선(
)의 전위가 비트선(BLa)의 전위보다 크게 저하하고 감지 증폭기(56)에 의해 비트선(BLa)가 고레벨로, 비트선(
)가 저레벨로 확정된다.
기억 상태가 "0" 상태인 때는 강 유전체 캐패시터(512)는 비트선(BLa)의 방향으로 분극되어 있다. 따라서 Vcc 레벨의 플로우팅 상태의 비트선(BLa)가 강 유전체 캐패시터(512)로 접속되면 분극 극성과는 역극성의 전계가 강 유전체 캐패시터(512)에 인가되게 되어 분극 반전이 일어난다. 따라서 다량의 전하가 강 유전체 캐패시터(512)로 유입한다. 이에 대해 참조 캐패시터(541)에는 "1"의 상태와 같은 전하 유입이 생긴다. 따라서 강 유전체 캐패시터(512)측의 비트선(BLa)의 전위 저하가 비트선(
)보다 크게 되고, 감지 증폭기(56)에 의해 비트선(
)가 고레벨로, 비트선(BLa)가 저레벨로 확정된다.
그후 칼럼 선택선 드라이버(573)에 의해 칼럼 선택선(CSLa)가 고레벨로 구동되어 스위칭 소자(571) 및 (572)가 온 상태로 되어, 데이터 입출력선(I/O) 및 (
)에 접속된다. 여기서 데이터 입출력선(I/O) 및 (
)의 설정 상태로 비트선(BLa) 및 (
)가 강제적으로 전환 기입된다. 상술한 바와 같이 플레이트선(PL51)은 처음에 저레벨로 설정되어 있기 때문에 데이터 입출력선(I/O)가 고레벨인 때에 강 유전체 캐패시터(512)는 "1"인 상태의 분극 방향으로 된다. 데이터 입출력선(I/O)가 저레벨인 때는 강 유전체 캐패시터(512)의 양단이 저레벨로 되기 때문에 분극 반전은 일어나지 않는다. 이때 플레이트선 드라이버(534)에서 Vcc 레벨의 전위가 공급됨으로써 강 유전체 캐패시터(512)의 상태는 "1"의 분극 방향으로 되므로 역극성의 전압이 인가되고 분극 반전이 생기며, 강 유전체 캐패시터(512)의 분극 방향은 "0" 상태의 분극 방향으로 변한다.
프리차지 상태로의 복귀는 칩 인에이블 신호(
)가 고레벨로 복귀함으로써 기동되고 워드선(WL51) 및 더미 워드선(DWL51), 칼럼 선택선(CSLa)을 저레벨로 설정함으로써 이들 라인에 대응하는 드라이버가 드라이브 신호를 내고, 이들 드라이브 신호에 의해 스위칭 소자(511, 542, 571 및 572)가 오프 상태로 되고, 그 후 프리차지 선(PC)를 고레벨로 설정하도록 프리차지 드라이버(55)가 신호를 내서 일련의 기입 동작이 완료한다.
상기 기입 동작에 이어서 다음의 동작을 행하는 경우에는 특별히 프리차지 상태로의 복귀 동작을 행하지 않고 상기 기입 동작을 계속하면 좋다.
이상의 설명에서는 일단 비트선 쌍의 전위가 확정되고 나서 기입을 행했으나 확정을 기다리지 않고 데이터 입출력선에서의 기입이 행해져도 좋다.
(b) 독출 동작
비트선 쌍의 전위 확정까지의 동작은 기입 동작과 동일하다. 그후 칼럼 선택선 드라이버(573)이 고레벨의 신호를 칼럼 선택선(CSLa)로 내고 스위칭 소자(571) 및 (572)를 온 상태로 한다. 감지 증폭기(56)에 의해 확정된 정보가 데이터 입출력선(I/O)로 출력된다.
프리차지 상태로의 복귀는 기입동작과 동일하다.
다음에 동작 모드의 전환에 대해 설명하겠다.
(3) 휘발성 동작→불휘발성 동작
상기 휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍(BLa) 및 (
)의 전위 레벨이 확정된다. 기억 상태가 "1" 상태이면 강 유전체 캐패시터(512)측의 비트선(BLa)가 고전위로, "0" 상태이면 참조 캐패시터(541)측의 비트선(BLa)가 고전위로 확정된다.
이어서 플레이트선 전환 드라이버(533)이 플레이트 전환선(DC51)을 저레벨로, 플레이트 전환선(DC52)를 고레벨로 하는 신호를 내고, 스위칭 소자(531)을 오프한다. 따라서 스위칭 소자(532)가 온으로 되고 플레이트선(PL51)이 플레이트선 드라이버(534)로 접속되어 동작 모드가 불휘발성 동작 모드로 전환한다. 따라서 상기 불휘발성 모드의 동작이 행해진다.
(4) 불휘발성 동작→휘발성 동작
상술한 불휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍(BLa) 및 (
)의 전위에 의해 불휘발성 모드에서 정보가 기억될 수 있다. 즉 불휘발성 동작 모드에서는 플레이트선(PL51)은 처음에 저레벨로 설정되어 있기 때문에 기억 정보가 "1"인 때에는 강 유전체 캐패시터(512)는 "1" 상태의 분극 방향을 나타낸다. 이어서 플레이트선 드라이버에서 Vcc 레벨의 전위가 인가되어도 강 유전체 캐패시터(312)의 양단의 전위가 같아질뿐 분극 상태는 변화하지 않고 "1" 상태가 유지된다. 역으로 "0"인 때는 비트선(BLa)가 저레벨이고, 강 유전체 캐패시터(512)의 양단이 저레벨로 되기 때문에 분극 반전은 일어나지 않는다. 이때 플레이트선 드라이버(534)에서 Vcc 레벨의 전위가 공급되면 강 유전체 캐패시터(512)에는 분극과는 역극성의 전압이 인가되게 되어 분극 반전이 생기고 강 유전체 캐패시터(512)는 "0"의 상태의 분극 방향을 나타낸다.
이어서 플레이트선 전환 드라이버(533)이 플레이트 전환선(DC52)를 저레벨로, 플레이트 전환선(DC51)을 고레벨로 하는 신호를 내고 스위칭 소자(532)를 오프로 하고, 스위칭 소자(531)을 온으로 한다. 따라서 플레이트선(PL51)이 Vss 레벨로 접속되고 동작 모드가 휘발성 모드로 전환된다. 따라서 상기 휘발성 동작 모드에 있어서 기입 동작과 동일하게 하여 기입이 가능하다. 즉 비트선(BLa)가 고레벨이면 강 유전체 캐패시터(512)에 전하가 축적되고, 저레벨이면 전하의 축적은 일어나지 않는다. 따라서 불휘발성 동작시의 정보가 휘발성의 기억으로서 메모리 쎌에 기입된다.
상기와 같은 동작 모드의 전환은 전환전의 정보는 전환후의 모드에서의 정보로서 전환 기입함으로써 행할 수 있다.
상기 설명에서는 플레이트선 드라이버(534)가 고 및 저의 2값의 레벨의 전위를 출력하는 것으로 했으나 플레이트선 드라이버(534)는 고레벨만을 출력하고, 그대신 플레이트선 전환 드라이버(533)이 고레벨의 전위를 출력할 때만 스위칭 소자(532)가 온 상태로 되고 그 이외는 스위칭 소자(531)이 온 상태로 되어, Vss레벨의 전위가 출력되도록 플레이트선 전환선(DC51) 및 (DC52)의 전위 상태가 제어되어도 좋다.
이상의 설명에서는 1메모리 쎌에 관해서만 설명했으나 실제의 소자에서는 워드선 드라이버(52)의 제어에 의해 칼럼 메모리 어레이 중의 다수의 메모리가 차례로 선택 구동되고, 또 칼럼 선택 회로(57)의 제어에 의해 다수의 칼럼 메모리 어레이가 차례로 선택 구동된다.
다음에 제7도를 참조해서 다른 실시예를 설명하겠다.
본 실시예에서는 제3도 및 제5도의 실시예와는 달리 더미 쎌은 설치하지 않고 대신에 메모리 쎌의 캐패시터가 동일 특성의 2개의 강 유전체 캐패시터에 의해 구성되고, 휘발성 동작시에는 전하 축적의 유무를 불휘발성 동작시에는 분극 방향을 상호 보완적으로 바꾸는 방식이 채용되고 있다.
각 메모리 쎌(71)은 기본적으로 강 유전체 캐패시터(712) 및 (714) 및 이들의 캐패시터에 각각 접속되는 스위칭 소자(711) 및 (713)으로 구성된다. 강 유전체 캐패시터(712)의 한쪽의 전극이 스위칭 소자(711)을 통해 비트선(BLa)으로 접속되고, 이 강 유전체 캐패시터(712)와 동일 특성으로 설정된 강 유전체 캐패시터(714)가 스위칭 소자(713)을 통해 비트선(
)로 접속되어 있다. 또 스위칭 소자(711) 및 (713)은 워드선(WL71)로 접속되고 워드선 드라이버(72)에 의해 구동된다. 강 유전체 캐패시터(712) 및 (714)의 다른쪽의 전극은 플레이트선(PL71)을 통해서 플레이트선 제어 회로(73)으로 접속되어 있다. 이 플레이트선(PL71)은 플레이트선 전환 드라이버(733)에서 신호가 공급되는 플레이트선 전환선(DC71)에 의해 구동되는 스위칭 소자(731)을 통해 Vss 레벨로, 플레이트선 전환선(DC72)에 의해 구동되는 스위칭 소자(732)을 통해 플레이트선 드라이버(734)로 접속된다.
비트선 쌍(BLa) 및 (
)의 일단은 감지 증폭기(76)으로 접속되고, 타단은 칼럼 선택 회로(77)의 스위칭 소자(771) 및 (772)를 통해 데이터 입출력선(I/O) 및 (
)로 접속되고, 또 데이터 입출력부(78)로 접속된다. 칼럼 선택 회로(77)은 스위칭 소자(771) 및 (772)와 이것을 구동하는 칼럼 선택선 드라이버(773)으로 된다. 또 비트선 쌍 (BLa) 및 (
)는 프리차지 드라이버(75)부터의 신호를 공급하는 프리차지선(PC)에 의해 구동되는 스위칭 소자(SW71) 및 (SW72)를 통해 각각 Vcc 레벨에 접속된다. 또 비트선 쌍을 프리차지선(PC)에 의해 구동되는 스위칭 소자(SW73)을 통해 서로 접속되어 있다.
상기의 구성이 기본 구성으로 되고 1개의 감지 증폭기에 다수의 메모리 쎌이 접속되어 1개의 칼럼 메모리 어레이가 구성된다.
다음에 제8a도 내지 제8c도의 타이밍챠트를 참조하여 제7도의 본 실시예의 동작을 설명하겠다.
(1) 휘발성 동작 모드
강 유전체 캐패시터(712)에 전하가 축적되어 있는 상태가 "1"로 설정되고, 전하가 축적되어 있지 않은 상태가 "0"으로 설정된다. 강 유전체 캐패시터(712)의 전하 축적은 분극 반전이 수반되지 않은 1방향의 전계인가에 의해 행해진다. 또 쌍을 이루는 강 유전체 캐패시터(712) 및 (714)는 상호 보완적으로 전하 축적 상태가 변화하도록 구성되어 있다.
(a) 기입 동작
대기 상태에서는 프리차지선(PC)는 고레벨 상태이고, 비트선 쌍(BLa) 및 (
)는 Vcc 레벨로 유지되어 있다. 플레이트선 전환 드라이버(733)이 플레이트선 전환선(DC71)을 고레벨로 하는 신호를 내고, 이 신호에 의해 스위칭 소자(731)이 온으로 되면 플레이트선(PL71)은 Vss 레벨에 접속된다.
외부에서 칩 인에이블 신호(
)가 메모리 장치로 입력됨으로써 메모리 장치는 활성 상태로 되고, 프리차지선(PC)가 저레벨 상태로 된다. 따라서, 비트선 쌍(BLa) 및 (
)는 Vcc 레벨의 플로우팅 상태로 된다. 메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정으로, 예를 들면 워드선(WL71)이 고레벨로 되고, 스위칭 소자(711) 및 (713)이 온 상태로 되면 강 유전체 캐패시터(712) 및 강 유전체 캐패시터(714)가 각각 비트선(BLa) 및 (
)에 접속된다. 강 유전체 캐패시터(712) 및 (714)의 전하 축적 상태에 따라 비트선의 전위가 저하한다. 이어서 감지 증폭기(76)이 활성화됨으로써 비트선(BLa) 및 (
)의 전위가 고 및 저레벨로 상호 보완적으로 확정된다.
메모리 쎌이 예를 들면 "1" 상태인 때는 강 유전체 캐패시터(712)에는 전하가 축적되어 있으므로 비트선(
)의 전위 저하는 적다. 이에 대해 강 유전체 캐패시터(714)는 강 유전체 캐패시터(712)와 전하 축적 상태에 대해서는 상호 보완적으로 동작되고 있기 때문에 강 유전체 캐패시터(714)에는 전하의 축적이 없고, 강 유전체 캐패시터(714)측의 비트선(
)의 전위가 강 유전체 캐패시터(712)측의 비트선(BLa)보다 낮게 되어 비트선(BLa)가 고레벨로, 비트선(
)가 저레벨로 확정된다.
기억 정보가 "0" 상태인 때는 강 유전체 캐패시터(712)에는 전하가 축적되어 있지 않고, 역으로 강 유전체 캐패시터(714)에는 전하가 축적되어 있다. 따라서, 전하 유입에 의한 비트선(
)의 전위 전하가 비트선(BLa)의 전위 저하보다 적다. 따라서 비트선(
)가 고레벨로, 비트선(BLa)가 저레벨로 확정된다.
그후 칼럼 선택선 드라이버(773)에 의해 칼럼 선택선(CSLa)가 고레벨로 구동되면 스위칭 소자(771) 및 (772)가 온 상태로 되고, 비트선(BLa) 및 (
)가 데이터 입출력선(I/O) 및 (
)에 각각 접속된다. 여기서, 데이터 입출력선 (I/O) 및 (
)의 설정 상태에 비트선(BLa) 및 (
)가 강제적으로 전환 기입된다. 따라서, 데이터 입출력선(I/O)가 고레벨이면, 강 유전체 캐패시터(712)에 전하가 축적되게 되고, 데이터 입출력선(I/O)가 저레벨이면 전하 축적은 없고, "1" 및 "0" 상태가 메모리 쎌로 기억되게 된다.
프리차지 상태로의 복귀는 칩 인에이블 신호(
)가 고레벨로 복귀함으로써 기동되고, 워드선(WL71) 및 칼럼 선택선(CSLa)를 저레벨로 설정하도록 이들 라인에 대응하는 드라이버가 신호를 내고 스위칭 소자(711, 713, 711 및 722)가 오프로 된다. 그후 프리차지선(PC)가 고레벨로 설정되도록 프리차지 드라이버(75)가 신호를 내고 일련의 기입 동작이 종료한다.
상기 기입 동작에 이어 다음의 기입 동작을 행하는 경우에는 별도로 프리차지 상태로의 복귀동작을 행하지 않고 상기 기입 동작을 계속하면 좋다.
이상의 설명에서는 일단 비트선 쌍의 전위가 확정되고 나서 기입이 행해졌으나 확정을 기다리지 않고 데이터 입출력선에서 기입이 행해져도 좋다.
(b) 독출 동작
비트선 쌍은 전위 확정까지의 동작은 기입 동작과 동일하다. 그후 칼럼 선택 드라이버(773)이 고레벨의 신호를 칼럼 선택선(CSLa)로 내고, 스위칭 소자(771) 및 (772)를 온상태로 한다. 따라서 감지 증폭기(76)에 의해 확정된 정보가 데이터 입출력선(I/O) 및 (
)로 출력된다.
프리차지 상태로의 복귀는 기입 동작과 동일하다.
(2) 불휘발성 동작 모드
이 동작 모드는 강 유전체 캐패시터(712)의 분극 방향에 의해 정보의 기억을 행한다. 플레이트선(PL71)의 방향으로 분극이 향하고 있는 상태가 "1"로 설정되고 비트선(
)로 향하고 있는 상태가 "0"으로 설정된다.
(a) 기입 동작
대기 상태에서는 비트선 쌍(BLa) 및 (
)는 Vcc 레벨로 유지되는 것은 휘발성 동작시와 동일하다. 플레이트선 전환 드라이버(733)이 플레이트선 전환선(DC72)를 고레벨로 하는 신호를 내서 스위칭 소자(732)가 온으로 되면 플레이트선(PL71)은 플레이트선 드라이버(734)에 접속된다. 당초는 플레이트선(PL71)에는 저레벨 Vss의 신호가 공급되고 있다.
외부에서 칩 인에이블 신호(
)가 메모리 장치로 입력됨으로써 메모리 장치가 활성상태로 되고, 프리차지선(PC)가 저레벨 상태로 됨으로써 비트선 쌍 (BLa) 및 (
)는 Vcc 레벨의 플로우팅 상태로 된다. 메모리 쎌의 어드레스 신호의 내용과 동작 모드의 지정에 의해, 예를 들면 워드선(WL71)이 고레벨로 되고 스위칭 소자(711) 및 (713)이 온 상태로 되면 강 유전체 캐패시터(712) 및 (714)가 각각 비트선(BLa) 및 (
)로 접속된다. 따라서 비트선의 전위가 저하한다. 이어서 감지 증폭기(76)이 활성화됨으로써 비트선(BLa) 및 (
)의 전위가 고 및 저레벨로 상호 보완적으로 확정된다.
기억 상태가 예를 들면 "1" 상태인 때는 강 유전체 캐패시터(712)는 플레이트선(PL71) 방향으로 분극되어 있다. 즉 비트선(BLa)가 고전위 상태로 되어 있다. 따라서 Vcc 레벨의 플로우팅 상태의 비트선(BLa)가 강 유전체 캐패시터(712)에 접속되어도 비트선(BLa)는 분극 극성과 같은 극성이기 때문에 단지 캐패시터로서의 용량(Cm)분의 전하가 강 유전체 캐패시터(712)로 유입될 뿐이다. 이에 대해 강 유전체 캐패시터(714)는 강 유전채 캐패시터(712)와는 역극성으로 분극되어 있기 때문에 Vcc 레벨의 비트선 용량(
)에 접속됨으로써 분극 반전이 생기고, 그에 동반하여 다량의 전하가 강 유전체 캐패시터(714)로 유입한다. 따라서 강 유전체 캐패시터(714)측의 비트선(
)의 전위 저하가 비트선(BLa)보다 크고, 감지 증폭기(76)에 의해 비트선(
)가 고레벨로, 캐패시터가 저레벨로 확정된다.
기억 상태가 "0" 상태인 때는 강 유전체 캐패시터(712)는 비트선(BLa)의 방향으로 분극되어 있다. 따라서 Vcc 레벨의 플로우팅 상태의 비트선(BLa)가 강 유전체 캐패시터(712)로 접속되면 분극 극성과는 역극성의 전계가 강 유전체 캐패시터(712)로 인가되게 되어 분극 반전이 생긴다. 따라서 다량의 전하가 강 유전체 캐패시터(712)로 유입하여 강 유전체 캐패시터(712)측의 비트선(BLa)의 전위 전하가 비트선(BLa)보다 크고, 감지 증폭기(76)에 의해 비트선(BLa)가 고레벨로, 비트선(
)가 저레벨로 확정된다.
그후, 칼럼 선택선 드라이버(773)에 의해 칼럼 선택선(CSLa)가 고레벨로 구동되어 스위칭 소자(771) 및 (772)가 온상태로 되고 비트선(BLa) 및 (
)가 데이터 입출력선(I/O) 및 (
)로 각각 접속된다. 여기서, 데이터 입출력선(I/O) 및 (
)의 설정 상태로 비트선(BLa) 및 (
)가 강제적으로 전환 기입된다.
전술과 같은 플레이트선(PL71)은 당초 저레벨로 설정되어 있기 때문에 데이터 출력선(I/O)가 고레벨일 때 강 유전체 캐패시터(712)는 "1" 상태의 분극 방향을 나타낸다. 데이터 입출력선(I/O)가 저레벨일 때는 강 유전체 캐패시터(712)의 양단이 저레벨로 되기 때문에 분극 반전은 생기지 않는다. 이때 플레이트선 드라이버(734)에서 Vcc 레벨의 전위가 강 유전체 캐패시터(712)로 공급되면 강 유전체 캐패시터(712)의 기억 상태는 "1" 상태의 분극 방향이기 때문에 역극성의 전압이 강 유전체 캐패시터(712)로 인가되게 되고 분극 반전이 생겨서 강 유전체 캐패시터(712)는 "0" 상태의 분극 방향으로 바뀐다.
프리차지 상태로의 복귀는 칩 인에이 신호(
)가 고레벨로 복귀함으로써 기동되고, 워드선(WL71) 및 칼럼 선택선(CSLa)을 저레벨로 설정하도록 이들 라인에 대응하는 드라이버 신호를 내고 스위칭 소자(711, 713, 771 및 772)가 오프 상태로 되고, 그후 프리차지선(PC)를 고레벨로 설정하도록 프리차지 드라이버(75)가 신호를 내서 일련의 기입 동작이 종료한다.
상기 기입 동작에 이어 다음의 기입 동작을 행할 경우는 별도로 프리차지 상태로의 복귀동작을 행하지 않고 상기 기입 동작을 계속하면 좋다.
이상의 설명에서는 일단 비트선 쌍의 전위가 확정되고 나서 기입이 행해졌으나 확정을 기다리지 않고 데이터 입출력선에서의 기입이 행해져도 좋다.
(b) 독출 동작
비트선 쌍의 전위 확정까지의 동작은 기입 동작과 동일하다. 그후 칼럼 선택선 드라이버(773)이 고레벨의 신호를 칼럼 선택선(CSLa)로 내서 스위칭 소자(771) 및 (772)를 온 상태로 하여 감지 증폭기(76)에 의해 확정된 정보가 데이터 입출력선(I/O) 및 (
)로 출력된다.
프리차지 상태로의 복귀는 기입 동작과 동일하다.
다음에 동작 모드의 전환에 대해 설명하겠다.
(3) 휘발성 동작→불휘발성 동작
상기 휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍(BLa) 및 (
)의 전위 레벨이 확정된다. 기억 상태가 "1" 상태이면 강 유전체 캐패시터(712)측의 비트선(BLa)가 고전위로, "0" 상태이면 참조 캐패시터(714)측의 비트선(
)가 고전위로 확정된다.
이어서 프레이트선 전환 드라이버(733)이 플레이트 전환선(DC71)을 저레벨로, 플레이트 전환선(DC72)를 고레벨로 하는 신호를 내서 스위칭 소자(731)을 오프로 하고 스위칭 소자(732)를 온으로 하면 플레이트선(PL71)이 플레이트선 드라이버(734)로 접속된다. 이로써 불휘발성 동작 모드로 전환된다. 이때 비트선의 확정 전위에 의해 불휘발성 정보가 기억될 수 있다.
즉, 불휘발성 동작 모드에서는 플레이트선(PL71)은 당초 저레벨로 설정되어 있기 때문에 "1"인 때는 비트선(BLa)가 고레벨이고, 강 유전체 캐패시터는 "1" 상태의 분극 방향을 나타낸다. 이어서 플레이트선 드라이버에서 Vcc 레벨의 전위가 강 유전체 캐패시터로 공급되어도 강 유전체 캐패시터의 양단의 전위가 같아질 뿐 분극 상태는 변환하지 않고 "1" 상태가 유지된다. 역으로 "0"인 때는 비트선(
)가 저레벨로 강유전체 캐패시터(712)의 양단이 저레벨로 되기 때문에 분극 반전은 생기지 않는다. 이때 플레이트선 드라이버(734)에서 Vcc 레벨의 전위가 강 유전체 캐패시터(712)로 인가됨으로써 강 유전체 캐패시터(712)에는 분극과 역극성의 전압이 인가되게 되고 분극 반전이 생겨 강 유전체 캐패시터(712)는 "0" 상태의 분극 방향을 나타낸다.
(4) 불휘발성 동작→휘발성 동작
전술의 불휘발성 동작 모드의 독출 동작이 행해져서 비트선 쌍(BLa) 및 (
)의 전위 레벨이 확정된다. 기억 상태가 "1" 상태이면 강 유전체 캐패시터(712)측의 비트선(BLa)가 고전위로, "0" 상태이면 강 유전체 캐패시터(714)측의 비트선(
)가 고전위로 확정된다.
이어서 플레이트선 전환 드라이버(733)이 플레이트 전환선(DC72)를 저레벨로, 플레이트 전환선(DC71)을 고레벨로 하는 신호를 내서 스위칭 소자(732)를 오프로 하고 스위칭 소자(731)을 온으로 한다. 따라서 플레이트선(PL71)이 Vss 레벨로 접속되어 동작 모드가 휘발성 동작 모드로 전환된다. 따라서 전술의 휘발성 동작 모드에 있어서의 기입 동작과 동일하게 해서 기입 동작을 행할 수 있다. 즉 비트선(BLa)가 고레벨이면 강 유전체 캐패시터(712)에 전하가 축적되고, 저레벨이면 전하 축적은 일어나지 않는다. 따라서 불휘발성 동작시의 정보가 휘발성의 기억으로서 메모리 쎌에 기입된다.
이와 같이 동작 모드의 전환은 전환전의 정보를 전환후의 모드에서의 정보를 전환 기입해서 행할 수 있다.
상기 설명에서는 플레이트선 드라이버(734)가 고 및 저의 2값 레벨의 전위를 출력하는 것으로 했으나 고레벨만 출력하고 그 대신 플레이트선 전환 드라이버(733)이 고레벨의 전위를 출력한 때에만 스위칭 소자(732)가 온 상태로 되고 그 이외에는 스위칭 소자(731)이 온 상태로 되어 Vss 레벨의 전위가 공급되도록 플레이트선 전환선(DC71) 및 (DC72)의 전위 상태가 제어되어도 좋다.
이상의 설명은 1 메모리 쎌에 관해서만 했으나, 실제의 소자에서는 워드선 드라이버(72)의 제어에 의해 칼럼 메모리 어레이(CSLa) 중의 다수의 메모리가 차례로 선택 구동되고 또 칼럼 선택 회로(77)의 제어에 의해 다수의 컬럼 메모리 어레이가 차례로 선택 구동되어 동작되게 된다.
이상의 실시예에 있어서 동작 모드의 전환은 임의로 입력되는 외부 신호에 의해 행할 수 있다. 또 미리 CPU에 전환 신호를 공급하여, 이 CPU의 제어에 의해 모드 전환이 행해져도 좋다. 예를 들면, 불휘발성 동작에서 휘발성 동작으로 동작 모드가 전환된 때 전원 투입시에 먼저 불휘발성 동작으로 메모리가 시동되고 그후 동작 모드가 휘발성 동작으로 전환되도록 CPU를 설정하면 좋다. 또 휘발성 동작에서 불휘발성 동작으로의 전환이 필요한 것은 전원이 떨어졌을 때 또는 갑자기 전원이 떨어진 때이고 이때 동작 모드가 전환되도록 CPU가 설정되면 좋다.
다음에 제9도를 참조해서 전환 신호를 발생하기 위한 전원 검출 회로의 한 예를 설명하겠다.
전원선(901)에서 공급되는 전압은 강압용 변성기(902)에 의해 강압되고, 정류 회로(903)에서 전파 정류되고, 저항(904)를 통해 다이오드(905)에 의해 정전압으로 파고 정형(波高 整形)되어 저항(906)을 통해 캐패시터(907)을 충전한다. 캐패시터(907)은 인버터(908)로 접속되고, 캐패시터(907)의 단자 전압에 따라 인버터(908)에서 신호가 출력된다. 또 인버터(908)의 출력 신호 다시 인버터(909)로 공급되고 인버터(908)과 역논리의 신호를 출력한다. 인버터 전원 단자(910)은 인버터(908) 및 (909)로 접속되고 이 전압은 캐패시터(911)에 의해 백업된다.
여기서, 전원선(901)의 전압이 강하하면 캐패시터(907)에 축적된 전하는 저항(912)를 통해 방전하여 결과적으로 캐패시터(907)의 단자 전압이 저하한다. 따라서, 인버터(908)에서는 전원 절단 신호가 정논리(I)로서 출력된다. 또 인버터(909)에서는 전원 절단 신호가 부논리(I)로서 출력된다. 이들 출력 신호는 전원 투입시의 검출 신호로서도 사용할 수 있다.
또 전원 절단시의 전원 백업을 위해 백업 회로의 한 예가 제10도에 도시되어 있다.
직류 전압 입력부(101)은 정류 소자(102)를 통해 반도체 기억 장치로 연결되는 전압 공급 단자(103)에 접속된다. 백업용 전원(104), 예를 들면 전지 또는 캐패시터 등은 정류 소자(105)와 이것에 병렬로 접속되는 저항(106)을 통해 직류 전압 입력부(101)로 접속된다. 직류 전압 공급부(101)에서의 전압 공급이 정지된 경우에는 즉시 백업용 전원(104)에서 전압 공급 단자(103)으로 전압이 공급되게 된다.
본 발명의 반도체 기억 장치에 있어서는 예를 들면 제9도, 제10도에 도시한 회로를 이용하고, 전원 투입시에는 제9도에 도시한 것과 같은 회로에서의 전원 투입을 나타내는 신호를 받아서 불휘발성 동작에서 정보를 독출하여 휘발성 동작으로 이행한다. 또 전원 절단시에는 전원 절단을 나타내는 신호에 의해 즉시 휘발성 동작이 불휘발성 동작으로 전환되고 백업 전원하의 휘발성 정보가 불휘발성 정보로 전환 기입되어 정보가 불휘발성 상태로 보존된다. 따라서 메모리 장치는 통상은 휘발성 동작에서 작동하고 전원 절단시에는 불휘발성 동작으로 작동하므로 DRAM 같은 메모리임에도 불구하고 실질적으로 불휘발성 메모리로서 사용할 수 있다.
수명의 향상을 확인하기 위해 이하의 실험을 행했다. 측정 장치는 제11도에 도시한 것처럼 강 유전체 캐패시터(111), 전류 검출용 저항(112), 펄스 발생기(113) 및 임피던스 정합용의 저항(114)로 구성된다. 강 유전체 캐패시터는 Pb(Zr, Ti)O3계의 재료로 구성되고 제12도에 도시한 펄스 패턴에 의해 분극 반전이 생기는 경우와, 제13도에 도시한 펄스 패턴에 의해 분극 반전이 생기지 않는 경우(주기 T, 펄스폭 W는 제12도와 동일)에 대해, Pr의 변화가 전압 펄스를 105회 인가한 때에 생기는 Pr(105)을 기준으로 해서, Pr/Pr(10)으로서 제14도에 도시되어 있다. 잔류 분극(Pr)은 분극 반전 전하량(Qr)과 분극 비반전 전하량(Qn)에서 Pr=(Qr-Qn)/2의 관계에서 구해진다. 제14도로부터 명백한 바와 같이 분극 반전을 동반하지 않는 경우(A)는 1013회의 펄스 인가후에도 Pr의 저하는 거의 없었으나 분극 반전을 수반하는 경우(B)는 1012회의 펄스 인가로 Pr의 저하가 현저한 것을 알았다.
본 발명의 휘발성 동작은 제14도 (a)에 상당하고, 불휘발성 동작은 제14도 (b)에 상당한다. 따라서 통상은 (a)의 동작으로 하고 필요한 때만 불휘발성 동작으로 하는 것으로 실질적으로 불휘발성 기억 장치로 대폭 수명을 향상할 수 있다.
상기 실시예의 강 유전체 메모리에 따르면 강 유전체 캐패시터의 한쪽의 전극이 스위칭 소자 및 비트선을 통해 감지 증폭기로 접속되고, 다른쪽의 전극이 플레이트(드라이브)선을 통해서 플레이트선 드라이버에 접속되어 있다. 이와 같은 강 유전체 메모리는 비트선과 플레이트선의 전위의 상하 관계에 따라 강 유전체 캐패시터의 분극 방향이 바뀐다. 그러나 이러한 구성에서는 워드선과 같은 수의 플레이트선이 필요하고 그에 따른 주변 회로도 복잡해진다. 여기서 회로 구성을 보다 간단하게 한 실시예를 이하에 설명하겠다.
제15도에 도시한 실시예에 따르면 메모리는 열방향으로 뻗는 복수의 비트선 쌍(BL1,
, …BLn,
)과 행방향으로 뻗는 워드선(WL1…WLm) 및 한쌍의 더미 워드선(DWL, DWL')를 갖는다. 비트선(BL1,
, …BLn,
)과 워드선(WL1…WLm)의 교차부에는 하나의 강 유전체 캐패시터 및 하나의 트랜지스터로 이루어진 강 유전체 메모리 쎌이 각각 접속되고, 비트선(BL1,
, …BLn,
)와 더미 워드선(DWL, DWL')의 교차부에는 하나의 참조용 상 유전체 캐패시터와 하나의 트랜지스터로 되는 더미쎌이 각각 접속되어 있다. 워드선(WL1) 및 한쪽의 더미 워드선(DWL)을 선택함으로써 한쪽의 비트선(예를 들면 BL1)에 접속되는 메모리 쎌에 대한 다른쪽 비트선(예를 들면
)으로 접속되는 쎌이 선택된다. 단순화를 위해 이하 비트선(BL1,
)와 워드선(WL1, WL2)의 교차부에 접속되는 2개의 메모리 쎌, 비트선(BL1,
)와 더미 워드선(DWL1, DWL')의 교차부에 접속되는 한쌍의 더미 쎌을 중심으로 설명한다.
한쪽의 비트선(BL1)과 워드선(WL1)의 교차부에 접속되는 메모리 쎌은 강 유전체 캐패시터(MC) 및 스위칭 트랜지스터(MF)로 구성되어 있다. 강 유전체 캐패시터(MC)는 예를 들면 스퍼터법등으로 막성형된 지르콘산 티탄산압으로 되는 강 유전체층을 예를 들면 백금으로 되는 제1, 제2의 전극으로 끼워진 구조를 갖는다. 캐패시터(MC)의 제1전극은 스위칭 트랜지스터(MF)를 통해 한쪽의 비트선(BL1)에 접속되어 있다. 캐패시터(MC)의 제2의 전극은 플레이트선(PL)에 접속되어 있다. 여기서 L 레벨로서 Vss, H 레벨로서 Vcc가 선택되고, 플레이트선(PL)이 Vcc/2의 전위로 설정된다. 전위를 부여하는 방법으로 외부에서 공급하는 방법, 내부에서 작성하는 방법 등 여러가지가 있으나 본 실시예 및 이하의 실시예에서는 저항에 의한 분압에 의해 얻는 방법이 채용되고 있다.
스위칭 트랜지스터(MF)의 게이트는 워드선(WL1)에 접속되어 있다. 다른쪽의 비트선(
)과 워드선(WL2)의 교차부에 접속되는 메모리 쎌은 전술한 것과 마찬가지 구조의 강 유전체 캐패시터(MC') 및 스위칭 트랜지스터(MF')로 구성되어 있다. 캐패시터(MC')의 제1전극은 스위칭 트랜지스터(MF')를 통해 다른쪽의 비트선(
)으로 접속되어 있다. 캐패시터(MC')의 제2전극은 플레이트선(PL)에 접속되어 있다. 스위칭 트랜지스터(MF')의 게이트는 워드선(WL2)로 접속되어 있다.
한쪽의 비트선(BL1)과 다른쪽의 더미 워드선(DWL')의 교차부에 접속되는 더미 쎌은 참조용 상 유전체 캐패시터(DC) 및 스위칭 트랜지스터(DF)로 구성되어 있다. 이상 유전체 캐패시터(DC)는 강 유전체 캐패시터(MC)가 분극 반전하지 않는 경우에 흐르는 전류의 값과 분극 반전하는 경우에 흐르는 전류의 값과의 사이의 값의 전류가 흘러들어가는 용량을 갖는 상 유전체층과 이상 유전체층을 끼우도록 설치되는, 예를 들면 백금으로 되는 제1, 제2의 전극으로 구성된다. 캐패시터(DC)의 제1전극은 스위칭 트랜지스터(DF)를 통해 비트선(BL1)에 접속되어 있다. 캐패시터(DC)의 제2전극은 플레이트선(PL)에 접속되어 있다. 스위칭 트랜지스터(DF)의 게이트는 더미선(DWL')에 접속되어 있다. 또 비트선(
)과 더미 워드선(DWL)의 교차부에 접속되는 더미 쎌은 전술한 것과 동일한 구조의 상 유전체 캐패시터(DC') 및 스위칭 트랜지스터(DF')로 구성되어 있다. 캐패시터(DC')의 제1전극은 스위칭 트랜지스터(DF')을 통해 다른쪽 비트선(
)으로 접속되어 있다. 캐패시터(MC')의 제2전극은 플레이트선(PL)에 접속되어 있다. 스위칭 트랜지스터(DF')의 게이트는 더미 워드선(DWL)에 접속되어 있다. 이와 같은 메모리 쎌 및 더미 쎌을 갖은 강 유전체 메모리에 있어서 기입 동작, 보존 동작 및 독출 동작에 필요한 주변 회로도 종래의 다이나믹 랜덤 액세스 메모리(DRAM)과 거의 동일하다. 즉 워드선(WL1, WL2)는 로우 디코더(row decoder)/워드선 드라이버(201)로 접속되고 각 더미 워드선(DWL, DWL')는 더미 워드선 디코더/드라이버(202)로 접속되어 있다.
비트선 쌍(BL1,
)은 독출시에 비트선 쌍(BL1,
)를 프리차지 전위(VPC)로 하는 제1이퀄라이즈 회로(203)과, 기입후에 이 비트선 쌍(BL1,
)을 캐패시터(MC, MC')의 제2전극과 같은 전극 Vcc/2로 설정해서 메모리 쎌의 전하를 없애는 제2이퀄라이즈 회로(204)로 접속되어 있다. 제1이퀄라이즈 회로(203)은 제1 클록 신호(ø1)에 의해 동작된다. 제1이퀄라이즈 회로(203)에서의 프리차지 전위(Vpc)는 Vcc와 Vss의 전위가 선택될 수 있도록 되어 있다. 제2이퀄라이즈 회로(204)는 제2 클록 신호(ø2)에 의해 동작된다. 또 비트선 쌍(BL1,
)은 감지 증폭기 신호(øACT,
)에 의해 동작되는 감지 증폭기(205)에 접속되어 있다. 또 비트선 쌍(BL1,
)는 칼럼 선택용 스위칭 트랜지스터(CF1a, CF1b) 및 데이타 입출력선(I/O,
)를 통해 도시하지 않은 데이타 입출력부에 접속되어 있다. 칼럼 선택용 스위치 트랜지스터(CF1a, CF1b)의 게이트는 칼럼 선택선(CSL1)을 통해서 칼럼 디코더/칼럼 선택선 드라이버(206)에 접속되어 있다.
상기 구성의 강 유전체 메모리에, 강 유전체 메모리 쎌의 강 유전체 캐패시터의 제2전극의 전위를 전환하는 회로(7)이 접속된다. 전위 전환 회로(7)은 플레이트선(PL)의 타단에 나누어 설치된 제1전원(Vcc/2) 및 제2전원(VPL)과, 제1전원(Vcc/2)와 제2전원(VPL) 중 어느 것을 선택하기 위한 제1 및 제2의 스위칭 트랜지스터(FR1) 및 (FR2)로 구성되어 있다. 제1, 제2의 스위칭 트랜지스터(FR1) 및 (FR2)가 각각 온, 오프됨으로써 플레이트선(PL)의 전위는 제1전원의 Vcc/2로 되어 전술한 강 유전체 불휘발성 메모리로서 동작시킬 수 있게 된다. 제1 및 제2의 스위칭 트랜지스터(FR1, FR2)를 각각 오프, 온함으로써 플레이트선(PL)의 전위는 VPL로 된다. 이 VPL전위는 Vcc 나 Vss의 어느 것이라도 무관하다. 따라서 메모리 쎌은 전원 인가중에 종래의 캐패시터에 의한 다이나믹 랜덤 액세스 메모리(DRAM)과 같이 전하의 유무에 따른 1비트의 정보를 기억할 수 있다. 이 경우 강 유전체 메모리의 더미 쎌과는 별도로 비트선(BL1)과 DRAM 모드용 더미 워드선(dDWL')의 교차부에 DRAM 모드용 더미 쎌이 접속되고, 비트선(
)와 DRAM 모드용 더미 워드선(dDWL)의 교차부에 DRAM 모드용 더미 쎌이 접속된다.
한쪽의 DRAM 모드용 더미 쎌은 강 유전체 캐패시터의 반만큼의 용량을 갖는 상 유전체 캐패시터(dDC) 및 스위칭 트랜지스터(dDF)로 구성되어 있다. 캐패시터(dDC)의 제1전극은 스위칭 트랜지스터(dDF)를 통해서 비트선(BL1)로 접속되어 있다. 캐패시터(dDC)의 제2전극은 상기 플레이트선(PL)에 접속되어 있다. 스위칭 트랜지스터(dDF)의 게이트는 DRAM 모드용 더미 워드선(dDWL')에 접속되어 있다. 또 다른쪽의 DRAM 모드용 더미 쎌은 상 유전체 캐패시터(dDC') 및 스위칭 트랜지스터(dDF')로 구성되어 있다. 캐패시터(dDC')의 제1전극은 상기 스위칭 트랜지스터(dDF')를 통해 다른쪽의 비트선(BL1)으로 접속되어 있다. 캐패시터(dDC')의 제2전극은 플레이트선(PL)에 접속되어 있다. 스위칭 트랜지스터(dDF')의 게이트는 DRAM 모드용 더미 워드선(dDWL)에 접속되어 있다. DRAM 모드용 더미 워드선(dDWL) 및 (dDWL')는 더미 워드선 디코더/드라이버(202)에 접속되어 있다.
다음에 강 유전체 불휘발성 메모리로서 동작시키는 상태를 불휘발성 기억 모드, 종래의 캐패시터에 의한 다이나믹 랜덤 액세스 메모리(DRAM)과 마찬가지로 전하의 유무에 따라 1비트의 기억을 행하는 상태를 DRAM 모드라 부르고, 불휘발 기억 모드에서 DRAM 모드로의 전환, DRAM 모드에서의 동작, DRAM 모드에서 불휘발 기억 모드로의 전환에 대해 차례로 설명하겠다.
상기 메모리 장치에서 외부 출력 신호로서 DRAM 모드 동작 신호(DR)이 부여되고, 외부 입력 신호로서 전환 신호(
)가 부여된다고 하자.
[불휘발 기억 모드에서 DRAM 모드로의 전환]
강 유전체 메모리가 불휘발 기억 모드에서 동작될 때에 제1의 클록 신호(ø1)에 의해 동작되는 제1이퀼라이즈 회로(203)에 인가되는 프리차지 전위(VPL)는 Vcc 또는 Vss의 어느 것이나 취할 수 있는 것은 앞에서 설명한 대로이다. 또 메모리가 DRAM 모드에서 사용될 때에 플레이트선(PL)의 전위(VPL)로서 Vcc 및 Vss의 어느 것이든 취할 수 있다는 점에서 이하에 설명하는 4가지의 조합이 가능하다.
(1) 전위(VPL) 및 (VPL)의 양쪽이 Vcc일 때의 모드 전환
프리차지 전위(VPL) 및 플레이트선 전위(VPL)로서 어느 것이나 Vcc가 설정된 때의 메모리 동작을 제16도의 타이밍 차트를 참조해서 설명하겠다.
DRAM 모드 동작 신호(
)은 불휘발 기억 모드에서는 H 레벨로 유지된다. 칩 인에이블 신호(
)를 L레벨로 낮추기 전에 전환 신호(
)를 L 레벨로 해둠으로써 불휘발 기억 모드에서 DRAM 모드로의 전환 싸이클이 개시된다.
전환 수준으로서는 DRAM의 리프레시와 마찬가지로 로우 어드레스가 순서대로 스캔되고, 워드선에 연결되어 있는 강 유전체 메모리 쎌의 분극에 의한 정보가 전하의 유무에 따른 정보로 차례로 전환된다. 이 조작이 모든 워드선에 대해 행해지면 전환이 완료되게 된다. 로우 어드레스를 카운트 업하는 방법으로서는 전용 카운터를 준비할 수도 있으나, 본 실시예에서는 리프레시 카운터가 1 스캔시키도록 하여 사용한다.
칩이 선택되어 있지 않은 때에는 비트선 쌍(BL1,
)는 제2이퀼라이즈 회로(204)에 의해 Vcc/2로 프리차지 및 이퀄라이즈된다. 제2클록 신호(ø2)를 Vss로 함으로써 비트선 쌍(BL1,
)의 프리차지 및 이퀼라이즈가 해제됨과 동시에 제1 클록 신호(ø1)이 Vss에서 Vcc로 상승된다. 제1클록 신호(ø1)이 Vcc로 상승됨으로써 비트선 쌍(BL1,
)는 Vcc의 플로우팅 상태로 된다. 여기서, 어드레스 신호의 지정으로 로우 디코더/워드선 드라이버(201)이 동작되고 최초의 워드선(WL1)이 Vss에서 Vcc로 상승된다. 이와 동시에 강 유전체 메모리 쎌이 연결되는 비트선(BL1)에 대해 상호 보완 관계에 있는 비트선(
)에 상 유전체 캐패시터(DC') 및 스위칭 트랜지스터(DF')로 되는 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작동한다. 결국, 더미 워드선(DWL)이 선택되어 이미 워드선(DWL)이 Vss에서 Vcc로 상승되어 더미 쎌이 비트선(
)으로 연결된다. 따라서 강 유전체 메모리 쎌의 분극에 의한 정보가 독출되고 감지증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태 대로 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 전위를 Vcc에서 Vss(오프)로 전환하고, 제2의 스위칭 트랜지스터(FR2)가 전위를 Vss에서 Vcc(온)으로 전환 됨으로써 플레이트선(PL)의 전위가 Vcc/2에서 Vcc로 상승한다.
그러면 불휘발 기억 모드에서 "1"이 메모리 쎌에 기억되어 있었던 경우는 비트선(BL1)이 Vcc로 되어 있기 때문에 비트선(BL1)과 플레이트선(PL)이 동전위로 되고, 캐패시터에 축적되는 전하는 없어진다. 역으로 불휘발 기억 모드에서 "0"이 메모리 쎌에 기억되어 있던 경우는 비트선(BL1)이 Vss로 되어 있기 때문에 비트선(BL1)의 전위(Vss)와 플레이트선(PL)의 전위(Vcc)와의 차에 따른 전하가 캐패시터에 축적된다. 이와 같이 해서 강 유전체의 분극 방향에 따른 정보를 전하의 유무에 대응시킬 수 있다. 실제로는 전하의 유무외에 분극 방향도 반대인 상태이나 프리차지 전위(VPC)와 플레이트선 전위(VPL)이 같은 전위이기 때문에 DRAM 모드에서 같은 데이터를 독출하고 있는 경우의 재기입 또는 리프레시 때에는 분극의 반전은 일어나지 않아서 동작상의 지장은 전혀 없다. 또, DRAM 모드에서 데이터를 전환하는 경우에는 분극의 반전하는 경우가 있으나 기입시이기 때문에 이 분극 반전은 메모리의 동작에 지장은 없다. 워드선(WL1)이 Vcc에서 Vss로 낮추어져 메모리 쎌이 비트선(BL1)에서 분리된다. 감지 증폭기 신호(øACT,
)를 조작함으로써 감지 증폭기(205)의 동작이 정지되어 제1 클록 신호(ø1)이 Vss에서 Vcc로 상승된 후, 내려짐으로써 비트선(BL1)이 Vcc의 플로우팅 상태로 된다. 이 사이에 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로 되고, 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 됨으로써 플레이트선(PL)의 전위가 Vcc에서 Vcc/2로 된다.
다음에 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되고 다음의 워드선(WL2)의 전위가 Vss에서 Vcc로 상승된다. 이와 같은 조작이 반복된다. 모든 워드선에 대한 상기 조작이 끝난 후 제2클록 신호(ø2)가 Vcc로 되고, 제2 이퀄라이즈 회로(204)에 의해 비트선 쌍(BL1,
)가 Vcc/2로 프라차지 되고, 이퀄라이즈 된다. 또 동시에 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss(오프)로 되고, 제2 스위칭 트랜지스터(FR2)가 Vcc(온)으로 됨으로써 플레이트선(PL)의 전위가 Vcc로 된다. 이들 모두의 동작이 완료하면 DRAM 모드 동작 신호(
)이 H에서 L 레벨로 강하된다. 따라서 메모리가 DRAM 모드로 이행한 것이 표시된다. 외부에서는 신호가 출력됨과 동시에 리프레시 회로를 동작시킬 필요가 있다. 또 내부적으로는 더미 쎌이 DRAM 모드용 더미 쎌로 전환된다.
전환 신호(
)가 H 레벨로 되고 칩 인에이블 신호(
)가 H 레벨로 됨으로써 불휘발 기억 모드에서 DRAM 모드로의 전환 싸이클이 종료한다.
(2) VPC를 Vss로, VPL을 Vcc로의 모드 전환
프리차지 전위 VPC가 Vss로 플레이트선 전위(VPL)이 Vcc로 설정되는 경우의 동작을 제17도의 타이밍 챠트를 참조하여 설명하겠다.
불휘발 기억 모드에 있어서의 정보의 독출이 Vss 플로우팅에 의해 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1의 스위칭 트랜지스터(FR1)이 Vcc에서 Vss(오프)로 되고, 제2 스위칭 트랜지스터(FR2)가 Vss에서 Vcc(온)으로 됨으로써 플레이트선(PL)의 전위가 Vcc/2에서 Vcc로 된다. 이후의 동작은 상기 모드 전환 조작과 동일하게 행해진다. 이와 같이 해서 강 유전체의 분극 방향에 의해 형성되는 정보를 전하의 유무에 따라 형성되는 정보로 대응시킬 수 있다. 전하의 유무외에 분극 방향도 반대일 때에도 마찬가지이나 프리차지 전위 VPC가 Vss로 설정되고 플레이트선 전위(VPL)이 Vcc로 설정되어 있기 때문에 분극에 따른 데이터가 "1", 즉 비트선 전위가 Vcc인 정보가 독출될 때나 리프레시시에 있어서 분극이 반전되게 된다. 그러나, 전하의 유무에 따라 생기는 전위차를 넓히는 방향으로 분극 반전하므로 이 분극 반전은 역시 메모리 동작에 지장이 없다. 기입시 분극이 반전되어도 메모리 동작에 지장은 없다.
(3) VPC를 Vcc로, VPL을 Vss로의 모드 전환
프리차지 전위(VPC)를 Vcc로 플레이트선 전위(VPL)을 Vss로 설정한 경우의 동작을 제18도의 타이밍 챠트를 참조하여 설명하겠다.
불휘발 기억 모드의 정보의 독출이 Vcc의 플로우팅에 의해 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vcc에서 Vss(오프)로, 제2 스위칭 트랜지스터(FR2)가 Vss에서 Vcc(온)으로 전환됨으로써 플레이트선(PL)의 전위가 Vcc/2에서 Vss로 된다. 그러면 불휘발 기억 모드에서 "1"이 메모리 쎌에 기억되어 있던 경우는 비트선이 Vcc로 되어 있기 때문에, 이 전위(Vcc)와 플레이트선(PL)의 전위(Vss)와의 차의 전위에 따른 전하가 캐패시터에 축적된다. 역으로, 불휘발 기억 모드에서 "0"이 메모리 쎌에 기억되어 있었던 경우는 비트선이 Vss로 되어 있기 때문에 비트선과 플레이트선(PL)이 같은 전위로 되어 전하는 없어진다. 이와 같이 해서 강 유전체의 분극 방향에 따라 형성되는 정보를 전하의 유무에 의해 형성되는 정보에 대응시킬 수 있다. 전하의 유무외에 분극 방향도 반대인 채로 있을 때에는 동일하나, 프리차지 전위(VPC)가 Vcc로 설정되고 플레이트선 전위(VPL)이 Vss로 설정되어 있기 때문에 분극에 의한 데이타가 "0", 즉 비트선 전위가 Vss였던 데이터가 독출된 때나 리프레시 시에도 분극이 반전되게 된다. 그러나 전하의 유무로 생기는 전위차를 크게 하는 방향으로 분극이 반전하므로 이 분극 반전은 역시 메모리 쎌의 동작에 지장이 없다.
기입시에 반전해도 역시 지장은 없다.
(4) VPC를 Vss로, VPL을 Vss로의 모드 전환
프리차지 전위(VPC)가 Vss로 설정되고, 플레이트선 전위(VPL)이 VSS로 설정된 경우의 동작을 제19도의 타이밍 챠트를 참조하여 설명하겠다.
불휘발 기억 모드의 정보의 독출이 Vss의 플로우팅 상태에서 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1, BL1)의 전위가 결정된다. 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vcc에서 Vss(오프)로, 제2 스위칭 트랜지스터(FR2)가 Vss에서 Vcc(온)으로 전환됨으로써 플레이트선(PL)의 전위가 Vcc/2에서 Vss로 된다. 그러면 불휘발 기억 모드에서 "1"이 메모리 쎌에 기억되어 있던 경우는 비트선의 전위가 Vcc로 되어 있기 때문에 이 전위(Vcc)와 플레이트선(PL)의 전위(Vss)와의 차에 대응하는 전하가 캐패시터에 축적된다. 역으로, 불휘발 기억 모드에서 "0"이 메모리 쎌에 기억되어 있던 경우는 비트선의 전위가 Vss로 되어 있기 때문에 비트선과 플레이트선이 같은 전위로 되어 전하는 없어진다. 이와 같이 해서 강 유전체의 분극 방향에 의해 형성되는 정보를 전하의 유무에 의해 형성되는 정보에 대응시킬 수 있었다. 이 경우도 전하의 유무외에 분극 방향도 반대인 채이지만 프리차지 전위(VPC)와 플레이트선 전위(VPL)이 동전위이기 때문에 같은 데이터를 독출하고 있는 경우의 재기입 또는 리프레시 시에 있어서 분극의 반전은 일어나지 않으므로 이 상태는 메모리 동작에 전혀 지장이 없다. 또 DRAM 모드에서 데이터를 전환한 경우에는 분극이 반전하는 경우가 있으나 기입중이기 때문에 분극 반전은 메모리의 동작에 전혀 지장이 없다.
[DRAM 모드에서의 동작]
제15도 실시예의 강 유전체 메모리에서의 DRAM 모드에 있어서 기입 동작 및 타이밍을 제20도를 참조하여 설명하겠다.
플레이트선 전위(VPL)은 Vcc에서도 Vss에서도 좋으나 여기서는 Vcc로 설정된다. 종래의 DRAM과 마찬가지로 칩 인에이블 신호(
)가 L 레벨로 낮추어지기 전에 기입 신호(
)가 L 레벨로 되어 기입 싸이클이 개시된다. 칩 인에이블 신호(
)가 L 레벨로 낮추어지기 전에 메모리 어드레스 및 입출력부에서의 기입 데이터(DIN)이 확정되어 있다고 하자. 칩이 선택되어 있지 않은 때에는 비트선 쌍(BL1,
)는 제2 이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되고, 이퀄라이즈된다.
제2클록 신호(ø2)가 Vss로 설정되어 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제된다. 메모리 쎌과 외부 회로를 접속하는 데이터 입출력선(I/O,
)은 기입 데이터(DIN)에 따라 신호가 Vss 또는 Vcc로 확정된다. 그후 어드레스 신호의 지정으로 로우 디코더/워드선 드라이버(201)이 동작되어 워드선(WL1)의 전위가 Vss에서 Vcc로 올려진다. 이 상태에서 메모리 쎌은 비트선(BL1)에 접속된다. 한편 어드레스 신호의 지정으로 칼럼 디코더/칼럼 선택선 드라이버(206)이 작동되어 선택된 칼럼 선택선(CSL1)의 전위가 Vss에서 Vcc로 올려지면 칼럼 선택용 스위칭 트랜지스터(CF1a) 및 (CF1b)가 온하고, 데이터 입출력선(I/O,
)가 비트선 쌍(BL1,
)로 각각 접속되어 데이터 입출력선(I/O,
)의 전위(Vss 또는 Vcc)와 비트선 쌍(BL1,
)의 전위가 동일해진다. 이렇게 함으로써 비트선(BL1)이 Vcc일 때에는 이 비트선(BL1)의 전위와 플레이트선(PL)의 전위(Vcc)와의 사이에 전위차가 생기지 않고 전하가 없어진다. 비트선 쌍(BL1,
)가 Vss이었던 경우에는 비트선 쌍과 플레이트선(PL)과의 사이에서 전위차가 생겨서 메모리 쎌에 전하가 축전된다. 기입된 후 워드선(WL1)이 Vcc에서 Vss로 낮아지고 메모리 쎌이 비트선(BL1)에서 분리된다. 칼럼 선택선(CSL1)의 전위가 Vcc에서 Vss로 변화됨으로써 비트선 쌍(BL1,
)는 데이터 입출력선(I/O,
)에서 분리됨과 동시에 제2 클록 신호(ø2)가 Vss에서 Vcc로 변화되어 제2이퀄라이즈 회로(204)에 의해 비트선 쌍(BL1,
)가 Vcc/2로 이퀄라이즈 된다. 칩 인에이블 신호(
)가 H 레벨로 올라가고 기입 신호(
)가 H 레벨로 됨으로써 기입 싸이클이 종료한다. 이러한 일련의 동작으로 어드레스를 통해 지정된 강 유전체 메모리 쎌에 데이터가 기입 보존된다. 또 DRAM 모드에서는 리프레시 동작이 종래의 DRAM과 마찬가지로 필요하다.
전술한 기입 동작이 있어서 플레이트선 전위(VPL)이 Vss로 된 경우의 동작을 제21도의 타이밍 챠트를 이용하여 설명하겠다.
이 동작에서는 비트선이 Vcc이었던 경우에 이 비트선과 플레이트선(PL)과의 사이에 전위차가 생기고, 메모리 쎌에 전하가 축적되고, 비트선이 Vss였던 경우에는 비트선과 플레이트선(PL)과의 사이에서 전위차가 생기지 않고 전하가 없어진다. 이 동작 이외의 동작은 전술한 동작과 동일하다.
다음에 상기 기입 모드에 의해 기입되어 있는 데이터의 독출 동작 및 타이밍을 설명하겠다.
기입되어 있는 데이터가 독출되기 전의 비트선 프리차지로서는 제1이퀄라이즈 회로(203)의 프리차지 전위(VPC)가 이용되는 경우와, 제2이퀄라이즈 회로(204)의 전위(Vcc/2)가 이용되는 경우가 있고, 또 프리차지 전위(VPC)를 Vcc로 설정하는 방법과 Vss로 설정하는 방법이 있다. 또 각각에 대해 플레이트선 전위(VPL)을 Vcc로 설정하는 PL 경우가 있는데 전위의 조합에는 이하 설명하는 6가지가 있다.
(1) VPC가 Vcc, VPC이 Vcc인 때의 독출 모드
비트선의 프리차지에는 제1의 이퀄라이즈 회로(203)의 전위 VPC가 Vcc로 설정되고, 플레이트선(PL)의 전위(VPL)이 Vcc로 설정된 경우의 독출 동작을 제22도의 타이밍 챠트를 참조하여 설명하겠다.
칩 인에이블 신호(
)가 레벨로 낮추어질 때에 기입 신호(
)가 H 레벨로 되어 있으므로써 독출 싸이클이 개시된다. 칩 인에이블 신호(
)가 L 레벨로 낮춰지기 이전에 메모리 어드레스는 확정되어 있는 것으로 한다. 칩이 선택되어 있지 않을 때는 비트선 쌍(BL1,
)는 제2이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되어 이퀄라이즈되어 있다.
제2 클록 신호(ø2)가 Vss로 되어 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제됨과 동시에 제1 클록 신호(ø1)이 Vcc로 올라가고, 제1이퀄라이즈 회로(203)에 의해 비트선 쌍(BL1,
)는 Vcc로 프리차지 및 이퀄라이즈된다. 여기서 제1 클록 신호(ø1)이 Vcc에서 Vss로 낮추어지면 비트선 쌍(BL1,
)는 Vcc 레벨로 플루우팅 상태로 된다. 이 상태에서 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어 워드선(WL1)의 전위가 Vss에서 Vcc로 상승된다. 이와 동시에 강 유전체 메모리 쎌이 연결되는 비트선(BL1)과 상호 보완 관계에 있는 비트선(
)에 상 유전체 캐패시터(dDC') 및 30 스위칭 트랜지스터(dDF')로 구성되는 DRAM 모드용 더미 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작동한다. 결국 한쪽의 DRAM 모드용 더미 워드선(dDWL)이 선택되고, 전위가 Vss에서 Vcc로 상승됨으로써 DRAM 모드용 더미 쎌이 비트선(
)으로 연결된다. 그러면 선택된 강 유전체 메모리 쎌에는 비트선(BL1)의 전위(Vcc) 및 플레이트선(PL)의 전위(Vcc)가 인가되게 된다. 이때 메모리가 셀에 전하가 축적되어 있는 경우는 비트선의 전위 저하가 크고, 전하가 축적되어 있지 않은 경우는 전위 저하가 작게 된다.
DRAM 모드용 더미 쎌은 강 유전체 캐패시터의 1/2의 용량을 갖는 상 유전체 캐패시터를 이용함으로써 종래의 DRAM과 마찬가지로 데이터의 차가 비트선 쌍(BL1,
)의 전위차로 되어 나타난다. 이 상태에서 감지 증폭기 신호(øACT,
)를 각각 조작해서 감지 증폭기(205)를 작동시킴으로서 전위 저하가 작은 비트선의 전위는 Vcc로 올라가고, 전위 저하가 큰 비트선의 전위는 Vss로 하강한다. 종래의 DRAM과 마찬가지로 파괴독출을 위해, 독출시에는 전하는 모두 상실되 버리나, 감지 증폭기(205)에 의한 전위 결정으로 재기입이 행해진다. 비트선(BL1,
)의 전위가 확정된 후 어드레스 신호의 지정으로 칼럼 디코더/칼럼 선택선 드라이버(206)이 동작하여 선택된 칼럼 선택선(CSL1)의 전위가 Vss에서 Vcc로 상승된다. 그러면 비트선(BL1,
)가 데이터 입출력선(I/O,
)으로 각각 접속되고, I/O 버퍼를 통해 출력 데이타가 DOUT로 출력된다. 칼럼 선택선(CSL1)의 전위가 Vcc에서 Vss로 되고 데이터 입출력선(I/O,
)는 비트선 쌍(BL1,
)에서 분리된다. 워드선(WL1)의 전위가 Vcc에서 Vss로 하강됨으로써 워드선(WL1)에 연결된 메모리 쎌이 비트선(BL1)에서 분리된다. 감지 증폭기 신호(øACT,
)를 조작해서 감지 증폭기(205)의 동작이 정지되고, 제2 클록 신호(ø2)가 Vss에서 Vcc로 전환되어 비트선 쌍(BL1,
)가 Vcc/2로 이퀄라이즈된다. 칩 인에이블 신호(
)가 H 레벨로 상승됨에 따라 독출 싸이클이 종료한다.
(2) VPC가 Vss, VPL이 Vcc일 때의 독출 모드
기입되어 있는 데이터가 독출되기 전에 제1이퀄라이즈 회로(203)에 의해 비트선의 프리차지 전위(VPC)가 Vss로 설정된 경우의 독출 동작을 제23도의 타이밍 챠트를 참조하여 설명하겠다.
제2 클록 신호(ø2)가 Vss로 설정되고, 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제됨과 동시에 제1 클록 신호(ø1)의 Vss에서 Vcc로 상승된다. 따라서 비트선 쌍(BL1,
)은 Vss로 프리차지 및 이퀄라이즈된다. 여기서 제1 클록 신호(ø1)이 Vcc에서 Vss로 하강되면 비트선 쌍(BL1,
)의 전위는 Vss레벨로 유지되고 비트선 쌍(BL1,
)는 플로우팅 상태로 된다. 이 상태에서 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 작동되어 선택된 워드선(WL1)이 Vss에서 Vcc로 상승된다. 이와 동시에 강 유전체 메모리 쎌이 연결되는 비트선(BL1)과 상호 보완 관계에 있는 비트선(
)에 상 유전체 캐패시터(dDC') 및 스위칭 트랜지스터(dDF')로 구성되는 DRAM 모드용 더미 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작용한다. 그러면 선택된 강 유전체 메모리 쎌에 비트선(BL1)의 전위(Vss) 및 플레이트선(PL)의 전위(Vcc)가 인가되나 전하가 축적되어 있는 경우에는 전류가 거의 메모리 쎌로 흐르지 않고, 전하가 축적되어 있진 않았던 경우에는 전류가 메모리 쎌로 흘러가게 된다. 따라서 전자에서는 비트선의 전위 상승이 작고, 후자에서는 전위선의 전위 상승이 크게 된다. DRAM 모드용 더미 쎌로서는 프리차지 전위(VPC)가 Vcc로 설정된 때와 같은 더미 쎌이 이용되면 좋다. 이 상태에서 감지 증폭기 동작 신호(øACT,
)을 각각 조작해서 감지 증폭기(205)를 작동시킴으로써 전위 상승이 큰 비트선 쌍(BL1,
)의 전위는 Vcc로 상승되고 전위 상승이 작은 비트선 쌍의 전위는 Vss로 하강된다. 그밖의 동작은 상기와 동일하다.
(3) VPC가 Vcc, VPL이 Vss일 때의 독출 모드
제1이퀄라이즈 회로(203)에 의해 비트선의 프리차지 전위(VPC)가 Vcc로 설정되고, 플레이트선 전위(VPL)이 Vss로 설정된 경우의 독출 동작을 제24도의 타이밍 챠트를 참조하여 설명하겠다.
비트선 쌍(BL1,
)가 Vcc의 플로우팅 상태로 된 후 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어 선택된 워드선(WL1)의 전위가 Vss에서 Vcc로 상승되면 선택된 강 유전체 메모리 쎌에는 비트선(BL1)의 전위(Vcc) 및 플레이트선(PL)의 전위(Vss)가 가해진다. 여기서 메모리 쎌에 전하가 축적되어 있는 경우는 비트선의 전위 전하가 작고, 전하가 축적되어 있지 않는 경우는 전위 전하가 크게 된다. 감지 증폭기(205)에 의해 전자는 Vcc로 상승되고, 후자는 Vss로 하강된다. 그 외의 동작은 상술한 실시예와 동일하다.
(4) VPC가 Vss, VPL이 Vss일 때의 독출 모드
제1이퀄라이즈 회로(203)에 의한 비트선의 프리차지 전위(VPC)가 Vss로 설정되고 플레이트선 전위(VPL)이 Vss로 설정된 경우의 독출 동작을 제25도의 타이밍 챠트를 참조하여 설명하겠다.
비트선 쌍(BL1,
)을 Vss의 플로우팅 상태로 한 후 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 작동되고, 선택된 워드선(WL1)이 Vss에서 Vcc로 상승되면 선택된 강 유전체 메모리 쎌에는 비트선(BL1)의 전위(Vss) 및 플레이트선(PL)의 전위(Vss)가 가해진다. 여기서 메모리 쎌에 전하가 축적되어 있는 경우는 비트선의 전위 상승이 크고, 전하가 축적되어 있지 않은 경우는 전위 상승이 작아진다. 감지 증폭기(205)에 의해 전자는 Vcc로 상승되고, 후자는 Vss로 하강된다. 그밖의 동작은 동일하다.
(5) 비트선 프리차지 전위가 Vcc/2, VPL이 Vcc일 때의 독출 모드
제2이퀄라이즈 회로(204)에 의해 비트선의 프리차지 전위가 Vcc/2로 설정되고 플레이트선 전위(VPL)이 Vcc로 된 경우의 독출 동작을 제26도의 타이밍 챠트를 참조하여 설명하겠다.
칩이 선택되어 있지 않을 때에는 비트선 쌍(BL1,
)은 제2이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지 및 이퀄라이즈되어 있다. 이 경우는 제1이퀄라이즈 회로(203)은 작동되지 않고 제2 클록 신호(ø2)가 Vss로 되어 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제되면 비트선 쌍(BL1,
)는 Vss/2로 유지되어 플로우팅 상태로 된다. 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 작동되어 선택되는 워드선(WL1)의 전위가 Vss에서 Vcc로 상승되면 선택된 강 유전체 메모리 쎌에는 비트선(BL1)의 전위 Vcc/2와 플레이트선(PL)의 전위(Vcc)가 인가된다. 여기서 메모리 쎌에 전하가 축적되어 있는 경우는 비트선 전위가 Vcc/2보다 근소하게 낮게 되고, 전하가 축적되어 있지 않은 경우는 비트선 전위가 Vcc/2보다 높아진다. 감지 증폭기(205)에 의해 전자는 Vss로 하강되고, 후자는 Vcc로 상승한다. 그밖의 동작은 동일하다.
(6) 비트선 프리차지 전위가 Vcc/2, VPL이 Vss일 때의 독출 모드
제2이퀄라이즈 회로(204)에 의해 비트선의 플레이트 전위가 Vcc/2로 설정되고 플레이트선 전위(VPL)이 Vss로 설정된 경우의 독출 동작을 제27도의 타이밍 챠트를 참조하여 설명하겠다.
칩이 선택되어 있지 않을 때에는 비트선 쌍(BL1,
)는 제2의 이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되고 이퀄라이즈 되어 있다. 이 경우는 제1이퀄라이즈 회로(203)을 동작시키지 않고 제2 클록 신호(ø2)를 Vss로 해서 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제되면 비트선 쌍(BL1,
)는 Vcc/2 레벨로 유지되어 플로우팅 상태로 된다. 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 작동되어 선택되는 워드선(WL1)의 전위가 Vss에서 Vcc로 상승되면 선택된 강 유전체 메모리 쎌에는 비트선(BL1)의 전위 Vcc/2 및 플레이트선(PL)의 전위(Vss)가 인가된다. 여기서 메모리 쎌에 전하가 축적되어 있는 경우는 비트선의 전위가 Vcc/2에 근소하게 높게 되고, 전하가 축적되어 있지 않는 경우는 Vcc/2 보다 낮게 된다. 감지 증폭기(205)에 의해 전자는 Vcc로 상승되고 후자는 Vss로 강하된다. 그밖의 동작은 앞의 실시예와 동일하다.
이상 서술한 대로 프리차지 전위나 플레이트선 전위의 수용 방법이 몇가지 고려될 수 있는데, 어떤 방법을 사용해도 DRAM으로서 양호하게 동작시킬 수 있다.
[DRAM 모드에서 불휘발 기억 모드로의 전환]
이 동작은 DRAM 모드의 정보가 독출되고 차례로 불휘발 기억 모드에서 메모리로 기입되기 때문에 전술한 6가지의 DRAM 모드의 독출 방법에 대응해서 이하에 설명한 것처럼 6가지 방법이 있다. 그러나 기본적인 동작은 모두 같다.
(1) VPC, VPL의 양쪽이 Vcc일 때의 모드 전환
프리차지 전위(VPC) 및 플레이트선 전위(VPL) 모두 Vcc로 설정된 때의 동작을 제28도를 참조하여 설명하겠다.
DRAM 모드 동작 신호(
)은 DRAM 모드에서는 L 레벨로 유지된다. 또 이에 동반하여 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)은 Vss(오프)로, 제2 스위칭 트랜지스터(FR2)는 Vcc(온)으로 유지되고 플레이트선 전위는 Vcc로 되어 있다. 칩 인에이블 신호(
)가 L 레벨로 강하되기 전에 전환 신호(CHG)를 L 레벨로 해 둠으로써 DRAM 모드에서 불휘발성 기억 모드로의 전환 싸이클이 개시된다.
전환 순서는 DRAM의 리프레시와 마찬가지로 로우 어드레스가 차례로 스캔되고, 워드선에 연결되어 있는 강 유전체 메모리 쎌의 전하의 유무로 형성되는 정보가 분극에 의해 형성되는 정보로 차례로 전환된다. 이 조작을 모드 워드선에 대해 행하면 전환이 완료하게 된다. 로우 어드레스를 카운트업하는 방법으로서는 전용 카운터를 비할 수도 있으나 본 실시예에서는 리프레시 카운터를 이용해서 1 스캔된다.
칩이 선택되어 있지 않은 때는 비트선 쌍(BL1,
)는 제2이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되고 이퀄라이즈 된다. 제2 클록 신호(ø2)가 Vss로 되고 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제됨과 동시에 제1 클록 신호(ø1)가 Vss로 상승된 후, 제1 클록 신호(ø1)이 Vss로 강하됨으로써 비트선 쌍(BL1,
)는 Vcc의 플로우팅 상태로 된다. 여기서, 어드레스 신호의 지정으로 로우 디코더/워드선 드라이버(201)이 동작되어 최초의 워드선(WL1)의 전하가 Vss에서 Vcc로 상승된다. 이와 동시에 강 유전체 메모리 쎌이 연결되는 비트선(BL1)에 대해 상호 보완 관계에 있는 비트선(
)으로 DRAM 모드용 더미 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작용한다. 전술한 DRAM 모드에서의 독출과 마찬가지로 강 유전체 메모리 쎌의 전하의 유무에 의해 형성되는 정보가 독출되어 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태대로 전위 전환 회로(207)의 제1의 스위칭 트랜지스터(FR1)이 Vcc(온)으로, 제2 스위칭 트랜지스터(FR2)가 Vss(오프)로 됨으로써 플레이트선 전위가 Vcc에서 Vcc/2로 전환된다.
그러면 DRAM 모드에서 "1"이 메모리 쎌에 기억되어 있던 경우는 비트선이 Vcc로 되고, 비트선의 전위(Vcc)와 플레이트선 전위(Vcc/2)와의 사이에 전위차가 생겨서 비트선에서 플레이트선으로 향해 분극이 캐패시터에 형성된다. 또 DRAM 모드에서 "0"이 메모리 쎌에 기억되어 있던 경우는 비트선이 Vss로 되고, 비트선의 전위(Vss)와 플레이트선 전위(Vcc/2)와의 사이에 전위차가 생겨서 플레이트선에서 비트선을 향해 분극이 캐패시터에 형성된다. 감지 증폭기 신호(øACT,
)를 조작해서 감지 증폭기(205)의 동작이 정지된후 제2의 클록 신호(ø2)가 Vss에서 Vcc로 바뀌어 비트선 쌍(BL1,
)가 Vcc/2로 이퀄라이즈된다. 따라서 강 유전체 메모리 쎌의 양 전극의 전하가 모두 Vcc/2로 되기 때문에 기입시에 축적된 전하가 없어진다. 그러나 전위차는 0이므로 기입된 분극은 변화하지 않는다. 그후 워드선(WL1)의 전위가 Vcc에서 Vss로 됨으로써 강 유전체 메모리 쎌은 비트선(BL1)에서 분리된다. 제2 클록 신호(ø2)가 Vcc에서 Vss로 바뀜과 동시에 제1 클록 신호(ø1)이 Vss에서 Vcc로 상승된 후 강하되어 비트선(BL1)은 Vcc의 플로우팅 상태로 된다. 이 사이에 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vcc에서 Vss(오프)로 되고, 제2 스위칭 트랜지스터(FR2)가 Vss에서 Vcc(온)으로 바뀌어 플레이트선 전위가 Vcc/2에서 Vcc로 된다. 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어 선택된 다음의 워드선(WL2)의 전위가 Vss에서 Vcc로 상승되고, 상기 조작이 반복된다. 모든 워드선에 대해 상기 조작이 끝난후 제2 클록 신호(ø2)가 Vcc로 되고, 비트선 쌍(BL1,
)이 Vcc/2로 프리차지 및 이퀄라이즈된다. 또 동시에 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vcc(온)으로, 제2 스위칭 트랜지스터(FR2)가 Vss(오프)로 변화시켜 플레이트선 전위가 Vcc/2로 된다. 이 모든 동작이 완료하면 DRAM 모드 동작 신호(DR)이 L 레벨에서 H 레벨로 상승된다. 따라서 메모리가 불휘발 기억 모드로 이행한 것을 나타낸다. 외부에서는 이 신호가 나오면 동시에 리프레시 회로를 정지시킬 필요가 있다. 또 내부적으로는 더미 쎌이 불휘발 기억 모드용의 것으로 전환된다.
전환 신호(
)를 H 레벨로 하고 칩 인에이블(
)를 H 레벨로 함으로써 DRAM 모드에서 불휘발 기억 모드로의 전환 싸이클이 종료한다.
(2) VPC가 Vss, VPL이 Vcc일 때의 모드 전환
프리차지 전위(VPC)를 Vss, 플레이트선 전위(VPL)을 Vcc로 설정한 때의 동작을 제29도의 타이밍 챠트를 참조하여 설명하겠다.
DRAM 모드의 정보의 독출이 Vss의 플로우팅에서 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로, 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 전환되어 플레이트선 전위가 Vcc에서 Vcc/2로 바뀐다. 이후의 동작은 전술한 동작과 동일하다. 이와 같이 해서 강 유전체의 전하의 유무에 의해 형성되는 정보가 분극 방향에 따라 형성되는 정보에 대응시킬 수 있다.
(3) VPC가 Vcc, VPL이 Vss일 때의 모드 전환
프리차지 전위(VPC)를 Vcc로, 플레이트선 전위(VPL)을 Vss로 설정한 경우의 동작을 제30도의 타이밍 챠트를 참조하여 설명하겠다.
DRAM 모드의 정보의 독출을 Vcc 플로우팅 상태에서 행한 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 전환되어 플레이트선 전위가 Vss에서 Vcc/2로 된다. 이후의 동작은 전술한 동작과 동일하다. 이와 같이 해서 강 유전체의 전하의 유무에 따라 형성되는 정보를 분극 방향에 의해 형성되는 정보에 대응시킬 수 있다.
(4) VPC가 Vss, VPL이 Vss일 때의 모드 전환
프리차지 전원(VPC) 및 플레이트선 전위(VPL)이 모두 Vss로 설정된 경우의 동작을 제31도의 타이밍 챠트를 참조하여 설명한다.
DRAM 모드의 정보의 독출이 Vss의 플로우팅 상태에서 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 전환됨으로써 플레이트선 전위가 Vss에서 Vcc/2로 된다. 이후 동작은 전술한 동작과 동일하다. 이와 같이 해서 강 유전체의 전하의 유무에 따른 정보를 분극 방향에 따른 정보로 대응시킬 수 있다.
(5) 비트선 프리차지 전위가 Vcc/2, VPL이 Vcc일 때의 모드 전환
프리차지 전위가 제2이퀄라이즈 회로(204)의 전위인 Vcc/2로 되고, 플레이트선 전위(VPL)이 Vcc로 되는 경우의 동작을 제32도의 타이밍 챠트를 참조하여 설명하겠다.
칩이 선택되어 있지 않은 때에는 비트선 쌍(BL1,
)은 제2이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되고 이퀄라이즈되어 있다.
이 경우는 제1이퀄라이즈 회로(203)은 동작되지 않고 제2 클록 신호(ø2)가 Vss로 되어 비트선 쌍(BL1,
)의 프리차지, 이퀄라이즈가 해제되면 비트선 쌍(BL1,
)는 Vcc/2 레벨로 유지된 채 플로우팅 상태로 된다. DRAM 모드의 정보의 독출이 Vcc/2의 플로우팅 상태에서 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)는 전위는 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 전환되어 플레이트선 전위가 Vcc에서 Vcc/2로 변화된다. 이후의 동작은 전술한 동작과 동일하다. 이와 같이 해서 강 유전체의 전하의 유무에 따른 정보를 분극 방향에 따른 정보를 대응시킬 수 있다.
(6) 비트선 프리차지 전위가 Vcc/2, VPL이 Vss일 때의 모드 전환
프리차지 전위(VPL)가 제2이퀄라이즈 회로(204)의 전위인 Vcc/2로 설정되고, 플레이트선 전위(VPL)이 Vss로 설정된 경우의 동작을 제33도의 챠트를 참조하여 설명하겠다.
DRAM 모드의 정보의 독출이 Vcc/2의 플로우팅 상태에서 행해진 후 감지 증폭기(205)에 의해 비트선 쌍(BL1,
)의 전위가 결정된다. 이 상태에서 전위 전환 회로(207)의 제1 스위칭 트랜지스터(FR1)이 Vss에서 Vcc(온)으로 전환되고, 제2 스위칭 트랜지스터(FR2)가 Vcc에서 Vss(오프)로 전환되어 플레이트선 전위가 Vss에서 Vcc/2로 바뀐다. 이후의 동작은 전술한 동작과 동일하다. 이와 같이 해서 강 유전체의 전하의 유무에 따른 정보를 분극 방향에 따른 정보로 대응시킬 수 있다.
이상 설명한 제15도의 실시예에 따르면 전원 전압이 메모리에 인가되어 있는 사이에는 메모리는 DRAM 모드로 동작되고 강 유전체의 분극 반전 횟수가 감소되고 전원을 차단하기 전에 동작 모드가 불휘발 기억 모드로 이행되어 메모리에 정보를 보존할 수 있는 강 유전체 메모리를 얻을 수 있다.
제34도를 참조하여 제15도의 실시예에 관련한 다른 실시예를 설명하겠다.
본 실시예에서는 하나의 워드선(WL1)에 연결되는 강 유전체 캐패시터(MC) 및 스위칭 트랜지스터(MF)로 되는 메모리 쎌과 강 유전체 캐패시터(MC') 및 스위칭 트랜지스터(MF')로 되는 메모리 쎌로 1비트가 구성되고, 어느 한쪽의 쎌이 더미 쎌로서 이용된다. 다른 구성은 제15도의 실시예와 동일하므로 설명은 생략한다.
본 실시예의 강 유전체 메모리에 있어서는 한쪽의 메모리 쎌의 강 유전체 캐패시터의 강 유전체층과 다른쪽의 메모리 쎌의 강 유전체 캐패시터의 강 유전체 분극이 역으로 되고, 이들 분극의 조합으로 1비트의 정보가 기억된다. 이러한 구성에 따르면 감지 증폭기(205)는 프리차지 후에 워드선(WL1)이 Vss에서 Vcc로 바뀐 때에 어느쪽의 강 유전체 캐패시터에 연결된 비트선 쌍(BL1,
)의 전위가 높은가를 판정함으로써 데이터가 얻어지기 때문에 전술한 제15도의 실시예와 같이 더미 쎌을 설치할 필요가 없고 또 노이즈에 강해져 신뢰성을 높일 수 있다. 또 불휘발 기억 모드와 DRAM 모드의 전환시에 더미 쎌을 전환하는 조작도 불필요해진다. 비트선의 프리차지 전위로서 Vss나 Vcc, DRAM 모드에서는 Vcc/2로 취할 수 있는 것은 제15도의 실시예와 동일하다. 또, 전위(VPC)을 Vss 및 Vcc의 어느 것이나 설정할 수 있다. 이들 경우에 있어서의 타이밍 챠트는 제16도 내지 제33도에 도시한 바와 같다.
이상 상술한 것처럼 본 발명에 따르면 종래의 DRAM과 동일한 구조, 회로 구성으로 불휘발성을 갖고 리프레시가 필요없는 고집적도의 강 유전체 메모리를 제공할 수 있다. 또, 본 발명의 다른 강 유전체에 따르면 DRAM 모드와 불휘발성 모드를 전환해서 사용할 수 있어서 강 유전체의 분극에 수반되는 액세스 타임의 지연이나 강 유전체의 분극 피로 현상에 따른 수명 저하를 회피할 수 있는 현저한 효과를 얻는다.
제35도를 참조하여 다른 실시예를 설명하겠다.
본 실시예는 제15도의 실시예에서 전위 전환 회로(207)을 제외한 실시예로 강 유전체 캐패시터의 한쪽의 전극의 전위를 고정해서 독출 기입 동작을 하는 메모리 장치를 제공한다.
이하 본 실시예의 기입 및 독출 모드를 설명하겠다.
[기입 모드]
제36도의 타이밍 챠트에 도시한 것처럼 종래의 다이나믹 랜덤 억세스 메모리(DRAM)와 마찬가지로 칩인에이블 신호(
)를 L 레벨로 낮추기 전에 기입 신호(WE)가 L 레벨로 되어 기입 싸이클이 개시된다. 칩 인에이블 신호(
)가 L 레벨로 낮춰지기 이전에 메모리 어드레스 및 도시하지 않은 데이터 입출력부에서 입력되는 기입 데이터(DIN)은 확정되어 있는 것으로 한다. 칩이 선택되어 있지 않은 때는 제2 클록 신호(ø2)가 Vcc로 되어 제2이퀄라이즈 회로(204)가 동작된다. 따라서 비트선 쌍(BL1,
)는 Vcc/2로 프리차지되고 이퀄라이즈된다.
제2 클록 신호(ø2)가 Vss로 되면 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제된다. 이때 데이터 입출력선(I/O,
)는 데이터 입출력부로부터의 기입 데이터(DIN)에 따라 신호가 Vss N 또는 Vcc로 확정된다. 그후 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어, 선택된 워드선(WL1)의 전위가 Vss에서 Vcc로 상승된다. 이때 워드선(WL1)에 연결되는 메모리 쎌의 스위칭 트랜지스터(MF)가 온해서 한쪽의 비트선(BL1)와 플레이트선(PL)사이의 강 유전체 캐패시터(MC)로 전압이 인가되나 비트선(BL1)은 플레이트선(PL)과 동전위인 Vcc/2의 플로우팅 상태로 유지되기 때문에 강 유전체 캐패시터(MC)의 분극은 변화하지 않는다.
한편, 어드레스 신호의 지정에 의해 칼럼 디코더/칼럼 선택선 드라이버(206)이 동작되어, 선택된 칼럼 선택선(CSL1)의 전위가 Vss에서 Vcc로 상승되면 칼럼 선택용 스위칭 트랜지스터(CF1a, CF1b)가 온해서 데이터 입출력선(I/O,
)가 비트선 쌍(BL1,
)에 각각 접속되고, 데이터 입출력선(I/O,
)의 전위(Vss 또는 Vcc)와 비트선 쌍(BL1,
)의 전위가 동등하게 된다. 이와 같은 동작에 의해 비트서 쌍(BL1,
)과 Vcc/2의 전위를 갖는 플레이트선(PL)의 사이에 전위차가 생기기 때문에, 워드선(WL1)로 연결되어 전위차가 부여되는 메모리 쎌의 강 유전체 캐패시터(MC)는 기입 데이터에 따라 분극된다. 기입된 후 칼럼 선택선(CSL1)이 Vcc에서 Vss로 전환되면 칼럼 선택용 스위칭 트랜지스터(CF1a, CF1b)가 오프해서 비트선 쌍(BL1,
)는 데이터 입출력선(I/O,
)에서 분리된다. 동시에 제2 클록 신호(ø2)가 Vss에서 Vcc로 변화되고, 비트선 쌍(BL1,
)이 Vcc/2로 이퀄라이즈된다. 따라서 메모리 쎌의 양 전극의 전위가 모두 Vcc/2로 되기 때문에 기입시에 축전된 전하가 없어진다. 그러나 전위차는 0이므로 기입된 분극은 변화하지 않는다. 그후 워드선(WL1)의 전위가 Vcc에서 Vss로 전환됨으로써 메모리 쎌은 비트선(BL1)에서 분리된다. 칩 인에이블 신호(
)가 H 레벨로 상승되고, 기입 신호(
)가 H 레벨로 됨으로써 기입 싸이클이 종료한다. 이러한 일련의 동작으로 어드레스 신호에 의해 지정된 강 유전체 메모리 쎌로 데이타가 기입, 보존된다.
[독출 모드]
상기 기입 모드에 의해 기입되어 있는 데이터의 독출 동작 및 타이밍을 제37도를 이용해서 설명하겠다. 또 독출 동작에서는 제35도의 메모리에 기입되어 있는 데이터를 독출하기 전의 비트선 프리차지 전위는 제1 클록 신호(ø1)에 의해 동작되는 제1이퀄라이즈 회로(203)의 전위인 VPC이지만 여기서는 Vcc로 한다. 칩 인에이블 신호(
)가 L레벨로 하강될 때에 기입 신호(
)가 H 레벨로 됨으로써 싸이클이 개시된다. 칩 인에이블 신호(
)가 L 레벨로 강하되기 이전에 메모리 어드레스는 확정되어 있는 것으로 한다. 칩을 선택하지 않는 때에는 비트선 쌍(BL1,
)는 제2이퀄라이즈 회로(204)에 의해 Vcc/2로 프리차지되고 이퀄라이즈되어 있다.
제2 클록 신호(ø2)가 Vss로 되어 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제됨과 동시에 제1 클록 신호(ø1)이 Vss에서 Vcc로 상승된다. 따라서 비트선 쌍(BL1,
)는 Vcc로 프리차지되고 이퀄라이즈된다. 여기서 제1 클록 신호(ø1)이 Vcc에서 Vss로 강하되면 비트선 쌍(BL1,
)는 Vcc 레벨에서 플로우팅 상태로 된다. 이 상태에서 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어, 선택된 워드선(WL1)의 전위가 Vss에서 Vcc로 상승된다. 이와 동시에 강 유전체 메모리 쎌이 연결되는 비트선(BL1)과 상호 보완 관계에 있는 비트선(
)으로 상 유전체 캐패시터(DC') 및 스위칭 트랜지스터(DF')로 되는 더미 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작동한다. 결국 한쪽의 더미 워드선(DWL)이 선택되고, 이 더미 워드선(DWL)이 Vss에서 Vcc로 상승됨에 따라 더미 쎌이 다른쪽의 비트선(
)으로 연결된다. 이러한 동작에 의해 선택된 강 유전체 캐패시터(MC) 및 트랜지스터(MF)로 되는 강 유전체 메모리 쎌로 접속되는 비트선(BL1)에 Vcc가 인가되고 플레이트선(PL)로 Vcc/2가 안가된다.
이때 메모리 쎌의 강 유전체 캐패시터(MC)가 전계 방향과 같은 분극 방향을 갖고 있는 경우에는 메모리 쎌로의 전류의 흐름이 작고 분극 방향이 역이고 전계에 의해 분극이 반전되는 경우에는 보다 큰 전류가 메모리 쎌로 흐르게 된다. 이에 따라 전자에서는 한쪽의 비트선(BL1)의 전위 저하가 작고 후자에서는 한쪽의 비트선(BL1)의 전위 저하가 크게 된다. 더미 쎌로서는 분극 비반전 및 분극 반전에 있어서 메모리 쎌로 흐르는 전류의 중간의 전류가 흘러들고 전위 저하도 중간으로 되는 용량을 갖는 상 유전체 캐패시터가 이용됨으로써 종래의 다이나믹 랜덤 액세스 메모리(DRAM)과 마찬가지로 데이터의 차가 비트선 쌍(BL1,
)의 전위차로 되어 나타난다. 이 전위차를 종래의 다이나믹 랜덤 액세스 메모리(DRAM)과 같은 감지 증폭기(205)에 의해 증폭하면 기입되어 있는 데이터를 독출한 것으로 된다.
구체적으로는, 비트선 쌍(BL1,
)에 전위차가 생긴 상태에서 감지 증폭기(øACT,
)를 각각 조작해서 감지 증폭기(205)를 CT ACT 동작시킴으로써 전위 저하가 작은 비트선의 전위는 Vcc로 상승되고, 전위 저하가 큰 비트선의 전위는 Vss로 하강된다. 이와 같은 파괴 독출을 위해 독출시에는 분극 방향은 원래의 데이터에도 불구하고 일정한 방향으로 되어 버리나 감지 증폭기(205)에 의한 전위 결정에 의해 재기입이 행해진다. 비트선의 전위가 확정된 후 어드레스 신호의 지정에 의해 칼럼 디코더/칼럼 선택선 드라이버(206)이 동작되어 선택된 칼럼 선택선(CSL1)이 Vss에서 Vcc로 상승되면 전술한 것과 마찬가지로 비트선 쌍(BL1,
)가 데이터 입출력선(I/O,
)에 각각 접속되고, I/O 버퍼를 통해 출력 데이터(DOUT)으로 출력된다. 칼럼 선택선(CSL1)의 전위가 Vcc에서 Vss로 전환되면 데이터 입출력선(I/O,
)는 비트선 쌍(BL1,
)에서 분리된다. 감지 증폭기 신호(øACT,
)를 조작해서 감지 증폭기(205)의 동작이 ACT ACT 정지된 후 제2 클록 신호(ø2)가 Vss에서 Vcc로 변화되면 비트선 쌍(BL1) 및 (
)가 Vcc로 이퀄라이즈된다. 따라서 강 유전체 메모리 쎌의 양 전극의 전위가 모두 Vcc/2로 되기 때문에 재기입시에 축적된 전하가 없어진다. 그러나 전위차는 0이므로 기입된 분극은 변화하지 않는다. 그후 워드선(WL1)의 전위가 Vcc에서 Vss로 전환되고, 워드선(WL1)에 연결된 강 유전체 메모리 쎌이 비트선(BL1)에서 분리된다. 칩 인에이블 신호(
)가 H 레벨로 상승됨으로써 독출 싸이클이 종료한다.
제37도에서는 제35도의 메모리 장치에 기입되어 있는 데이터를 독출하기 전의 비트선을 프리차지하는 제1이퀄라이즈 회로(203)의 전위(VPC)가 Vcc로 설정되어 있으나 이것은 Vss로 해도 좋다. 이 경우 독출 동작을 제38도의 타이밍 챠트를 참조하여 이하에 설명하겠다.
제2 클록 신호(ø2)를 Vss로 함으로써 비트선 쌍(BL1,
)의 프리차지 및 이퀄라이즈가 해제됨과 동시에 제1 클록 신호(ø1)이 Vss에서 Vcc로 상승된다. 따라서 비트선 쌍(BL1,
)는 Vss로 프리차지되고 이퀄라이즈된다. 여기서 제1 클록 신호(ø1)이 Vcc에서 Vss로 강하되면 비트선 쌍(BL1,
)는 Vss 레벨로 유지된 채 플로우팅 상태로 된다. 이 상태에서 어드레스 신호의 지정에 의해 로우 디코더/워드선 드라이버(201)이 동작되어 선택된 워드선(WL1)을 Vss에서 Vcc로 상승시킨다. 이와 동시에 상기와 같이 강 유전체 메모리가 연결되는 한쪽의 비트선(
)과 상관 관계에 있는 비트선(
)로 상 유전체 캐패시터(DC') 및 스위칭 트랜지스터(DF')로 되는 더미 쎌이 연결되도록 더미 워드선 디코더/드라이버(202)가 작용한다. 이러한 동작으로 선택된 강 유전체 캐패시터(MC) 및 트랜지스터(MF)로 되는 강 유전체 메모리 쎌에 접속되는 한쪽의 비트선(BL1)에 Vss가 인가되고, 플레이트선(PL)에 Vcc/2가 인가된다. 이때 메모리 쎌의 강 유전체 캐패시터(MC) 전계 방향과 동일한 분극 방향을 갖고 있었던 경우에는 전류의 유입이 작고, 분극 방향이 반대이고 이 전계에 의해 분극이 반전하는 경우에는 큰 전류가 유입되게 된다. 따라서 전자에서는 한쪽의 비트선(BL1)의 전위 상승이 작고 후자에서는 한쪽의 비트선(BL1)의 전위 상승이 크게 된다. 더미 쎌로서는 양자의 중간 전류가 유입되어 전위 상승도 중간인 용량을 갖는 상 유전체 캐패시터가 이용됨으로써 종래의 다이나믹 랜덤 액세스 메모리(DRAM)와 마찬가지로 데이터의 차가 비트선 쌍(BL1)과 (
) 과의 전위차로 되어 나타난다. 이 상태에서 감지 증폭기 동작 신호(øACT,
)가 각각 조작됨으로써 감지 증폭기(205)가 동작되고 따라서 전위 상승이 큰 비트선의 전위는 Vcc로 상승되고, 전위 상승이 작은 비트선의 전위는 Vss로 강하된다. 그 밖의 동작은 전술과 동일하다.
이상과 같이 제35도의 강 유전체 메모리 쎌을 구성하는 강 유전체 캐패시터(MC)의 제1전극이 1비트의 정보의 2값에 대응하는 2개의 전위 Vss 및 Vcc 중 어느것을 부여하는 비극선(예를 들면 비트선(BL1))으로 스위칭 트랜지스터(MF)를 통해 접속되고 동일한 캐패시터(MC)의 제2전극은 상기 2값에 대응하는 2개의 전위의 중간(예를 들면 Vcc/2) 전위를 유지시키는 플레이트선(PL)로 접속됨으로써 상기 기입 동작에서 설명한 것처럼 캐패시터(MC)의 제1의 전극에 접속되는 비트선(BL1)의 전위가 Vcc 또는 Vss로 설정됨으로써 캐패시터(MC)의 제1전극 및 제2전극이 각각 H 레벨, L 레벨 또는 반전한 L 레벨, H 레벨로 할 수 있다. 따라서 제15도의 실시예에 따르면 종래와 같이 강 유전체 캐패시터 사이에 H 및 L 레벨의 상태와 역의 상태를 실현하기 위해 워드선과 같은 갯수만큼 드라이브선을 필요로 하는 주변 회로의 번잡화가 해소될 수 있어서, 설계의 자유도를 향상할 수 있음과 동시에 고밀도 강 유전체의 메모리를 얻을 수 있다.
또 제15도의 실시예에 따르면 전원을 차단해도 메모리는 데이타를 보존하는 불휘발성을 갖고, 리프레시 동작도 필요없어서 종래의 다이나믹 랜덤 액세스 메모리(DRAM)과 동일 구조를 갖기 때문에 고집적화에 적당한 강 유전체 메모리를 얻을 수 있다.
제39도를 참조하여 다른 실시예를 설명하겠다.
하나의 워드선(예를 들면 WL1)에 연결되는 강 유전체 캐패시터(MC) 및 스위칭 트랜지스터(MF)로 되는 메모리 쎌과 강 유전체 캐패시터(MC') 및 스위칭 트랜지스터(MF')로 되는 메모리 쎌로 1비트를 구성하고, 어느 한쪽의 쎌을 더미 쎌로 한 강 유전체 메모리이다. 이 강 유전체 메모리에 있어서 한쪽의 메모리 쎌의 강 유전체 캐패시터의 강 유전체와 다른쪽의 메모리 쎌의 강 유전체 캐패시터의 강 유전체의 분극이 역으로 되고, 그 분극의 조합에 의해 1비트의 정보가 기억된다. 이러한 구성에 따르면 감지 증폭기(205)는 프리차지후 워드라인(WL1)을 Vss에서 Vcc로 한 경우 어느쪽의 강 유전체 캐패시터로 연결되는 비트선 쌍(예를 들면 BL1,
)의 전위가 높은가를 판정함으로써 데이타가 얻어지기 때문에 전술한 제35도의 실시예처럼 메모리 쎌과는 별개의 더미 쎌을 설치할 필요가 없어지고, 또 노이즈에 강해지고 신뢰성을 향상할 수 있다. 비트선 프리차지로서 Vss 및 Vcc의 어떤 전위도 취할 수 있는 것은 제35도의 실시예와 동일하다. 타이밍 챠트도 상기 제36도-제38도에 도시한 대로이다.
이상 설명한 것처럼 본 발명에 따르면 강 유전체 캐패시터를 사용한 반도체 기억 장치는 수명이 짧다는 문제점을 해소하고 강 유전체 캐패시터의 불휘발 기억이라는 잇점을 살리면서 장수명이고 기입/독출의 속도도 빠른, 또 고집적화도 가능한 반도체 기억 장치를 얻을 수 있다.
Claims (19)
- 소정의 용량을 갖는 적어도 하나의 강 유전체 캐패시터, 상기 강 유전체 캐패시터에 기억된 데이타에 관계없이, 상기 강 유전체 캐패시터를 역방향으로 분극하는 제1 전압 및 상기 강 유전체 캐패시터를 순방향으로 분극하는 제2 전압을 출력하는 전압 출력 수단, 상기 강 유전체 캐패시터에 제2 전압이 인가될 때 상기 강 유전체 캐패시터가 축적하는 전하보다 적은 전하를 축적하도록 설정된 용량을 갖는 제1 참조 캐패시터, 상기 강 유전체 캐패시터에 제1 전압이 인가되어 상기 강 유전체 캐패시터를 역방향으로 분극시킬 때 상기 강 유전체 캐패시터가 순방향으로 분극하는 동안 상기 강 유전체 캐패시터가 축적하는 전하보다 많은전하를 축적하도록 설정된 용량을 갖는 제2참조 캐패시터, 상기 강 유전체 캐패시터 및 상기 참조 캐패시터들 중 어느 하나에 접속된 감지 증폭기, 및 상기 전압 출력 수단이 제2 전압을 출력할 때 상기 제1 참조 캐패시터를 상기 감지 증폭기에 접속하고, 상기 전압 출력 수단이 제1 전압을 출력할 때 상기 제2 참조 캐패시터를 상기 감지 증폭기에 접속하는 참조 캐패시터 선택 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서, 상기 제1 참조 캐패시터는 상기 강 유전체 캐패시터 용량의 거의 1/2인 제1 캐패시터를 포함하고, 상기 제2 참조 캐패시터는 상기 강 유전체 캐패시터 의 약 2배의 용량을 가진 제2 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리.
- 소정의 용량을 가진 강 유전체 캐패시터, 상기 강 유전체 캐패시터에 기억된 데이타에 관계없이, 분극 방향을 변경하도록 상기 강 유전체 캐패시터를 충전하기 위한 제1 전압 및 상기 분극 방향을 변경하지 않고 상기 강 유전체 캐패시터를 충전하기 위한 제2 전압을 출력하기 위한 전압 출력 수단, 참조 캐패시터, 상기 강 유전체 캐패시터 및 상기 참조 캐패시터에 접속된 감지 증폭기, 및 상기 강 유전체 캐패시터에 제2 전압이 인가될 때 상기 강 유전체 캐패시터가 축적하는 전하보다 적은 전하를 상기 참조 캐패시터가 축적하고, 상기 참조 캐패시터가 상기 강 유전체 캐패시터가 순방향으로 분극될 때 상기 강 유전체 캐패시터에 인가된 전하보다 많은 전하를 축적하고, 상기 제1 전압에 의해 상기 강 유전체 캐패시터가 역방향으로 분극될 때 상기 강 유전체 캐패시터에 인가된 전하보다 적은 전하를 축적하도록 상기 참조 캐패시터에 인가될 전하를 제어하는 전하 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
- 제3항에 있어서, 상기 강 유전체 캐패시터 및 상기 참조 캐패시터는 한쌍의 비트선에 의해 상기 감지 증폭기에 접속되고, 상기 감지 증폭기는 상기 강 유전체 캐패시터 및 상기 참조 캐패시터에 전압이 인가 될때 상기 강 유전체 캐패시터 및 상기 참조 캐패시터에 인가되는 전하로 인한 상기 비트선의 전압 강하를 검출하여 상기 비트선의 전위에 따라 상기 강 유전체 캐패시터로부터 데이타를 판독하는 것을 특징으로 하는 반도체 메모리.
- 제3항에 있어서, 상기 강 유전체 캐패시터는 상기 강 유전체 캐패시터의 용량의 2배의 용량을 가진 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리.
- 동일한 특성을 가진 한쌍의 강 유전체 캐패시터, 상기 강 유전체 캐패시터에 상보적으로 다른 양의 전하를 충전하는 수단, 상기 강 유전체 캐패시터의 분극 방향을 상보적으로 변경하는 수단, 및 상기 강 유전체 캐패시터의 전하량으로부터 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향으로부터 데이타를 판독하는 불휘발성 동작 모드를 선택적으로 실행하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량으로 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하며, 상기 강 유전체 캐패시터가 데이타를 기억하고 있는 동안 상기 참조 캐패시터에 전압이 인가될 때 상기 참조 캐패시터로 유입되는 전하와 상기 강 유전체 캐패시터에 전압이 인가될 때 상기 강 유전체 캐패시터로 유입되는 전하를 비교하여 상기 강 유전체 캐패시터에 기여된 데이타를 판단하는 데이타 판단 수단을 포함하는 동작 모드 실행 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
- 제7항에 있어서, 상기 데이타 판단 수단은 상기 강 유전체 캐패시터가 전혀 전하 축적이 없는 상태에서 판단하고, 상기 참조 캐패시터가 소정 레벨까지 전하가 충전된 상태에서 판단하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량으로 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 참조 캐패시터는 상기 동작 모드 실행 수단이 휘발성 동작을 실행하고 있는 동안 상기 강 유전체 캐패시터가 갖는 용량보다 적은 용량을 갖고, 상기 동작 모드 실행 수단은 상기 강 유전체 캐패시터에 전압이 인가될 때 상기 강 유전체 캐패시터에 축적된 전하와, 상기 참조 캐패시터에 동일한 전압이 인가될 때 상기 참조 캐패시터에 축적된 전하를 비교하여 상기 강 유전체 캐패시터에 기억된 데이타를 판단하는 데이타 판단 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 참조 캐패시터는 상기 동작 모드 실행 수단이 휘발성 동작 모드를 실행하는 동안 상기 참조 캐패시터에 전압이 인가될 때 상기 강 유전체 캐패시터에 축적된 전하보다 적은 전하를 축적하는 설정된 용량을 갖고, 상기 동작 모드 실행 수단은 상기 참조 캐패시터에 전압이 인가될 때 상기 참조 캐패시터에 축적된 전하와, 상기 강 유전체 캐패시터에 전압이 인가될 때 상기 강 유전체 캐패시터에 축적된 전하를 비교하여 상기 강 유전체 캐패시터에 기억된 데이타를 판단하는 데이타 판단 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 동작 모드 실행 수단은 상기 강 유전체 캐패시터가 순방향으로 분극될 때 상기 강 유전체 캐패시터로 유입되는 전하보다는 많고, 상기 강 유전체 캐패시터가 역방향으로 분극될 때 상기 강 유전체 캐패시터로 유입되는 전하보다는 적은 상기 참조 캐패시터에 축적된 전하와, 상기 강 유전체 캐패시터가 분극될 때 상기 강 유전체 캐패시터로 유입되는 전하를 비교하여 상기 강 유전체 캐패시터에 기억된 데이타를 판단하는 데이타 판단 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 참조 캐패시터는 상기 동작 모드 실행 수단이 휘발성 동작 모드 및 불휘발성 동작 모드를 실행할 때 사용되고, 상기 동작 모드 실행 수단은 상기 참조 캐패시터에 인가된 전압을 변화하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 동작 모드 실행 수단은 정상적인 조건에서는 휘발성 동작 모드를, 특수한 조건에서는 불휘발성 동작 모드를 실행하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 동작 모드 실행 수단은 메모리로의 전원 공급이 중단될 때 휘발성 동작 모드를 중단하고 불휘발성 동작 모드를 개시하며, 불휘발성 동작 모드로 휘발성 동작 모드를 실행하는 동안 유효한 최종 데이타를 기억하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 적어도 하나의 강 유전체 캐패시터, 참조 캐패시터, 및 상기 강 유전체 캐패시터의 전하량에 의해 데이타를 판단하는 휘발성 동작 모드와, 상기 강 유전체 캐패시터가 분극되는 방향에 의해 데이타를 판단하는 불휘발성 동작 모드를 선택적으로 실행하는 동작 모드 실행 수단을 구비하며, 상기 동작 모드 실행 수단은 메모리로의 전원 공급이 개시될 때 불휘발성 동작 모드의 실행 중에 데이타를 판독하고, 그 후에 휘발성 동작 모드를 개시하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 각각이 제1전극 및 제2전극을 갖는 강 유전체 캐패시터를 포함하는 복수의 메모리 쎌, 상기 각 메모리 쎌의 강 유전체 캐패시터의 제1전극에 제1 전위를 인가하여 1비트의 제1의 2진 값을 메모리 쎌에 기입하고, 상기 메모리 쎌의 강 유전체 캐패시터의 제1전극에 제2 전위를 인가하여 1비트의 제2의 2진 값을 메모리 쎌에 기입하는 전위 인가 수단, 상기 제1 전위보다 높은 전위 및 상기 제2 전위보다 낮은 전위로 상기 각 메모리 쎌의 강 유전체 캐패시터의 상기 제2전극을 보존하는 보존 수단, 상기 강 유전체 캐패시터가 분극되는 방향을 검출하여 상기 메모리 쎌로부터 1비트를 판독하는 검출 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
- 제16항에 있어서, 상기 보존 수단은 상기 제1 전위와 제2 전위 간의 중간 전위로 상기 각 메모리 쎌의 강 유전체 캐패시터의 제2전극을 보존하는 것을 특징으로 하는 반도체 메모리.
- 제16항에 있어서, 상기 보존 수단은 상기 제1 전위, 상기 제2전위, 및 상기 제1 전위보다 높고 상기 제2 전위보다 낮은 제3 전위 중 어느 하나의 전위로 상기 각 메모리 쎌의 강 유전체 캐패시터의 제2전극을 보존하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
- 각각이 제1전극 및 제2전극을 갖는 강 유전체 캐패시터와, 상기 강 유전체 캐패시터의 제1전극에 접속된 스위칭 트랜지스터를 구비하는 복수의 메모리 쎌, 상기 스위칭 트랜지스터를 통해 상기 각 메모리 쎌의 강 유전체 캐패시터의 제1전극에 제1 전위를 인가하여 1비트의 제1의 2진 값을 메모리 쎌에 기입하고, 상기 스위칭 트랜지스터를 통해 상기 메모리 쎌의 강 유전체 캐패시터의 제1전극에 제2 전위를 인가하여 1비트의 제2의 2진 값을 메모리 쎌에 기입하는 전위 인가 수단, 상기 제1 전위보다 크고 상기 제2 전위보다 작은 제3 전위로 상기 각 메모리 쎌의 강 유전체 캐패시터의 상기 제2전극을 보존하는 보존 수단, 상기 강 유전체 캐패시터가 분극되는 방향을 검출하여 상기 메모리 쎌로부터 1비트를 판독하는 검출 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070731 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |