JP4024196B2 - 強誘電体メモリ - Google Patents

強誘電体メモリ Download PDF

Info

Publication number
JP4024196B2
JP4024196B2 JP2003340560A JP2003340560A JP4024196B2 JP 4024196 B2 JP4024196 B2 JP 4024196B2 JP 2003340560 A JP2003340560 A JP 2003340560A JP 2003340560 A JP2003340560 A JP 2003340560A JP 4024196 B2 JP4024196 B2 JP 4024196B2
Authority
JP
Japan
Prior art keywords
cell
data
vcc
memory cell
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003340560A
Other languages
English (en)
Other versions
JP2005108326A (ja
Inventor
徹 壇
直史 境
重治 松下
良行 石塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003340560A priority Critical patent/JP4024196B2/ja
Priority to US10/936,593 priority patent/US7420833B2/en
Priority to KR1020040076888A priority patent/KR100610705B1/ko
Priority to CNB2004100857317A priority patent/CN100431044C/zh
Publication of JP2005108326A publication Critical patent/JP2005108326A/ja
Application granted granted Critical
Publication of JP4024196B2 publication Critical patent/JP4024196B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

この発明は、メモリに関する。
従来、半導体メモリとして、揮発性メモリと不揮発性メモリとが知られている。また、揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られており、不揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥＥＰＲＯＭは、高集積化が可能であるため、幅広く使用されている。
図５５は、従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。また、図５６は、従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。まず、図５５を参照して、従来の揮発性メモリとしてのＤＲＡＭのメモリセル１０３は、１つの選択トランジスタ１０１と、１つのキャパシタ１０２とによって構成されている。そして、メモリセルの情報は、電荷としてキャパシタ１０２に蓄えられる。メモリセルの情報を読み出すときは、ワード線ＷＬが立ち上がることによって、選択トランジスタ１０１がオン状態となる。これにより、セル容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが容量結合する。これにより、メモリセルに蓄えられていた電荷量によって、ビット線電位が決まるので、その電位を読み出すことができる。
上記のような構成を有する従来のＤＲＡＭのメモリセルにおいて、微細化された場合にもキャパシタ１０２のセル容量Ｃｃｅｌｌを確保するために、図５６に示すように、キャパシタ１０２を構成する上部電極１０２ａおよび下部電極１０２ｃならびに誘電体膜１０２ｂを縦方向に延ばしたトレンチ型キャパシタが用いられている。しかしながら、さらに微細化が進むと、図５６に示したトレンチ型キャパシタを用いてもキャパシタ１０２の容量を確保することが困難になってきている。すなわち、デザインルールの縮小によるＤＲＡＭの高集積化は、限界に近づいてきている。
また、不揮発性メモリとしてのフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）では、スタック型およびスプリットゲート型などのＣＨＥ（チャネルホットエレクトロン）書き込み方式のメモリセルは、チャネル長の微細化に限界がある。また、ＮＡＮＤ型などのＦＮ（ファウラーノルドハイム）書き込み方式のメモリセルでは、微細化の限界は、ロジックトランジスタと同等である。しかし、フラッシュメモリの動作には、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックトランジスタの低電源電圧化が進むと、その低電源電圧から１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低下する。このため、電力消費が増大するとともにチャージポンプ部の面積も大きくなるので、微細化の妨げになるという問題がある。
一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている（たとえば、特許文献１）。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。
強誘電体メモリのメモリセル方式は、１トランジスタ１キャパシタ方式、単純マトリックス方式および１トランジスタ方式の３種類に大きく分類される。図５７は、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。また、図５８は、単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図５９は、単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図であり、図６０は、単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。また、図６１は、１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
まず、図５７に示すように、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセル１１３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１と１つの強誘電体キャパシタ１１２とによって構成されている。ＤＲＡＭと異なる点は、キャパシタが強誘電体キャパシタ１１２である点である。動作としては、ワード線ＷＬが立ち上がることによって選択トランジスタ１１１がオン状態になる。これにより、強誘電体キャパシタ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが接続される。次に、プレート線ＰＬがパルス駆動されることによって、強誘電体キャパシタ１１２の分極方向によって異なる電荷量がビット線ＢＬに送られる。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電位差として、データが読み出される。
この１トランジスタ１キャパシタ方式の強誘電体メモリでは、ＤＲＡＭと同様の構成を有するため、強誘電体キャパシタ１１２の微細化に限界がある。このため、ＤＲＡＭと同様、高集積化には限界がある。
次に、図５８〜図６０を参照して、単純マトリックス方式の強誘電体メモリについて説明する。単純マトリックス方式の強誘電体メモリのメモリセル１２１は、図５８に示すように、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ１２２により構成されている。強誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１２２の他端は、ビット線ＢＬに接続されている。この単純マトリックス方式の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパシタ１２２との容量結合による電位を読み出すので、ＤＲＡＭと同様に、容量の確保が必要である。ただし、この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタ１２２のみによってメモリセル１２１が構成されており、選択トランジスタが存在しないため、１トランジスタ１キャパシタ方式よりも集積度を高めることができる。
ここで、この単純マトリックス方式の強誘電体メモリの動作を図５９および図６０を参照して説明する。なお、読み出し／書き込み時に各セルに印加される電圧を以下の表１に示す。
Figure 0004024196
書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１２２の両端は同一電位となっている。データ「０」を書き込むときには、ワード線ＷＬにＶｃｃを印加するとともに、ビット線ＢＬに０Ｖを印加する。この時、強誘電体キャパシタ１２２には、Ｖｃｃの電位差が印加される。これにより、図５９に示したＡ点に移る。その後、強誘電体キャパシタ１２２の両端を同一電位にすると、図５９に示す「０」に遷移する。データ「１」を書き込むときには、ワード線ＷＬに０Ｖを印加するとともに、ビット線ＢＬにＶｃｃを印加する。この時、強誘電体キャパシタ１２２には、−Ｖｃｃの電位差が印加される。これにより、図５９のＢ点に移る。この後、強誘電体キャパシタ１２２の両端を同一電位にすると、図５９に示す「１」に遷移する。
また、読み出し動作としては、まず、ビット線ＢＬを０Ｖにプリチャージした後、フローティング状態とする。次に、ワード線ＷＬをＶｃｃに立ち上げる。この電位差Ｖｃｃは、強誘電体キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１２２の容量ＣＦＥは、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は以下の式（１）および式（２）によって表される。
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（２）
上記式（１）は、データ「０」が保持されているときのビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときのビットＢＬの電位Ｖ１を示している。
上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。
なお、単純マトリックス方式の強誘電体メモリには、非選択メモリセルのデータが消えるディスターブという不都合がある。すなわち、全ての非選択のメモリセルには、書き込み時および読み出し時に、１／３Ｖｃｃの電位差が印加されることになる。したがって、図６０に示すように、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまう。
次に、図５７、図５９および図６１を参照して、１トランジスタ方式の強誘電体メモリについて説明する。１トランジスタ方式の強誘電体メモリのメモリセル１３１は、図６１に示すように、ＭＯＳトランジスタ１３３のゲートに、強誘電体キャパシタ１３２を接続した構成を有する。また、この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１３２の他端は、セルトランジスタを構成するＭＯＳトランジスタ１３３のゲートに接続されている。この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の分極方向によって、ＭＯＳトランジスタ１３３のしきい値電位差が変化するので、メモリセル電流が変化する。このメモリセル電流の変化を判別することによって、データが読み出される。この１トランジスタ方式の強誘電体メモリでは、メモリセル電流を検出することによりデータの読み出しが行われるので、図５７に示した１トランジスタ１キャパシタ方式の強誘電体メモリのように、ビット線容量を考慮して強誘電体キャパシタのキャパシタ容量をある程度大きくする必要がない。このため、強誘電体キャパシタ１３２を小さくすることができるので、微細化に適している。
以下、１トランジスタ方式の強誘電体メモリの動作について説明する。なお、１トランジスタ方式の強誘電体メモリは、上記した単純マトリックス方式の強誘電体メモリと同様のヒステリシス曲線を有するので、図５９を参照して以下の動作説明を行う。まず、スタンバイ状態では、全てのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは０Ｖとなっている。書き込み動作としては、データ「０」を書き込む際には、ワード線ＷＬにＶｐｐ（昇圧電位差）を印加する。この時、強誘電体キャパシタ１３２には、ＭＯＳトランジスタ１３３のゲート容量と容量分割された電位Ｖｃｃが印加される。これにより、初期状態であるにもかかわらず、図５９に示した点Ａに移る。その後、ワード線ＷＬを０Ｖに戻すと、図５９に示したデータ「０」に遷移する。データ「１」を書き込む際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを印加する。この場合、強誘電体キャパシタ１３２には、−Ｖｃｃの電位差が印加される。これにより、図５９に示したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻すと、図５９に示したデータ「１」に遷移する。
１トランジスタ方式の強誘電体メモリの読み出し動作の際には、ワード線ＷＬを分極反転しない程度の電位差Ｖｒに立ち上げることにより行う。これにより、セルトランジスタ（ＭＯＳトランジスタ）１３３のゲート電位差が書き込み状態によって変化する。そして、セルトランジスタ１３３のゲート電位差の変化によってセルトランジスタ１３３を流れる電流が異なるので、その電流差をビット線ＢＬを通じて読み出す。すなわち、１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量結合による電位差ではなく、セルトランジスタの電流を読み出せばよいので、読み出し時の分極反転は必要ない。このため、非破壊読み出しが可能である。ただし、この１トランジスタ方式の強誘電体メモリでは、上記した単純マトリックス方式の強誘電体メモリと同様、非選択メモリセルのディスターブの問題がある。
特開２００１−２１０７９５号公報
上記のように、従来のＤＲＡＭおよびフラッシュメモリの微細化は困難になってきているため、より高集積化が可能なメモリセル方式が求められている。その一方、強誘電体メモリの１トランジスタ方式および単純マトリックス方式は高集積化が可能である反面、上記したような非選択メモリセルのデータが消失するディスターブ現象の問題があった。このため、従来の１トランジスタ方式および単純マトリックス方式の強誘電体メモリの実用化は困難であるという問題点があった。
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、非選択メモリセルのデータが消失するディスターブ現象を抑制することが可能なメモリを提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の一の局面における強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された記憶手段を有する単純マトリックス方式のメモリセルとを含むメモリセルアレイを備えている。そして、記憶手段は、強誘電体膜を含み、選択されたメモリセルに対してアクセスすることにより任意のメモリセルに残留分極量の劣化が発生した後、メモリセルに対して、書き込み動作直後の残留分極量、または、アクセス時に選択されないメモリセルに印加される電圧が１回分印加された残留分極量に回復させるための回復動作を行い、メモリセルは、選択メモリセルと、選択メモリセル以外の非選択メモリセルとを含み、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、少なくとも選択メモリセル以外の非選択メモリセルに、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するか、または、実質的に電圧パルスを印加しないことにより行われる。
この一の局面による強誘電体メモリでは、上記のように、選択されたメモリセルに対してアクセスすることにより任意のメモリセルに残留分極量の劣化が発生した後、全てのメモリセルに対して、書き込み動作直後の残留分極量、または、アクセス時に選択されないメモリセルに印加される電圧が１回分印加された残留分極量に回復させるための回復動作を行うことによって、残留分極量の劣化が発生したメモリセルを含む全てのメモリセルを書き込み動作直後の残留分極量、または、アクセス時に選択されないメモリセルに印加される電圧が１回分印加された残留分極量に回復させることができるので、残留分極量の劣化が発生することに起因して、メモリセルのデータが消失するディスターブ現象を抑制することができる。また、回復動作をアクセス毎に毎回行うのではなく、任意のメモリセルに残留分極量の劣化が発生した後、回復動作を行うことによって、回復動作をアクセス毎に毎回行う場合に比べて、回復動作の動作時間を大幅に低減することができる。これにより、回復動作を行った場合にも、メモリの動作数が増大するのを抑制することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、回復動作が行われることにより、回復動作を行うメモリセル以外のメモリセルは、書き込み動作直後の残留分極量、または、アクセス時に選択されないメモリセルに印加される電圧が１回分印加された残留分極量が維持される。このように構成すれば、回復動作を行うメモリセルの残留分極量の劣化を回復させながら、回復動作を行うメモリセル以外のメモリセルに残留分極量の劣化に起因するディスターブ現象を抑制することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、メモリセルは、選択したビット線と選択したワード線とに繋がる選択メモリセルと、選択メモリセル以外の非選択メモリセルとを含み、回復動作は、選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、メモリセルに第１電圧パルスおよび第２電圧パルスを印加するための手法を変更することにより行われる。このように構成すれば、回復動作時に選択メモリセルに対して行われる読み出しおよび再書き込み動作によって選択メモリセルの残留分極量の劣化を回復させながら、非選択メモリセルに互いに逆方向の第１電圧パルスおよび第２電圧パルスを同じ回数ずつ印加することによって、非選択メモリセルにおいて発生する残留分極量の劣化を打ち消すことができるので、選択メモリセルの残留分極量の劣化を回復させながら、非選択メモリセルに残留分極量の劣化が発生するのを抑制することができる。これにより、全てのメモリセルにおいて、残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。また、回復動作の際に読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、メモリセルに第１電圧パルスおよび第２電圧パルスを印加するための手法を変更することによって、データが第１データの場合と第２データの場合とでそれぞれ別個に、必要な回数分だけ非選択メモリセルに互いに逆方向の電圧を同じ回数ずつ印加することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、メモリセルは、選択したワード線に繋がる選択メモリセルと、選択メモリセル以外のメモリセルである非選択メモリセルとを含む。このように構成すれば、回復動作時に選択メモリセルに対して行われる読み出しおよび再書き込み動作によって選択メモリセルの残留分極量の劣化を回復させながら、非選択メモリセルに、互いに逆方向の第１電圧パルスおよび第２電圧パルスを同じ回数ずつ印加することにより残留分極量の劣化を打ち消すか、または、実質的に電圧パルスを印加しないことにより残留分極量の劣化が発生するのを抑制することができる。これにより、回復動作の際に全てのメモリセルにおいて、残留分極量の劣化に起因するディスターブ現象が発生するのを抑制することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、メモリセルアレイは、メモリセルを含む複数のローカルメモリセルアレイからなる階層構造を有する。このように構成すれば、複数のローカルメモリセルアレイからなる階層構造を有するメモリセルアレイを備えたメモリにおいて、上述した回復動作を行うことにより、残留分極量の劣化に起因するデータの消失が発生するのを抑制することができる。また、ローカルメモリセルアレイ毎に個別に、通常のアクセスとリフレッシュ動作とを行うことによって、残留分極量の劣化によるデータの消失が発生するのを抑制しながら、リフレッシュ動作を行うことに起因して外部から通常のアクセスができなくなるのを抑制することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、メモリセルに対するアクセス回数を計数するための計数手段をさらに備え、回復動作は、計数手段によって計数されたメモリセルに対する所定のアクセス回数毎に行われる。このように構成すれば、回復動作を行うアクセス回数を調節することにより、回復動作を行った場合にも、メモリの動作数が大幅に増大するのを抑制することができる。
上記一の局面による強誘電体メモリにおいて、好ましくは、メモリセルに対するアクセス時間を計測するための計測手段をさらに備え、回復動作は、計測手段によって計測されたメモリセルに対する所定のアクセス時間が経過する毎に行われる。このように構成すれば、回復動作を行うアクセス時間を調節することにより、通常アクセスに加えて回復動作を行った場合にも、メモリの動作数が大幅に増大するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。まず、図１を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの全体構成について説明する。第１実施形態の強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、カウンタ８と、電圧センスアンプからなるリードアンプ９と、出力バッファ１０と、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１とを備えている。なお、カウンタ８は、本発明の「計数手段」の一例である。
メモリセルアレイ１は、強誘電体キャパシタ（図示せず）のみからなる単純マトリックス方式のメモリセルを複数個含んでいる。すなわち、第１実施形態による単純マトリックス方式のメモリセルは、図５８に示した従来の単純マトリックス方式のメモリセルと同様、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ（図示せず）により構成されている。また、図１に示すように、メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、カラムデコーダ３が接続されている。ロウデコーダ２およびカラムデコーダ３には、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１が接続されている。これにより、非選択ワード線ＷＬ（非選択ＷＬ）および非選択ビット線ＢＬ（非選択ＢＬ）には、１／３Ｖｃｃおよび２／３Ｖｃｃを印加可能である。また、ロウデコーダ２およびカラムデコーダ３は、選択ワード線ＷＬ（選択ＷＬ）および選択ビット線ＢＬ（選択ＢＬ）に、Ｖｃｃ（電源電圧または電源電圧に基づいて生成された電圧）および０Ｖを印加可能なように構成されている。
図２は、図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。図２に示すように、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１は、２つの１／２Ｖｃｃ生成回路１２ａおよび１２ｂを組み合わせることによって構成されている。この１／２Ｖｃｃ生成回路１２ａおよび１２ｂは、２つの電圧入力端子１３ａ（１３ｂ）および１４ａ（１４ｂ）と、１つの電圧出力端子１５ａ（１５ｂ）とを有している。また、一方の１／２Ｖｃｃ生成回路１２ａの電圧入力端子１３ａには、Ｖｃｃが印加され、電圧入力端子１４ａは、他方の１／２Ｖｃｃ生成回路１２ｂの電圧出力端子１５ｂと接続されている。また、一方の１／２Ｖｃｃ生成回路１２ａの電圧出力端子１５ａは、他方の１／２Ｖｃｃ生成回路１２ｂの電圧入力端子１３ｂと接続されている。さらに、他方の１／２Ｖｃｃ生成回路１２ｂの電圧入力端子１４ｂには、０Ｖが印加されている。
このように構成することにより、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１の一方の電圧出力端子１６ａ（一方の１／２Ｖｃｃ生成回路１２ａの電圧出力端子１５ａ）からは、Ｖｃｃと１／３Ｖｃｃとの中間の電圧である２／３Ｖｃｃが得られる。また、他方の電圧出力端子１６ｂ（他方の１／２Ｖｃｃ生成回路１２ｂの電圧出力端子１５ｂ）からは、２／３Ｖｃｃと０Ｖとの中間の電圧である１／３Ｖｃｃが得られる。
次に、第１実施形態による単純マトリックス方式の強誘電体メモリにおける読み出し−再書き込み動作および書き込み動作について説明する。なお、この動作説明では、図３に示すワード線ＷＬ２とビット線ＢＬ２との交点に位置する第４セルを選択されたメモリセル（以下、選択セルという）として説明する。
この第１実施形態による単純マトリックス方式の強誘電体メモリでは、２つの駆動方法（駆動方法Ａおよび駆動方法Ｂ）を用いてメモリの動作を行う。ここで、駆動方法Ａは、必要な動作数は少なくなる一方、読み出し−再書き込み動作または書き込み動作時に非選択のメモリセル（以下、非選択セルという）の残留分極量が劣化する場合がある駆動方法である。また、駆動方法Ｂは、上記駆動方法Ａに比べて必要な動作数は多くなる一方、読み出し−再書き込み動作時に非選択セルにデータの判別が不可能になるような大きな残留分極量の劣化は発生しない駆動方法である。
この第１実施形態では、通常のアクセス時には、駆動方法Ａを用いて読み出し−再書き込み動作および書き込み動作を行うとともに、所定の回数のアクセス後、駆動方法Ｂを用いて、駆動方法Ａによって蓄積されたメモリセルの残留分極量の劣化を回復させるためのリフレッシュ動作（回復動作）を行う。また、第１実施形態では、図１に示したカウンタ８を用いて駆動方法Ａによる通常のアクセス回数を計数するとともに、カウンタ８によって計数された所定のアクセス回数毎にリフレッシュ動作を行う。以下、通常のアクセスに用いる駆動方法Ａおよびリフレッシュ動作に用いる駆動方法Ｂについて説明する。
（駆動方法Ａ：通常アクセス動作）
（１）読み出し−再書き込み動作
図４および図５は、第１実施形態の駆動方法Ａによる通常のアクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。図４および図５に示すＴ１およびＴ２の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。図１、図３〜図５を参照して、駆動方法Ａによる読み出し−再書き込み動作について説明する。
図４および図５に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっている。そして、スタンバイ状態から、選択ＢＬをフローティング状態にする。同じタイミングで、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、非選択ＢＬを２／３Ｖｃｃにする。この状態で、選択ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。なお、このデータ「０」または「１」の判定は、選択ＢＬの電位と、別途生成された参照電位とを、電圧センスアンプであるリードアンプ９（図１参照）により比較して増幅することによって行う。このＴ１の期間の読み出し動作において、第１セル〜第４セル（図３参照）には、以下の電位差がＴ秒間印加される。
すなわち、Ｔ１の期間の読み出し動作では、図３に示した選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第１セルには、１／３Ｖｃｃの電位差がＴ秒間印加される。また、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルには、１／３Ｖｃｃ−選択ＢＬの電位（フローティング電位）がＴ秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択ＷＬと選択ＢＬとの交点に位置する選択セルである第４セルには、Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がＴ秒間印加される。
この時、非選択セル（第１セル〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。ここで、残留分極量の劣化とは、強誘電体キャパシタに蓄積されている電荷量が減少されることをいい、残留分極量の回復とは、減少した電荷量が増加することをいう。
非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。なお、選択セルである第４セルにデータ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、データ「０」の残留分極量が保持される。
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、上記読み出し動作において、選択セルからデータ「１」が読み出された場合には、図４に示すように、Ｔ２の期間において、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにすることによって再書き込み動作を行う。この場合、Ｔ２の期間において、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、選択セルである第４セルでは、−Ｖｃｃの電位差が印加されることにより、データ「１」の再書き込み動作が完了する。
一方、上記読み出し動作において、選択セル（第４セル）からデータ「０」が読み出された場合には、上記したようにＴ１の期間において、選択セルのデータ「０」の残留分極量が保持されるので、Ｔ１以降の期間において再書き込み動作を行わない。これにより、非選択セルである第１〜第３セルには、Ｔ１の期間の読み出し動作によって生じた残留分極量の劣化および回復が保持されている。
駆動方法Ａによる読み出し−再書き込み動作では、上記のように、選択セル（第４セル）からデータ「１」が読み出された場合には、非選択セルである第１〜第３セルには、残留分極量の劣化と回復とが１回ずつ生じるので、残留分極量は変化しない。その一方で、選択セル（第４セル）からデータ「０」が読み出された場合には、非選択セルである第１セルにデータ「１」が保持されている場合と、非選択セルである第２セルにデータ「１」が保持されている場合と、非選択セルである第３セルにデータ「０」が保持されている場合とに、それぞれ、残留分極量の劣化が生じる。したがって、駆動方法Ａを用いてデータ「０」の読み出し動作が繰り返されることによって、データ「１」を保持している第１セルと、データ「０」を保持している第２セルと、データ「０」を保持している第３セルとに残留分極量の劣化が蓄積される。
（２）書き込み動作
図６は、第１実施形態の駆動方法Ａによる通常アクセス時の書き込み動作を説明するための電圧波形図である。図３および図６を参照して、駆動方法Ａによる書き込み動作について説明する。
まず、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっている。そして、選択セルにデータ「０」を書き込む時には、Ｔ１の期間において選択ＷＬ、選択ＢＬ、非選択ＷＬおよび非選択ＢＬに、それぞれ、Ｖｃｃ、０Ｖ、１／３Ｖｃｃおよび２／３Ｖｃｃを印加する。これにより、Ｔ１の期間の「０」書き込み動作において、第１セル〜第４セル（図３参照）には、以下の電位差が印加される。
すなわち、Ｔ１の期間の「０」書き込み動作では、非選択セルである第１セルには、１／３Ｖｃｃの電位差が印加される。また、非選択セルである第２セルには、１／３Ｖｃｃの電位差が印加される。また、非選択セルである第３セルには、−１／３Ｖｃｃの電位差が印加される。また、選択セルである第４セルには、Ｖｃｃの電位差が印加される。これにより、第４セルにはデータ「０」が書き込まれる。
この時、非選択セル（第１〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。なお、上記したＴ１の期間の「０」書き込み動作の後、一旦スタンバイ状態に戻す。
次に、選択セルにデータ「１」を書き込む場合には、図６の期間Ｔ２に示すように、選択ＷＬ、選択ＢＬ、非選択ＷＬおよび非選択ＢＬにそれぞれ、０Ｖ、Ｖｃｃ、２／３Ｖｃｃおよび１／３Ｖｃｃの電位差を印加する。これにより、Ｔ２の期間の「１」書き込み動作において、第１セル〜第４セル（図３参照）には、以下の電位差が印加される。
すなわち、Ｔ２の期間の「１」書き込み動作では、非選択セルである第１セルには、−１／３Ｖｃｃの電位差が印加される。また、非選択セルである第２セルには、−１／３Ｖｃｃの電位差が印加される。また、非選択セルである第３セルには、１／３Ｖｃｃの電位差が印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差が印加される。これにより、第４セルにはデータ「１」が書き込まれる。
この時、非選択セル（第１〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。
駆動方法Ａによる書き込み動作では、上記のように、データ「０」の書き込み動作において、非選択セルである第１セルがデータ「１」を保持している場合と、非選択セルである第２セルがデータ「１」を保持している場合と、非選択セルである第３セルがデータ「０」を保持している場合とには、残留分極量の劣化が生じる。また、データ「１」の書き込み動作において、非選択セルである第１セルがデータ「０」を保持している場合と、非選択セルである第２セルがデータ「０」を保持している場合と、非選択セルである第３セルがデータ「１」を保持している場合とに残留分極量の劣化が生じる。したがって、駆動方法Ａを用いてデータ「０」の書き込みのみを繰り返すような場合には、データ「１」を保持している第１および第２セルと、データ「０」を保持している第３セルに残留分極量の劣化が蓄積される。また、駆動方法Ａを用いてデータ「１」の書き込みのみを繰り返すような場合には、データ「０」を保持している第１および第２セルと、データ「１」を保持している第３セルとに残留分極量の劣化が蓄積される。
（駆動方法Ｂ：リフレッシュ動作）
図７は、第１実施形態の駆動方法Ｂによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。以下、図３および図７を参照して、駆動方法Ｂによるリフレッシュ動作（読み出し−再書き込み動作）について説明する。なお、この駆動方法Ｂによるリフレッシュ動作は、カウンタ８（図１参照）により計数された所定のアクセス回数毎に、全てのメモリセルに対して行われる。
（１）読み出し動作（Ｔ１）
図７に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態（０Ｖ）から、選択ＢＬをフローティング状態にする。同じタイミングで、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、非選択ＢＬを２／３Ｖｃｃにする。この状態で、選択ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、上記駆動方法Ａの読み出し−再書き込み動作の場合と同様にして行う。さらに、データ「０」または「１」の判定終了後、選択ＢＬを再び０Ｖに戻す。なお、Ｔ１の期間をＴ秒間とし、選択ＢＬがフローティング状態になっている時間をｔ１秒とする。
この場合、非選択セルである第１セル（図３参照）には、１／３Ｖｃｃの電位差がＴ秒間印加される。また、非選択線ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セル（図３参照）には、１／３Ｖｃｃ−選択ＢＬの電位（フローティング電位）がｔ１秒間印加されるとともに、１／３Ｖｃｃの電位差がＴ−ｔ１秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セル（図３参照）には、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択ＷＬと選択ＢＬとの交点に位置する選択セルである第４セル（図３参照）には、Ｖｃｃ−選択ＢＬの電位の電位差がｔ１秒間印加された後、Ｖｃｃの電位差がＴ−ｔ１秒間印加される。
なお、上記したｔ１秒は、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルにおいて、ｔ１秒間に受ける１／３Ｖｃｃ−選択ＢＬの電位による分極量の変化が、Ｔ１−ｔ１秒間に受ける１／３Ｖｃｃによる分極量の変化と比較して十分に小さく、かつ、１／３ＶｃｃがＴ−ｔ１秒間印加されることにより、Ｔ１の期間の分極量の変化がＴ１の期間後のＴ２〜Ｔ４の期間において発生する分極量の変化とほぼ同じ量となるように、十分短い時間ｔ１に設定されているものとする。このようにすれば、このＴ１の期間の読み出し動作において、残留分極量を以下のように変化させることができる。すなわち、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、データ「０」の残留分極量が保持される。
（２）データ「１」再書き込み動作（Ｔ２）
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、Ｔ２の期間において、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにする。この場合、Ｔ２の期間では、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３ＶｃｃがＴ秒間印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。
また、選択セルである第４セルでは、−Ｖｃｃの電位差がＴ秒間印加されるため、Ｔ１の期間の読み出し動作において、データ「１」が読み出された場合、このＴ２の期間の動作において、データ「１」の再書き込み動作が完了する。したがって、データ「１」が読み出された場合には、この時点で読み出し−再書き込み動作を終了させる。
（３）データ「０」再書き込みのための補償動作（Ｔ３）
上記したＴ２の期間のデータ「１」再書き込み動作の後、一旦スタンバイ状態に戻す。その後、Ｔ３の期間において、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにする。この場合、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、選択セルである第４セルでは、上記Ｔ２の期間の動作により保持するデータは「１」になっているが、再度データ「１」を書き込む状態となる。
（４）データ「０」再書き込み動作（Ｔ４）
上記Ｔ３の期間のデータ「０」再書き込みのための補償動作の後、一旦スタンバイ状態に戻す。その後、Ｔ４の期間において、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを２／３Ｖｃｃにする。これにより、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃ、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、選択セルである第４セルでは、Ｖｃｃの電位差が印加されるため、データ「０」が再書き込みされた状態となっている。このＴ４の期間の動作によって、一連の読み出し−再書き込み動作を終了する。
この第１実施形態による駆動方法Ｂを用いたリフレッシュ動作では、読み出し−再書き込み動作において、データ「１」が読み出された場合にはＴ２の期間の動作まで進み、データ「０」が読み出された場合にはＴ４の期間の動作まで進む。その後、それぞれ次回の読み出しおよび再書き込み動作に移る。この第１実施形態による駆動方法Ｂを用いたリフレッシュ動作では、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、残留分極量の劣化の回数と残留分極量の回復の回数とは等しくなる。したがって、読み出し−再書き込み動作を繰り返し行ったとしても、非選択セルにおいて残留分極量の劣化が蓄積されていくことはないので、最終的に保持しているデータが消失することはない。
すなわち、第１実施形態による駆動方法Ｂを用いたリフレッシュ動作では、読み出し−再書き込み動作を通じて、非選択セルのディスターブによる残留分極量の劣化を打ち消す方向に、非選択セルのうち第１セルおよび第３セルには、±１／３Ｖｃｃを交互に印加するとともに、非選択セルのうち第２セルには、１／３Ｖｃｃ−選択ビット線の電位、および、１／３Ｖｃｃと、−１／３Ｖｃｃとを交互に印加することによって、残留分極量の劣化による非選択セルのデータの消失を有効に抑制することができる。
図８は、メモリセルに残留分極量の劣化が蓄積された状態を示したヒステリシス図である。図９は、リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。図１０は、第１実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。図１１は、第１実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。図１２は、第１実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。図１３は、第１実施形態によるメモリセルの３回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。次に、図８〜図１３を参照して、第１実施形態による強誘電体メモリの駆動方法Ｂによるリフレッシュ動作に伴うメモリセルの残留分極量の変化について説明する。
上記したように駆動方法Ａによる通常アクセスを繰り返すことによって、非選択セルには、残留分極量の劣化が蓄積される。これにより、メモリセルの中には、図８に示すように、データが書き込まれた直後の状態（データ「１」書き込み直後の残留分極量）から、残留分極量が大きく劣化しているメモリセルが存在する。この第１実施形態では、上記した駆動方法Ｂを用いてリフレッシュ動作を行うことにより、図８のように大きく劣化した残留分極量をデータが書き込まれた直後の残留分極量に回復させる。また、第１実施形態では、リフレッシュ動作をワード線ＷＬ毎に行う。具体的には、図９に示すように、まず、ワード線ＷＬ１に繋がる｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝、｛ＷＬ１、ＢＬ３｝…｛ＷＬ１、ＢＬｎ｝のメモリセルに対して、順番にリフレッシュ動作を行う。その後、ワード線ＷＬ２に繋がる｛ＷＬ２、ＢＬ１｝、｛ＷＬ２、ＢＬ２｝、｛ＷＬ２、ＢＬ３｝…｛ＷＬ２、ＢＬｎ｝のメモリセルに対して、順番にリフレッシュ動作を行う。この後、同様に、ワード線ＷＬ３〜ＷＬｎに繋がるメモリセルに対して順次リフレッシュ動作を行う。これにより、全てのメモリセルに対してリフレッシュ動作を行う。
次に、駆動方法Ａにより図１０のように残留分極量が劣化した｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセルに対して、駆動方法Ｂを用いて３回のリフレッシュ動作を行った場合の各メモリセルの残留分極量の変化について説明する。
まず、１回目のリフレッシュ動作では、｛ＷＬ１、ＢＬ１｝のメモリセルを選択セルとして駆動方法Ｂを用いてリフレッシュ動作を行う。｛ＷＬ１、ＢＬ１｝のメモリセルには、図１１に示すように、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間において、それぞれ、Ｖｃｃ、−Ｖｃｃ、−ＶｃｃおよびＶｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、図１１に示すように、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）の残留分極量はデータ「０」書き込み直後の状態まで回復される。また、１回目のリフレッシュ動作のＴ１（Ｔ−ｔ１の期間）〜Ｔ４の各期間において、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加されるとともに、｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、互いに逆方向の±１／３Ｖｃｃの電位差が同じ回数ずつ印加されるので、残留分極量の回復と劣化とが同じ回数ずつ発生する。このため、１回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）は、リフレッシュ動作前（図１０参照）と同じ残留分極量に保持される。
次に、｛ＷＬ１、ＢＬ２｝のメモリセルを選択セルとして、２回目のリフレッシュ動作を行う。この２回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、図１２に示すように、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間において、それぞれ、Ｖｃｃ、−Ｖｃｃ、−ＶｃｃおよびＶｃｃの電位差が印加される。これにより、２回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）の残留分極量は、データ「０」書き込み直後の状態まで回復される。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ４の各期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において、ヒステリシス曲線に沿って１／３Ｖｃｃに対応した残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによってデータ「０」書き込み直後の残留分極量に戻るので、Ｔ１の期間（ｔ１以外の期間）に印加される電位差は、残留分極量の劣化および回復のどちらにも寄与しない。そして、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ２およびＴ３の期間において残留分極量の劣化が２回分発生するとともに、Ｔ４の期間において残留分極量の回復が１回分発生するので、２回目のリフレッシュ動作後には、１回の−１／３Ｖｃｃ分の残留分極量の劣化が発生する。
また、２回目のリフレッシュ動作時の｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間で、互いに逆方向の±１／３Ｖｃｃの電位差が同じ回数ずつ印加されることにより、残留分極量の回復と劣化とが同じ回数ずつ発生する。このため、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）は、１回目のリフレッシュ動作後（図１１参照）と同じ残留分極量に保持される。
次に、｛ＷＬ１、ＢＬ３｝のメモリセルを選択セルとして、３回目のリフレッシュ動作を行う。この３回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、図１３に示すように、Ｔ１（ｔ１以外の期間）およびＴ２の各期間において、それぞれ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、３回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）の残留分極量は、データ「１」書き込み直後の状態まで回復される。
また、３回目のリフレッシュ動作のＴ１（ｔ１以外の期間）およびＴ２の各期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ１（ｔ１以外の期間）およびＴ２の各期間で、互いに逆方向の±１／３Ｖｃｃの電位差が同じ回数ずつ印加されることにより、残留分極量の回復と劣化とが同じ回数ずつ発生する。このため、３回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）は、２回目のリフレッシュ動作後（図１２参照）と同じ残留分極量に保持される。また、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において、ヒステリシス曲線に沿って１／３Ｖｃｃに対応した残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによってデータ「０」書き込み直後の残留分極量に戻るので、Ｔ１の期間（ｔ１以外の期間）に印加される電位差は、残留分極量の劣化および回復のどちらにも寄与しない。そして、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、Ｔ２の期間において残留分極量の劣化が１回分発生するので、３回目のリフレッシュ動作後には、データ「０」書き込み直後の残留分極量から１回の−１／３Ｖｃｃ分の残留分極量の劣化が発生した状態になる。
上記したように、駆動方法Ｂによる１〜３回目のリフレッシュ動作によって、残留分極量の劣化が発生した｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセルを、データの書き込み動作が行われた直後の残留分極量（データ「０」または「１」書き込み直後の残留分極量）に回復させることができる。また、一度リフレッシュ動作が行われたメモリセル（｛ＷＬ１、ＢＬ１｝）では、その後のリフレッシュ動作（２回目および３回目のリフレッシュ動作）において１回の−１／３Ｖｃｃ分以上の残留分極量の劣化は発生しない。なお、１回の−１／３Ｖｃｃ分の残留分極量の劣化が発生したとしても、この程度の劣化が発生した残留分極量は、リードアンプ９（図１参照）によってデータの判別が可能な残留分極量であるので、実質上、データの消失が発生するなどの問題が生じることはない。また、上記したように任意のメモリセル（図１１の｛ＷＬ１、ＢＬ１｝）に対してリフレッシュ動作を行っている間に、それ以外のメモリセルの内、リフレッシュ動作がまだ行われていないメモリセル（図１１の｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝）では、残留分極量の劣化が進行しない。
第１実施形態では、上記のように、駆動方法Ａを用いて選択セル（第４セル）に対してアクセスすることにより非選択セル（第１〜第３セル）に残留分極量の劣化が発生した後、全てのメモリセルに対して駆動方法Ｂを用いて順番にリフレッシュ動作を行うことにより、残留分極量の劣化が発生したメモリセルを含む全てのメモリセルをデータ「０」または「１」書き込み直後の残留分極量、または、１回の−１／３Ｖｃｃ（１／３Ｖｃｃ）分の残留分極量の劣化が発生した状態に回復させることができるので、残留分極量の劣化が発生することに起因してメモリセルのデータが消失するディスターブ現象を抑制することができる。
また、第１実施形態では、駆動方法Ｂによるリフレッシュ動作を、駆動方法Ａによる通常アクセス毎に行うのではなく、所定のアクセス回数後に任意のメモリセルに残留分極量の劣化が蓄積した後に行うことによって、リフレッシュ動作をアクセス毎に行う場合に比べて、リフレッシュ動作の動作時間を大幅に低減することができる。これにより、リフレッシュ動作を行った場合にも強誘電体メモリの動作数が増大するのを抑制することができる。
図１４〜図２３は、駆動方法Ｂを用いてリフレッシュ動作を行うことによる第１実施形態の効果を説明するための比較例として、駆動方法Ａを用いてリフレッシュ動作を行った場合を説明するための図である。次に、図４、図５、図１０および図１４〜図２３を参照して、駆動方法Ａを用いてリフレッシュ動作を行った比較例では、リフレッシュ動作を行うことができなくなる場合が生じること、および、一度リフレッシュ動作が行われたメモリセルにおいて、その後のリフレッシュ動作によって１回の−１／３Ｖｃｃ分以上の分極劣化が発生することについて説明する。
図１４に示す比較例による駆動方法Ａを用いた１回目のリフレッシュ動作では、図１０の残留分極量の劣化を有する各メモリセルに対してリフレッシュ動作を行う。また、この１回目のリフレッシュ動作では、｛ＷＬ１、ＢＬ１｝のメモリセルを選択セルとしてリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）には、データ「０」が保持されているので、図５の「０」読み出し−再書き込み動作によりリフレッシュ動作を行う。｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）には、図１４に示すように、Ｔ１の期間において、約Ｖｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）の残留分極量は、図１４に示すように、データ「０」書き込み直後の状態まで回復される。また、１回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、残留分極量の回復が生じるので、１回目のリフレッシュ動作後は、リフレッシュ動作前の状態（図１０参照）に比べて残留分極量が回復する。また、｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、Ｔ１の期間において、残留分極量の劣化が発生するので、１回目のリフレッシュ動作後は、リフレッシュ動作前の状態（図１０参照）に比べて、残留分極量が劣化する。
次に、｛ＷＬ１、ＢＬ２｝のメモリセルを選択セルとして、駆動方法Ａを用いて、２回目のリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、データ「０」が保持されているので、図５の「０」読み出し−再書き込み動作を用いてリフレッシュ動作を行う。この２回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、図１５に示すように、Ｔ１の期間において、約Ｖｃｃの電位差が印加される。これにより、２回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）の残留分極量は、データ「０」書き込み直後の状態まで回復される。
また、２回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、ヒステリシス曲線に沿って１／３Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによって、データ「０」書き込み直後の残留分極量に戻るので、Ｔ１の期間に印加される１／３Ｖｃｃの電位差は、残留分極量の劣化および回復のどちらにも寄与しない。このため、２回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）は、１回目のリフレッシュ動作後（図１４参照）と同じデータ「０」書き込み直後の残留分極量に保持される。また、｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、Ｔ１の期間において残留分極量の劣化が生じるので、２回目のリフレッシュ動作後には、１回目のリフレッシュ動作後の状態（図１４参照）から、さらに１回の１／３Ｖｃｃ分の残留分極量の劣化が生じる。
次に、｛ＷＬ１、ＢＬ３｝のメモリセルを選択セルとして、駆動方法Ａを用いて３回目のリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、データ「１」が保持されているので、図４の「１」読み出し−再書き込み動作によりリフレッシュ動作を行う。この３回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、図１６に示すように、Ｔ１およびＴ２の各期間において、それぞれ、約Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、３回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）の残留分極量は、データ「１」書き込み直後の状態まで回復される。
また、３回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、Ｔ１の期間において、ヒステリシス曲線に沿って、データ「０」から１／３Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによって、データ「０」書き込み直後の残留分極量に戻る。このため、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）において、Ｔ１の期間に印加される１／３Ｖｃｃの電位差は、残留分極量の劣化および回復のどちらにも寄与しない。この後、Ｔ２の期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、残留分極量の劣化が生じる。このため、３回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）の残留分極量は、共に、２回目のリフレッシュ動作後のデータ「０」書き込み直後の状態（図１５参照）から、１回の−１／３Ｖｃｃ分だけ残留分極量が劣化する。
上記したように、３回目にリフレッシュ動作を行った｛ＷＬ１、ＢＬ３｝のメモリセルでは、図１７に示すように、１回目および２回目の各リフレッシュ動作によって、それぞれ１／３Ｖｃｃ分の残留分極量の劣化が生じる。これにより、２回の１／３Ｖｃｃ分の残留分極量の劣化が蓄積されるので、２回目のリフレッシュ動作後は、リフレッシュ動作前に比べて大きく残留分極量が劣化する。このように大きく残留分極量が劣化したメモリセルでは、保持しているデータが「０」または「１」のどちらであるか判別することができなくなることにより、リフレッシュ動作を行うことができなくなることも考えられる。このため、駆動方法Ａを用いてリフレッシュ動作を行った場合には、リフレッシュ動作が行われないメモリセルのデータが消失する場合も考えられる。これに対して、駆動方法Ｂを用いたリフレッシュ動作では、上記したように、リフレッシュ動作が行われないメモリセルにおいて、１回の−１／３Ｖｃｃ分以上の残留分極量の劣化が蓄積されないので、メモリセルのデータが消失するのを抑制することができる。
次に、図１８〜図２３を参照して、図１９に示すリフレッシュ動作前の残留分極量を有するメモリセル（｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝）に対して比較例による駆動方法Ａを用いてリフレッシュ動作を行った場合の残留分極量の変化について説明する。
まず、１回目のリフレッシュ動作では、図１８および図１９に示す｛ＷＬ１、ＢＬ１｝のメモリセルを選択セルとして、駆動方法Ａを用いてリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）には、データ「１」が保持されているので、図４に示した「１」読み出し−再書き込み動作によってリフレッシュ動作を行う。｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）には、図２０に示すように、Ｔ１およびＴ２の期間において、それぞれ、約Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）の残留分極量は、データ「１」書き込み直後の状態まで回復される。また、１回目のリフレッシュ動作のＴ１およびＴ２の期間において、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、Ｔ１の期間に残留分極量の回復が生じるとともに、Ｔ２の期間に残留分極量の劣化が生じる。このため、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、残留分極量の回復および劣化が１回ずつ生じるので、１回目のリフレッシュ動作後は、リフレッシュ動作前の状態（図１９参照）と同じ残留分極量に保持される。
次に、｛ＷＬ１、ＢＬ２｝のメモリセルを選択セルとして、駆動方法Ａを用いて、２回目のリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、データ「０」が保持されているので、図５に示した「０」読み出し−再書き込み動作によってリフレッシュ動作を行う。この２回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、図２１に示すように、約Ｖｃｃの電位差が印加される。これにより、２回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）の残留分極量は、データ「０」書き込み直後の状態まで回復される。また、２回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、残留分極量の劣化が発生するので、２回目のリフレッシュ動作後の状態では、１回目のリフレッシュ動作後（図２０参照）のデータ「１」書き込み直後の状態から１回の１／３Ｖｃｃ分、残留分極量が劣化する。また、｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、１／３Ｖｃｃの電位差が印加されることによって、残留分極量の回復が生じるので、２回目のリフレッシュ動作後は、１回目のリフレッシュ動作後の状態（図２０参照）に比べて、１回の１／３Ｖｃｃ分、残留分極量が回復する。
次に、｛ＷＬ１、ＢＬ３｝のメモリセルを選択セルとして、駆動方法Ａを用いて３回目のリフレッシュ動作を行う。この際、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、データ「０」が保持されているので、図５に示した「０」読み出し−再書き込み動作によってリフレッシュ動作を行う。この３回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、図２２に示すように、Ｔ１の期間において、約Ｖｃｃの電位差が印加される。これにより、３回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）の残留分極量は、データ「０」書き込み直後の状態まで回復される。
また、３回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）には、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、残留分極量の劣化が生じるので、３回目のリフレッシュ動作後の状態では、２回目のリフレッシュ動作後の状態（図２１参照）から、１回の１／３Ｖｃｃ分、残留分極量が劣化する。また、３回目のリフレッシュ動作のＴ１の期間において、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、ヒステリシス曲線に沿って、データ「０」書き込み直後の状態から１／３Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによって、データ「０」書き込み直後の残留分極量に戻る。このため、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）において、Ｔ１の期間に印加される１／３Ｖｃｃの電位差は、残留分極量の劣化および回復のどちらにも寄与しない。これにより、３回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、２回目のリフレッシュ動作後のデータ「０」の残留分極量（図２１参照）が保持される。
上記したように１回目にリフレッシュ動作を行った｛ＷＬ１、ＢＬ１｝のメモリセルでは、２回目および３回目の各リフレッシュ動作によって、それぞれ、１／３Ｖｃｃ分の残留分極量の劣化が生じるので、２回の１／３Ｖｃｃ分の残留分極量の劣化が蓄積される。これにより、図２３に示すように、１回目のリフレッシュ動作後から３回目のリフレッシュ動作後に渡って残留分極量の劣化が大きくなることが分かった。したがって、駆動方法Ａを用いてリフレッシュ動作を行った場合には、一度リフレッシュ動作を行ったメモリセルにおいて、その後の他のメモリセルに対するリフレッシュ動作によって、後から残留分極量の劣化が進行するという問題点がある。これに対して、駆動方法Ｂを用いたリフレッシュ動作は、上記したように、一度リフレッシュ動作が行われたメモリセルにおいて、その後のリフレッシュ動作によって１回の−１／３Ｖｃｃ分以上に残留分極量の劣化が大きくなることはないので、後から残留分極量の劣化が進行することはない。
（第２実施形態）
次に、本発明の第２実施形態について説明する。この第２実施形態では、リフレッシュ動作を行うまでの読み出し−再書き込み動作（通常アクセス）の合計の動作数とリフレッシュ動作を行うメモリセルの数との関係により、上記第１実施形態による駆動方法（駆動方法Ａにより所定回数の通常アクセスを行った後、駆動方法Ｂを用いてリフレッシュ動作を行う駆動方法）を用いる場合の方が、駆動方法Ｂのみによる駆動方法を用いる場合よりも適した条件について説明する。
まず、上記第１実施形態による駆動方法を用いる場合において、リフレッシュ動作（駆動方法Ｂ）を行うまでの読み出し−再書き込み動作（駆動方法Ａ）の合計の動作数をＭ、リフレッシュ動作を行うメモリセルの数をＮとする。そして、以下の各条件において、上記第１実施形態による駆動方法を用いる場合と駆動方法Ｂのみを用いる場合との各々の動作数（メモリセルの充放電回数）を計算する。そして、第１実施形態による駆動方法を用いる場合の動作数と、駆動方法Ｂのみを用いる場合の動作数とを比較することにより、どちらがサイクルタイム（動作時間）および消費電力をより低減することができるかについて検討する。なお、上記駆動方法ＡおよびＢのＴ１〜Ｔ４の各期間（図４、図５および図７参照）の動作が、それぞれ、１回の動作数に相当するものとする。
（条件１）
この条件１では、データ「０」の読み出し−再書き込み動作のみを連続して行った後、リフレッシュ動作を行う。なお、リフレッシュ動作を行うメモリセルは、全て、データ「０」を保持しているとする。この条件１において、第１実施形態による動作数と駆動方法Ｂのみを用いる場合の動作数とは、それぞれ、以下のような動作数になる。
第１実施形態による動作数＝Ｍ＋Ｎ×４
駆動方法Ｂのみを用いる場合の動作数＝Ｍ×４
したがって、この条件１では、Ｎ＜３Ｍ／４のとき、第１実施形態による動作数が駆動方法Ｂのみを用いる場合の動作数に比べて小さくなる。
（条件２）
この条件２では、データ「１」の読み出し−再書き込み動作のみを連続して行った後、リフレッシュ動作を行う。なお、リフレッシュ動作を行うメモリセルは、全て、データ「１」を保持しているとする。この条件２において、第１実施形態による動作数と駆動方法Ｂのみを用いる場合の動作数とは、それぞれ、以下のような動作数になる。
第１実施形態による動作数＝Ｍ×２＋Ｎ×２
駆動方法Ｂのみを用いる場合の動作数＝Ｍ×２
したがって、この条件２では、駆動方法Ｂのみを用いる場合の動作数は、第１実施形態による動作数に比べて小さくなる。
上記した条件１および２の結果から、Ｎ＜３Ｍ／４の場合には、第１実施形態による駆動方法を用いることによって、駆動方法Ｂのみを用いる場合に比べて、強誘電体メモリの動作数を低減しやすいことがわかる。したがって、第２実施形態では、Ｎ＜３Ｍ／４の場合において、第１実施形態による駆動方法を用いて強誘電体メモリの駆動を行うことにより、サイクルタイムおよび消費電力の低減を実現することが可能である。なお、Ｎ＞３Ｍ／４の場合には、駆動方法Ｂのみを用いる方が、第１実施形態による駆動方法を用いる場合に比べて、強誘電体メモリの動作数が少なくなるので、この場合には、駆動方法Ｂのみを用いて強誘電体メモリを駆動させてもよい。
（第３実施形態）
この第３実施形態では、上記第１実施形態と異なり、強誘電体メモリの任意のワード線ＷＬに接続された全てのメモリセルに対して一括してアクセスを行う場合に、本発明を適用した例について説明する。
図２４は、本発明の第３実施形態による強誘電体メモリの全体構成を示したブロック図である。まず、図２４を参照して、第３実施形態の強誘電体メモリの全体構成について説明する。第３実施形態の強誘電体メモリは、メモリセルアレイ２１と、ロウデコーダ２２と、カラムデコーダ２３と、ロウアドレスバッファ２４と、カラムアドレスバッファ２５と、ライトアンプ２６と、入力バッファ２７と、カウンタ２８と、電圧センスアンプからなるリードアンプ２９と、出力バッファ３０と、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路３１とを備えている。なお、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路３１は、図１および図２に示した１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１と同様の構成を有する。また、この第３実施形態による強誘電体メモリでは、リードアンプ２９がメモリセルアレイ２１に直接接続されている。これ以外の第２実施形態による強誘電体メモリの構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
図２５は、本発明の第３実施形態によるメモリセルアレイにおいて、選択ＷＬ（ＷＬ５）に接続されたメモリセルが保持するデータを説明するための概略図である。図２６は、セル領域の定義を説明するための図である。また、図２７は、第３実施形態の駆動方法Ｃによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図であり、図２８は、第３実施形態の駆動方法Ｃによる通常アクセス時の書き込み動作を説明するための電圧波形図である。また、図２９は、第３実施形態の駆動方法Ｄによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。
以下、図２４〜図２９を参照して、第３実施形態による強誘電体メモリの動作について説明する。なお、第３実施形態の説明では、図２５に示すように、選択ＷＬがワード線ＷＬ５であるとする。また、この選択ＷＬ（ワード線ＷＬ５）に接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６に接続されたメモリセルにはデータ「１」が記憶されており、それ以外のビット線（ＢＬ１〜３、５、７、８）に接続されたメモリセルにはデータ「０」が記憶されているとする。また、図２６に示すように、選択ＷＬに接続されているメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ＷＬに接続されているメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６に接続されたメモリセル群を第３セル領域、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ４およびビット線ＢＬ６以外のビット線に接続されたメモリセル群を第４セル領域とする。すなわち、選択ＷＬ（ＷＬ５）に接続された第１セル領域および第２セル領域のメモリセルが選択セルであり、非選択ＷＬ（ＷＬ１〜４、６〜８）に接続された第３セル領域および第４セル領域のメモリセルが非選択セルである。
また、第３実施形態による強誘電体メモリでは、２つの駆動方法（駆動方法Ｃおよび駆動方法Ｄ）を用いてメモリの駆動を行う。ここで、駆動方法Ｃは、必要な動作数は少なくなる一方、読み出し−再書き込み動作または書き込み動作時に非選択セルの残留分極量が劣化する場合がある駆動方法である。また、駆動方法Ｄは、上記駆動方法Ｃに比べて必要な動作数は多くなる一方、読み出し−再書き込み動作時に非選択セルにデータの判別が不可能になるような大きな残留分極量の劣化は発生しない駆動方法である。
この第３実施形態では、通常のアクセス時には、駆動方法Ｃを用いて読み出し−再書き込み動作および書き込み動作を行うとともに、所定の回数の通常アクセス後、駆動方法Ｄを用いて、駆動方法Ｃによって蓄積されたメモリセルの残留分極量の劣化を回復させるためのリフレッシュ動作（回復動作）を行う。また、第３実施形態では、カウンタ２８を用いて駆動方法Ｃによる通常のアクセス回数を計数するとともに、カウンタ２８によって計数された所定のアクセス回数毎にリフレッシュ動作を行う。以下、通常のアクセスに用いる駆動方法Ｃおよびリフレッシュ動作に用いる駆動方法Ｄについて説明する。
（駆動方法Ｃ：通常アクセス動作）
（１）読み出し−再書き込み動作
図２７には、駆動方法Ｃにより選択セルに読み出し−再書き込み動作を行う際のワード線ＷＬおよびビット線ＢＬに印加する電圧波形が示されている。図２７に示すＴ１およびＴ２の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。まず、図２７を参照して、駆動方法Ｃによる読み出し−再書き込み動作について説明する。
図２７に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態では、全てのワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっている。そして、スタンバイ状態から、全てのＢＬをフローティング状態にする。そして、同じタイミングで、選択ＷＬ（ＷＬ３）をＶｃｃにする。この状態で、全ビット線ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。なお、このデータ「０」または「１」の判定は、上記第１実施形態と同様にして行う。このＴ１の期間の読み出し動作において、第１セル領域〜第４セル領域のメモリセル（図２６参照）には、以下の電位差がＴ秒間印加される。
すなわち、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がＴ秒間印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がＴ秒間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がＴ秒間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がＴ秒間印加される。
この時、非選択セル（第３および第４セル領域）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第３セル領域のメモリセルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第４セル領域のメモリセルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。なお、選択セルである第１セル領域のメモリセルのデータ「０」は、Ｔ１の期間の読み出し動作によって破壊されない一方、選択セルである第２セル領域のメモリセルのデータ「１」は、破壊されてデータ「０」が書き込まれた状態になる。
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、Ｔ２の期間において、第２セル領域のメモリセルにデータ「１」を再書き込みするための再書き込み動作を行う。このＴ２の期間では、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を２／３Ｖｃｃ、Ｔ１の読み出し動作においてデータ「１」が読み出されたメモリセルに接続されたビット線ＢＬ４およびＢＬ６（以下、「１」読み出しＢＬという）をＶｃｃ、Ｔ１の読み出し動作においてデータ「０」が読み出されたメモリセルに接続されたビット線ＢＬ１〜３、５、７および８（以下、「０」読み出しＢＬという）を１／３Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、以下の電位差が第１〜第４セル領域のメモリセルに印加される。
第１セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加される。これにより、データ「０」を保持する第１セル領域のメモリセルには、残留分極量の劣化が生じる。また、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。これにより、第２セル領域のメモリセルにデータ「１」が書き込まれるので、Ｔ１の期間の読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。また、第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加される。これにより、第３セル領域のメモリセルでは、データ「１」を保持していた場合には、残留分極量の回復が生じ、データ「０」を保持していた場合には、残留分極量の劣化が生じる。また、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加される。これにより、第４セル領域のメモリセルでは、データ「１」を保持していた場合には、残留分極量の劣化が生じ、データ「０」を保持していた場合には、残留分極量の回復が生じる。
上記したように、第３実施形態による強誘電体メモリでは、駆動方法Ｃによる通常アクセス時の読み出し−再書き込み動作を通じて、非選択セルである第３セル領域のメモリセルがデータ「０」を保持している場合には、２回分の残留分極量の劣化が生じる。このため、駆動方法Ｃによる読み出し−再書き込み動作が繰り返されることにより、非選択セルである第３セル領域のメモリセルに残留分極量の劣化が蓄積される。
（２）書き込み動作
図２８には、駆動方法Ｃによる通常アクセス時の書き込み動作を行う際のワード線ＷＬおよびビット線ＢＬに印加する電圧波形が示されている。次に、図２６および図２８を参照して、駆動方法Ｃによる通常アクセス時の書き込み動作について説明する。書き込み動作は、図２８のＴ１の期間で行われる「０」書き込み動作と、Ｔ２の期間で行われる「１」書き込み動作とを通じて行われる。また、Ｔ１およびＴ２の期間は、共に、Ｔ秒間とする。また、Ｔ１およびＴ２の期間で行われる各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、書き込み動作における各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっているとする。
図２８に示したＴ１の期間では、選択ＷＬ（ＷＬ５）に接続された全てのメモリセルに対して、一括してデータ「０」の書き込みを行う。まず、スタンバイ状態から、全てのビット線ＢＬを０Ｖに維持した状態で、ＷＬ５のみをＶｃｃにする。このとき、第１および第２セル領域のメモリセル（選択セル）にはＶｃｃの電位差がＴ１の期間印加される。また、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じない。
このＴ１の期間の経過後、ＷＬ５の電圧を０Ｖにしてスタンバイ状態に戻すことによって、一括「０」書き込み動作を完了する。このＴ１の期間において、データ「０」が保持されていた第１セル領域のメモリセルと、データ「１」が保持されていた第２セル領域のメモリセルとには、共にデータ「０」が書き込まれる。なお、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じないため、残留分極量の変化は生じない。
次に、図２８に示したＴ２の期間では、データ「１」の書き込みを行う。このＴ２の期間では、スタンバイ状態から、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を２／３Ｖｃｃ、データ「１」を書き込むべきメモリセル（第２セル領域）が接続されたビット線ＢＬ４およびＢＬ６（以下、「１」書き込みＢＬという）をＶｃｃ、データ「０」を書き込むべきメモリセル（第１セル領域）が接続されたビット線ＢＬ１〜３、５、７および８（以下、「０」書き込みＢＬという）を１／３Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、第１および第３セル領域のメモリセルには、−１／３Ｖｃｃ、第２セル領域のメモリセルには−Ｖｃｃ、第４セル領域のメモリセルには１／３Ｖｃｃの電位差が印加される。
この時、非選択セル（第３および第４セル領域）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。第３セル領域のメモリセルがデータ「１」を保持していた場合には、残留分極量の回復が生じ、データ「０」を保持していた場合には、残留分極量の劣化が生じる。また、第４セル領域のメモリセルがデータ「１」を保持していた場合には、残留分極量の劣化が生じ、データ「０」を保持していた場合には、残留分極量の回復が生じる。なお、選択セルである第１セル領域のメモリセルには、Ｔ１の期間の「０」書き込み動作の後に続けて、Ｔ２の期間の「１」書き込み動作を行う場合には、残留分極量の劣化が生じる。また、第１セル領域のメモリセルが元々データ「１」を保持していた場合には、残留分極量の回復が生じる。また、選択セルである第２セル領域のメモリセルには、データ「１」が書き込まれる。
上記したように、第３実施形態による強誘電体メモリでは、駆動方法Ｃによる通常アクセス時の書き込み動作によりデータ「１」を書き込む際に、非選択セルである第３セル領域のメモリセルがデータ「０」を保持していた場合には、残留分極量の劣化が生じ、非選択セルである第４セル領域のメモリセルがデータ「１」を保持していた場合には、残留分極量の劣化が生じる。このため、駆動方法Ｃによる通常アクセス時の書き込み動作が繰り返されることにより、非選択セルである第３セル領域のデータ「０」を保持しているメモリセルと、非選択セルである第４セル領域のデータ「１」を保持しているメモリセルとに残留分極量の劣化が蓄積される。
（駆動方法Ｄ：リフレッシュ動作）
図２９は、第３実施形態の駆動方法Ｄによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。以下、図２６および図２９を参照して、駆動方法Ｄによる読み出し−再書き込み動作（リフレッシュ動作）について説明する。
図２９に示すように、読み出し−再書き込み動作（リフレッシュ動作）は、Ｔ１、Ｔ２およびＴ３の期間で行われる。Ｔ１〜Ｔ３の期間は、同じＴ秒である。また、Ｔ１〜Ｔ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。ｔ１は、全てのビット線ＢＬをフローティング状態にする期間を示しており、ｔ１を開始するタイミングは、選択ＷＬにＶｃｃを印加するタイミングと同じか、または、数ｎｓｅｃ〜数十ｎｓｅｃ程度早くても良い。なお、このｔ１の期間は、上記第１実施形態の駆動方法Ｂと同様、十分短い期間に設定されている。
以下に、Ｔ１〜Ｔ３の期間での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは０Ｖとする。
（１）読み出し動作（Ｔ１）
図２９に示したＴ１の期間では、データの読み出しを行う。まず、スタンバイ状態から、全てのビット線ＢＬをフローティング状態にし、同じタイミングかまたは数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ＷＬ（ＷＬ５）をＶｃｃにする。この状態で全ビット線ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、上記第１実施形態による駆動方法Ａと同様にして行う。このｔ１の期間において、第１セル領域〜第４セル領域（図２６参照）のメモリセルには、以下の電位差が生じる。
すなわち、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がｔ１の期間印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がｔ１の期間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がｔ１の期間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がｔ１の期間印加される。
上記したように、ｔ１の期間は、十分短く設定されているので、ｔ１の期間に非選択ＷＬに接続された全てのメモリセル（第３および第４セル領域のメモリセル）に生じる残留分極量の劣化および回復は、後のＴ２およびＴ３の期間で行われる動作によって生じる残留分極量の劣化および回復と比較して実質的に無視することができる。
ｔ１の期間の経過後、全てのビット線ＢＬを０Ｖにする。この期間が、ｔ１以外のＴ１の期間に相当し、各メモリセルアレイにおける電位差は、次のようになる。すなわち、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差がＴ１−ｔ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じない。
このＴ１の期間の経過後、選択ＷＬであるワード線ＷＬ５の電圧を０Ｖにしてスタンバイ状態に戻すことによって、読み出し動作を完了する。Ｔ１の期間において、第１セル領域および第２セル領域のメモリセル（選択セル）の分極変化は、それぞれ、次のようになる。すなわち、読み出し動作により、データ「０」が記憶されていた第１セル領域のメモリセルのデータは破壊されない。その一方、データ「１」が記憶されていた第２セル領域のメモリセルのデータ「１」は破壊されてデータ「０」が書き込まれた状態になる。従って、第２セル領域のメモリセルにデータ「１」を再書き込みする必要がある。第３実施形態では、この再書き込み動作をＴ２、Ｔ３の期間で行う。
（２）再書き込み動作（Ｔ２、Ｔ３）
スタンバイ状態から、図２９に示したＴ２の期間において、選択ＷＬ（ＷＬ５）をＶｃｃ、非選択ＷＬ（ＷＬ１〜４、６〜８）を１／３Ｖｃｃ、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）を０Ｖ、「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を２／３Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、次の電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには１／３Ｖｃｃ、第２セル領域のメモリセルにはＶｃｃ、第４セル領域のメモリセルには−１／３Ｖｃｃの電位差が印加される。
このＴ２の期間の経過後、図２９に示すように、再びスタンバイ状態に戻す。なお、Ｔ２の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ次のようになる。第１セル領域のメモリセルは、Ｔ２の期間、１／３Ｖｃｃの電位差が印加されるため、残留分極量が回復される。また、Ｔ１の期間でデータ「０」が書き込まれた第２セル領域のメモリセルには、Ｔ２の期間、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。第３および第４セル領域のメモリセル（非選択セル）は、記憶しているデータの内容によって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルが「０」を保持していた場合、残留分極量の回復が生じ、「１」を保持していた場合、残留分極量の劣化が生じる。また、第４セル領域のメモリセルが「０」を保持していた場合、残留分極量の劣化が生じ、「１」を保持していた場合、残留分極量の回復が生じる。
次に、スタンバイ状態から、図２９に示したＴ３の期間において、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を２／３Ｖｃｃ、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）をＶｃｃ、「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を１／３Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、次の電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには−１／３Ｖｃｃ、第２セル領域のメモリセルには−Ｖｃｃ、第４セル領域のメモリセルには１／３Ｖｃｃの電位差が印加される。
Ｔ３の期間の経過後、図２９に示すように、再びスタンバイ状態に戻し、一連の読み出し−再書き込み動作が終了する。Ｔ３の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ、次のようになる。第１セル領域のメモリセルは、Ｔ３の期間−１／３Ｖｃｃの電位差が印加されるため、残留分極量が劣化する。また、第２セル領域のメモリセルには、Ｔ３の期間−Ｖｃｃの電位差が印加され、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。第３および第４セル領域のメモリセル（非選択セル）では、Ｔ２の期間と同様、記憶しているデータの内容によって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルが「０」を保持していた場合、残留分極量の劣化が生じ、「１」を保持していた場合、残留分極量の回復が生じる。また、第４セル領域のメモリセルが「０」を保持していた場合、残留分極量の回復が生じ、「１」を保持していた場合、残留分極量の劣化が生じる。
すなわち、第３実施形態による駆動方法Ｄを用いたリフレッシュ動作では、読み出し−再書き込み動作を通じて、選択ＷＬ（ＷＬ５）に接続されているメモリセルのうち、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１および第３および第４セル領域のメモリセル）で残留分極量の回復と劣化とが、必ず１回ずつ生じる。従って、読み出し−再書き込み動作を繰り返すことで、残留分極量が劣化し続けるメモリセルは存在しない。
第３実施形態による駆動方法Ｄを用いたリフレッシュ動作では、上記のように、読み出しおよび再書き込み動作を通じて、選択ＷＬ（ＷＬ５）に接続されているメモリセルのうち「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）に互いに逆方向の電圧（±１／３Ｖｃｃ）が１回ずつ印加されるので、読み出し動作時の分極劣化を抑制することができる。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのデータが消失するディスターブ現象を抑制することができる。
図３０は、リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。図３１は、第３実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。図３２は、第３実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図であり、図３３は、第３実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。次に、図３０〜図３３を参照して、第３実施形態による強誘電体メモリの駆動方法Ｄを用いたリフレッシュ動作に伴うメモリセルの残留分極量の変化について説明する。
この第３実施形態による駆動方法Ｄを用いたリフレッシュ動作では、各々のワード線ＷＬ毎に、そのワード線ＷＬに繋がる全てのメモリセルを一括してリフレッシュさせる。具体的には、図３０に示すように、まず、ワード線ＷＬ１に繋がる｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝、｛ＷＬ１、ＢＬ３｝、…｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝のメモリセルに対して、一括してリフレッシュ動作を行う。その後、ワード線ＷＬ２に繋がる｛ＷＬ２、ＢＬ１｝、｛ＷＬ２、ＢＬ２｝、｛ＷＬ２、ＢＬ３｝、…｛ＷＬ２、ＢＬ２ｎ−１｝、｛ＷＬ２、ＢＬ２ｎ｝のメモリセルに対して、一括してリフレッシュ動作を行う。この後、同様に、ワード線ＷＬ３〜ＷＬｎに繋がるメモリセルに対して、順番に、ワード線ＷＬ毎に一括してリフレッシュ動作を行う。これにより、全てのメモリセルに対してリフレッシュ動作を行う。
次に、図３１のように残留分極量が劣化した｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝、｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝のリフレッシュ動作前のメモリセルに対して、駆動方法Ｄを用いて２回のリフレッシュ動作を行った場合の各メモリセルの残留分極量の変化について説明する。なお、リフレッシュ動作前の状態において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセルは、データ「１」を保持しており、｛ＷＬ１、ＢＬ２ｎ｝のメモリセルは、データ「０」を保持している。また、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセルは、データ「０」を保持しており、｛ＷＬ２、ＢＬ２ｎ｝のメモリセルは、データ「１」を保持している。
まず、１回目のリフレッシュ動作では、ワード線ＷＬ１を選択ＷＬとして駆動方法Ｄを用いてリフレッシュ動作を行う。１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（選択セル）には、図３２に示すように、それぞれ、Ｖｃｃ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（選択セル）の残留分極量はデータ「１」書き込み動作直後の状態まで回復される。また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）には、それぞれ、Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）では、Ｔ１の期間（ｔ１以外の期間）に印加されるＶｃｃの電位差によって、一旦データ「０」書き込み動作直後の状態まで残留分極量が回復される。そして、Ｔ２の期間において、ヒステリシス曲線に沿って１／３Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ２の期間後にスタンバイ状態に戻ることによって、データ「０」書き込み動作直後の残留分極量まで戻る。この後、Ｔ３の期間において１回の−１／３Ｖｃｃ分の残留分極量の劣化が生じる。このため、１回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）は、データ「０」書き込み動作直後の残留分極量から１回の−１／３Ｖｃｃ分の残留分極量の劣化が生じた状態になる。
また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において残留分極量の劣化が生じるとともに、Ｔ３の期間において残留分極量の回復が生じる。このようにＴ２およびＴ３の期間において残留分極量の劣化と回復とが１回ずつ生じるので、Ｔ３の期間後の残留分極量は、Ｔ１（ｔ１以外の期間）の期間後の残留分極量と同じ状態になる。このため、１回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、リフレッシュ動作前（図３１参照）と同じ残留分極量が保持される。
また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において残留分極量の劣化が生じるとともに、Ｔ３の期間において残留分極量の回復が生じる。このようにＴ２およびＴ３の期間において残留分極量の劣化と回復とが１回ずつ生じるので、Ｔ３の期間後の残留分極量は、Ｔ１（ｔ１以外の期間）の期間後の残留分極量と同じ状態になる。このため、１回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（非選択セル）では、リフレッシュ動作前（図３１参照）と同じ残留分極量が保持される。
次に、ワード線ＷＬ２を選択ＷＬとして、駆動方法Ｄを用いて２回目のリフレッシュ動作を行う。２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（選択セル）には、図３３に示すように、それぞれ、Ｖｃｃ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（選択セル）はデータ「１」書き込み動作直後の残留分極量まで回復される。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）には、それぞれ、Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）は、Ｔ１の期間（ｔ１以外の期間）に印加されるＶｃｃの電位差によって、一旦データ「０」書き込み動作直後の残留分極量まで回復される。そして、Ｔ２の期間において、ヒステリシス曲線に沿って１／３Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ２の期間後にスタンバイ状態に戻ることによって、データ「０」書き込み動作直後の残留分極量まで戻る。この後、Ｔ３の期間において１回の−１／３Ｖｃｃ分の残留分極量の劣化が生じる。このため、２回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）は、データ「０」書き込み動作直後の残留分極量から１回の−１／３Ｖｃｃ分の残留分極量の劣化が生じた状態になる。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において、残留分極量の劣化が生じるとともに、Ｔ３の期間において残留分極量の回復が生じる。このようにＴ２およびＴ３の期間において、残留分極量の劣化および回復が１回ずつ生じるので、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（非選択セル）は、１回目のリフレッシュ動作後（図３２参照）と同じデータ「１」書き込み動作直後の残留分極量が保持される。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において残留分極量の劣化が生じるとともに、Ｔ３の期間において残留分極量の回復が生じる。このようにＴ２およびＴ３の期間において残留分極量の劣化と回復とが１回ずつ生じるので、Ｔ３の期間後の残留分極量は、Ｔ１（ｔ１以外の期間）の期間後の残留分極量と同じ状態になる。このため、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）では、１回目のリフレッシュ動作後（図３２参照）と同じ残留分極量が保持される。
上記したように、駆動方法Ｄによる１回目および２回目のリフレッシュ動作によって、残留分極量が劣化した｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝、｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝のメモリセルを、データの書き込み動作が行われた直後の残留分極量（データ「０」または「１」書き込み動作直後の残留分極量）、または、１回の−１／３Ｖｃｃ（１／３Ｖｃｃ）分の残留分極量の劣化が発生した状態に回復させることができる。また、一度リフレッシュ動作が行われたメモリセル（｛ＷＬ１、ＢＬ２ｎ−１｝および｛ＷＬ１、ＢＬ２ｎ｝）では、その後のリフレッシュ動作（２回目のリフレッシュ動作）において１回の−１／３Ｖｃｃ分以上の残留分極量の劣化は発生しない。なお、１回の−１／３Ｖｃｃ分の残留分極量の劣化が発生したとしても、この程度の劣化が発生した残留分極量は、リードアンプ２９（図２４参照）によってデータの判別が可能な残留分極量であるので、実質上、データの消失が発生するなどの問題が生じることはない。また、任意のワード線ＷＬに繋がるメモリセル（たとえば、図３２の｛ＷＬ１、ＢＬ２ｎ−１｝および｛ＷＬ１、ＢＬ２ｎ｝）に対してリフレッシュ動作を行っている間に、それ以外のメモリセルの内、リフレッシュ動作がまだ行われていないメモリセル（たとえば、図３２の｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝）では、残留分極量の劣化は進行しない。
第３実施形態では、上記のように、駆動方法Ｃを用いて選択セル（第１および第２セル領域のメモリセル）に対してアクセスすることにより非選択セル（第３および第４セル領域のメモリセル）に残留分極量の劣化が発生した後、全てのメモリセルに対して駆動方法Ｄを用いてワード線ＷＬ毎に一括してリフレッシュ動作を行うことにより、残留分極量の劣化が発生したメモリセルを含む全てのメモリセルをデータ「０」または「１」書き込み直後の残留分極量、または、１回の−１／３Ｖｃｃ（１／３Ｖｃｃ）分の残留分極量の劣化が発生した状態に回復させることができるので、残留分極量の劣化が発生することに起因してメモリセルのデータが消失するディスターブ現象を抑制することができる。
また、第３実施形態では、駆動方法Ｄによるリフレッシュ動作を、駆動方法Ｃによる通常アクセス毎に行うのではなく、所定のアクセス回数後に任意のメモリセルに残留分極量の劣化が蓄積した後に行うことによって、リフレッシュ動作をアクセス毎に行う場合に比べて、リフレッシュ動作の動作時間を大幅に低減することができる。これにより、リフレッシュ動作を行った場合にも強誘電体メモリの動作数が増大するのを抑制することができる。
（第４実施形態）
次に、本発明の第４実施形態について説明する。この第４実施形態では、リフレッシュ動作を行うまでの読み出し−再書き込み動作（通常アクセス）の合計の動作数とリフレッシュ動作を行うメモリセルが繋がるワード線ＷＬの数との関係により、上記第３実施形態による駆動方法（駆動方法Ｃにより所定回数の通常アクセスを行った後、駆動方法Ｄを用いてリフレッシュ動作を行う駆動方法）を用いる場合の方が、駆動方法Ｄのみによる駆動方法を用いる場合よりも適した条件について説明する。
まず、上記第３実施形態による駆動方法において、リフレッシュ動作（駆動方法Ｄ）を行うまでの読み出し−再書き込み動作（駆動方法Ｃ）の合計の動作数をＭ、リフレッシュ動作を行うメモリセルが繋がるワード線ＷＬの数をＮとする。そして、以下の条件１において、上記第３実施形態による駆動方法を用いる場合と駆動方法Ｄのみを用いる場合との各々の動作数（メモリセルの充放電回数）を計算する。そして、第３実施形態による駆動方法を用いる場合の動作数と、駆動方法Ｄのみを用いる場合の動作数とを比較することにより、どちらがサイクルタイム（動作時間）および消費電力をより低減することができるかについて検討する。なお、上記駆動方法ＣおよびＤのＴ１〜Ｔ３の各期間（図２７および図２９参照）の動作が、それぞれ、１回の動作数に相当するものとする。
（条件１）
この条件１では、読み出し−再書き込み動作のみを連続して行った後、リフレッシュ動作を行う。この条件１において、第３実施形態による動作数と駆動方法Ｄのみを用いる場合の動作数とは、それぞれ、以下のようになる。
第３実施形態による動作数＝Ｍ×２＋Ｎ×３
駆動方法Ｄのみを用いる場合の動作数＝Ｍ×３
したがって、この条件１では、Ｎ＜Ｍ／３のとき、第３実施形態による動作数が駆動方法Ｄのみを用いる場合の動作数に比べて小さくなる。
上記の結果から、Ｎ＜Ｍ／３の場合には、第３実施形態による駆動方法を用いることによって、駆動方法Ｄのみを用いる場合に比べて、強誘電体メモリの動作数を低減しやすいことが分かる。したがって、第４実施形態では、Ｎ＜Ｍ／３の場合において、第３実施形態による駆動方法を用いて強誘電体メモリの駆動を行うことにより、サイクルタイムおよび消費電力の低減を実現することが可能である。なお、Ｎ＞Ｍ／３の場合には、駆動方法Ｄのみを用いる方が、第３実施形態による駆動方法を用いる場合に比べて、動作数が少なくなるので、この場合には、駆動方法Ｄのみを用いて強誘電体メモリを駆動させてもよい。
（第５実施形態）
図３４は、本発明の第５実施形態による強誘電体メモリの全体構成を示したブロック図である。この第５実施形態では、上記第１実施形態によるランダムアクセス方式の強誘電体メモリにおいて、非選択セルに±１／３Ｖｃｃの代わりに±１／２Ｖｃｃの電位差を印加する場合の例について説明する。具体的には、この第５実施形態による強誘電体メモリでは、図３４に示すように、図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１１を、１／２Ｖｃｃ生成回路４１に置き換えている。これにより、非選択ワード線ＷＬ（非選択ＷＬ）および非選択ビット線ＢＬ（非選択ＢＬ）には、１／２Ｖｃｃの電圧を印加可能である。第５実施形態による強誘電体メモリのその他の構成は、図１に示した第１実施形態による強誘電体メモリの構成と同様である。
この第５実施形態では、ワード線ＷＬおよびビット線ＢＬに印加する電圧は、０Ｖ、１／２Ｖｃｃ、Ｖｃｃの３種類であるので、上記第１および第２実施形態においてワード線ＷＬおよびビット線ＢＬに印加する４種類の電圧（０Ｖ、１／３Ｖｃｃ、２／３ＶｃｃおよびＶｃｃ）に比べて、１種類少ない。これにより、第５実施形態では、上記第１および第２実施形態に比べて、電圧生成回路（１／２Ｖｃｃ生成回路４１）および制御回路系を簡素化することができる。
次に、図３および図３４〜図３８を参照して、第５実施形態による強誘電体メモリにおける読み出し−再書き込み動作および書き込み動作について説明する。
第５実施形態による強誘電体メモリの読み出し−再書き込み動作および書き込み動作は、非選択ＷＬおよび非選択ＢＬに１／３Ｖｃｃおよび２／３Ｖｃｃを印加する代わりに、１／２Ｖｃｃを印加すること以外は、上記第１実施形態による動作と同様である。また、この第５実施形態では、２つの駆動方法（駆動方法Ｅおよび駆動方法Ｆ）を用いて強誘電体メモリの動作を行う。ここで、駆動方法Ｅは、必要な動作数は少なくなる一方、読み出し−再書き込み動作または書き込み動作時に非選択セルの残留分極量が劣化する場合がある駆動方法である。また、駆動方法Ｆは、駆動方法Ｅに比べて必要な動作数は多くなる一方、非選択セルにデータの判別が不可能になるような大きな残留分極量の劣化は発生しない駆動方法である。
この第５実施形態では、通常のアクセス時には、駆動方法Ｅを用いて読み出し−再書き込み動作および書き込み動作を行うとともに、所定の回数の通常アクセス後、駆動方法Ｆを用いて、駆動方法Ｅにより蓄積されたメモリセルの残留分極量の劣化を回復させるためのリフレッシュ動作（回復動作）を行う。また、第５実施形態では、上記第１実施形態と同様、カウンタ８（図３４参照）を用いて駆動方法Ｅによる通常のアクセス回数を計数するとともに、カウンタ８によって計数された所定のアクセス回数毎にリフレッシュ動作を行う。以下、通常のアクセスに用いる駆動方法Ｅおよびリフレッシュ動作に用いる駆動方法Ｆについて説明する。
（駆動方法Ｅ：通常アクセス動作）
（１）読み出し−再書き込み動作
図３５および図３６は、第５実施形態の駆動方法Ｅによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。図３５に示すＴ１、Ｔ２および図３６に示すＴ１の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。まず、図３、図３５および図３６を参照して、駆動方法Ｅによる読み出し−再書き込み動作について説明する。
図３５および図３６に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっている。そして、スタンバイ状態から、選択ＢＬをフローティング状態にする。同じタイミングで、選択ＷＬをＶｃｃにするとともに、非選択ＷＬおよび非選択ＢＬを共に１／２Ｖｃｃにする。この状態で、選択ＢＬの電位差を検知することによって、データ「０」またはデータ「１」の判定を行う。さらに、データ「０」または「１」の判定終了後、選択ＢＬを再び０Ｖに戻す。なお、Ｔ１の期間をＴ秒間とし、選択ＢＬがフローティング状態になっている時間をｔ１とする。このｔ１秒は、上記第１実施形態の駆動方法Ｂと同様、十分短く設定されているものとする。
この場合、Ｔ１の期間の読み出し動作では、図３に示した選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第１セルには、１／２Ｖｃｃの電位差がＴ秒間印加される。また、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルには、１／２Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がｔ１秒間印加されるとともに、１／２Ｖｃｃの電位差がＴ−ｔ１秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セルには、０Ｖの電位差がＴ秒間印加される。また、選択ＷＬと選択ＢＬとの交点に位置する選択セルである第４セルには、Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がｔ１秒間印加されるとともに、Ｖｃｃの電位差がＴ−ｔ１秒間印加される。
この時、非選択セル（第１セル〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。なお、選択セルである第４セルにデータ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、データ「０」の残留分極量が保持される。
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、上記読み出し動作において、選択セルからデータ「１」が読み出された場合には、図３５に示すように、Ｔ２の期間において、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにすることによってデータ「１」の再書き込み動作を行う。この場合、Ｔ２の期間において、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび０Ｖの電位差が印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第４セルでは、−Ｖｃｃの電位差が印加されることにより、データ「１」の再書き込み動作が完了する。
一方、上記読み出し動作において、選択セル（第４セル）からデータ「０」が読み出された場合には、上記したようにＴ１の期間において、選択セルのデータ「０」の残留分極量が保持されるので、図３６に示すように、Ｔ１以降の期間において再書き込み動作を行わない。これにより、非選択セルである第１〜第３セルでは、Ｔ１の期間の読み出し動作によって生じた残留分極量の劣化および回復が保持される。
駆動方法Ｅによる通常アクセス時の読み出し−再書き込み動作では、上記のように、選択セルからデータ「１」が読み出された場合には、非選択セルである第１および第２セルには、残留分極量の劣化と回復とが１回ずつ生じるので、残留分極量は変化しない。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じないので、残留分極量は変化しない。その一方で、選択セルからデータ「０」が読み出された場合には、非選択セルである第１セルにデータ「１」が保持されている場合と、非選択セルである第２セルにデータ「１」が保持されている場合とに、それぞれ、残留分極量の劣化が生じる。したがって、駆動方法Ｅを用いてデータ「０」の読み出し動作を繰り返すことによって、データ「１」を保持している第１セルと、データ「１」を保持している第２セルとに残留分極量の劣化が蓄積される。
図３７は、第５実施形態の駆動方法Ｅによる通常アクセス時の書き込み動作を説明するための電圧波形図である。図３および図３７を参照して、駆動方法Ｅによる書き込み動作について説明する。
（２）書き込み動作
まず、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっている。そして、選択セルにデータ「０」を書き込む時には、Ｔ１の期間において選択ＷＬ、選択ＢＬ、非選択ＷＬおよび非選択ＢＬに、それぞれ、Ｖｃｃ、０Ｖ、１／２Ｖｃｃおよび１／２Ｖｃｃを印加する。これにより、Ｔ１の期間の「０」書き込み動作において、第１セル〜第４セル（図３参照）には、以下の電位差が印加される。
すなわち、Ｔ１の期間の「０」書き込み動作では、非選択セルである第１セルには、１／２Ｖｃｃの電位差が印加される。また、非選択セルである第２セルには、１／２Ｖｃｃの電位差が印加される。また、非選択セルである第３セルには、０Ｖの電位差が印加される。また、選択セルである第４セルには、Ｖｃｃの電位差が印加される。これにより、第４セルにはデータ「０」が書き込まれる。
この時、非選択セル（第１〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。
次に、選択セルにデータ「１」を書き込む場合には、図３７の期間Ｔ２に示すように、スタンバイ状態から、選択ＷＬ、選択ＢＬ、非選択ＷＬおよび非選択ＢＬにそれぞれ、０Ｖ、Ｖｃｃ、１／２Ｖｃｃおよび１／２Ｖｃｃを印加する。これにより、Ｔ２の期間の「１」書き込み動作において、第１セル〜第４セル（図３参照）には、以下の電位差が印加される。
すなわち、Ｔ２の期間の「１」書き込み動作では、非選択セルである第１セルには、−１／２Ｖｃｃの電位差が印加される。また、非選択セルである第２セルには、−１／２Ｖｃｃの電位差が印加される。また、非選択セルである第３セルには、０Ｖの電位差が印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差が印加される。これにより、第４セルにはデータ「１」が書き込まれる。
この時、非選択セル（第１〜第３セル）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。
駆動方法Ｅによる通常アクセス時の書き込み動作では、上記のように、データ「０」書き込み動作において、非選択セルである第１セルがデータ「１」を保持している場合、および、非選択セルである第２セルがデータ「１」を保持している場合には、残留分極量の劣化が生じる。また、データ「１」書き込み動作において、非選択セルである第１セルがデータ「０」を保持している場合、および、非選択セルである第２セルがデータ「０」を保持している場合に残留分極量の劣化が生じる。したがって、駆動方法Ｅを用いてデータ「０」の書き込みのみを繰り返すような場合には、データ「１」を保持している第１セルおよび第２セルに残留分極量の劣化が蓄積される。また、駆動方法Ｅを用いてデータ「１」の書き込みのみを繰り返すような場合には、データ「０」を保持している第１セルおよび第２セルに残留分極量の劣化が蓄積される。ただし、データ「０」の書き込み動作とデータ「１」の書き込み動作とを同じ回数ずつ交互に行えば、それに応じて第１および第２セルに残留分極量の劣化および回復が同じ回数ずつ生じるので、残留分極量の劣化は蓄積されない。
（駆動方法Ｆ：リフレッシュ動作）
図３８は、第５実施形態の駆動方法Ｆによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。以下、図３８を参照して、駆動方法Ｆによる読み出し−再書き込み動作について説明する。
（１）読み出し動作（Ｔ１）
図３８に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態（０Ｖ）から、選択ＢＬをフローティング状態にする。同じタイミングで、選択ＷＬをＶｃｃ、非選択ＷＬを１／２Ｖｃｃ、非選択ＢＬを１／２Ｖｃｃにする。この状態で、選択ＢＬの電位を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、上記第１実施形態と同様にして行う。さらに、データ「０」または「１」の判定終了後、選択ＢＬを再び０Ｖに戻す。なお、Ｔ１の期間をＴ秒間とし、選択ＢＬがフローティング状態になっている時間をｔ１秒とする。なお、選択ＢＬがフローティング状態になっているｔ１秒間は、上記第１実施形態と同様、十分短い時間に設定されているものとする。
この場合、非選択セルである第１セルには、１／２Ｖｃｃの電位差がＴ秒間印加される。また、非選択セルである第２セルには、１／２Ｖｃｃ−選択ＢＬの電位（フローティング電位）がｔ１秒間印加されるとともに、１／２Ｖｃｃの電位差がＴ−ｔ１秒間印加される。また、非選択セルである第３セルには、０Ｖの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がｔ１秒間印加された後、Ｖｃｃの電位差がＴ−ｔ１秒間印加される。
上記したように、選択ＢＬがフローティング状態になっているｔ１秒間は十分短い時間に設定されているので、Ｔ１の期間の読み出し動作では、以下のように残留分極量が変化する。すなわち、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第４セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、データ「０」の残留分極量が保持される。
（２）データ「１」再書き込み動作（Ｔ２）
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、Ｔ２の期間において、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにする。この場合、Ｔ２の期間では、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび０ＶがＴ秒間印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第４セルでは、−Ｖｃｃの電位差がＴ秒間印加される。このため、Ｔ１の期間の読み出し動作でデータ「１」が読み出された場合、このＴ２の期間の動作により、データ「１」の再書き込み動作が完了するので、この時点で読み出し−再書き込み動作を終了させる。
（３）データ「０」再書き込みのための補償動作（Ｔ３）
上記したＴ２の期間のデータ「１」再書き込み動作の後、一旦スタンバイ状態に戻す。その後、Ｔ３の期間において、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにする。この場合、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび０Ｖの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第４セルでは、上記Ｔ２の期間の動作により保持するデータは「１」になっているが、再度データ「１」を書き込む状態となる。
（４）データ「０」再書き込み動作（Ｔ４）
上記Ｔ３の期間のデータ「０」再書き込みのための補償動作の後、一旦スタンバイ状態に戻す。その後、Ｔ４の期間において、選択ＷＬをＶｃｃ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを１／２Ｖｃｃにする。これにより、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／２Ｖｃｃ、１／２Ｖｃｃ、０Ｖの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、残留分極量の劣化が生じ、データ「０」が保持されている場合には、残留分極量の回復が生じる。また、非選択セルである第３セルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第４セルでは、Ｖｃｃの電位差が印加されるため、データ「０」が再書き込みされた状態となる。このＴ４の期間の動作によって、一連の読み出し−再書き込み動作を終了する。
この第５実施形態による駆動方法Ｆを用いたリフレッシュ動作では、読み出し−再書き込み動作において、データ「１」が読み出された場合にはＴ２の期間の動作まで進み、データ「０」が読み出された場合にはＴ４の期間の動作まで進む。その後、それぞれ次回の読み出しおよび再書き込み動作に移る。この第５実施形態による駆動方法Ｆでは、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、残留分極量の劣化の回数と残留分極量の回復の回数とが等しくなるか、または、残留分極量の劣化および回復のどちらも生じない。したがって、読み出し−再書き込み動作を繰り返し行ったとしても、非選択セルにおいて残留分極量の劣化が蓄積されていくことはないので、最終的に保持しているデータが消失することはない。
すなわち、第５実施形態による駆動方法Ｆを用いたリフレッシュ動作では、読み出し−再書き込み動作を通じて、非選択セルのディスターブによる残留分極量の劣化を打ち消す方向に、非選択セルのうち第１セルには、±１／２Ｖｃｃを交互に印加するとともに、非選択セルのうち第２セルには、１／２Ｖｃｃ−選択ビット線の電位、および、１／２Ｖｃｃと、−１／２Ｖｃｃとを交互に印加し、さらに非選択セルのうち第３セルには、０Ｖを印加することによって、残留分極量の劣化による非選択セルのデータの消失を有効に抑制することができる。
図３９は、リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。図４０は、第５実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。図４１は、第５実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図であり、図４２は、第５実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。図４３は、第５実施形態によるメモリセルの３回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。次に、図３９〜図４３を参照して、第５実施形態による強誘電体メモリの駆動方法Ｆによるリフレッシュ動作に伴うメモリセルの残留分極量の変化について説明する。
この第５実施形態では、上記第１実施形態と同様、リフレッシュ動作をワード線ＷＬ毎に行う。具体的には、図３９に示すように、まず、ワード線ＷＬ１に繋がる｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝、｛ＷＬ１、ＢＬ３｝…｛ＷＬ１、ＢＬｎ｝のメモリセルに対して、順番にリフレッシュ動作を行う。その後、ワード線ＷＬ２に繋がる｛ＷＬ２、ＢＬ１｝、｛ＷＬ２、ＢＬ２｝、｛ＷＬ２、ＢＬ３｝…｛ＷＬ２、ＢＬｎ｝のメモリセルに対して、順番にリフレッシュ動作を行う。この後、同様に、ワード線ＷＬ３〜ＷＬｎに繋がるメモリセルに対して順次リフレッシュ動作を行う。これにより、全てのメモリセルに対してリフレッシュ動作を行う。
次に、図４０のように残留分極量が劣化した｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のリフレッシュ動作前のメモリセルに対して、駆動方法Ｆを用いて３回のリフレッシュ動作を行った場合の各メモリセルの残留分極量の変化について説明する。なお、この駆動方法Ｆによる３回のリフレッシュ動作は、±１／３Ｖｃｃの電位差の代わりに±１／２Ｖｃｃの電位差をメモリセルに印加すること以外は上記第１実施形態による３回のリフレッシュ動作（図１１〜図１３参照）と同様である。
まず、１回目のリフレッシュ動作では、｛ＷＬ１、ＢＬ１｝のメモリセルを選択セルとして駆動方法Ｆを用いてリフレッシュ動作を行う。｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）には、図４１に示すように、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間において、それぞれ、Ｖｃｃ、−Ｖｃｃ、−ＶｃｃおよびＶｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、図４１に示すように、｛ＷＬ１、ＢＬ１｝のメモリセル（選択セル）の残留分極量はデータ「０」書き込み直後の状態まで回復される。また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ４の各期間において、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、１／２Ｖｃｃ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび１／２Ｖｃｃの電位差が印加されるとともに、｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／２Ｖｃｃ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、互いに逆方向の±１／２Ｖｃｃの電位差が２回ずつ印加されるので、残留分極量の回復と劣化とが２回ずつ発生する。このため、１回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）は、リフレッシュ動作前の残留分極量（図４０参照）と同じ残留分極量に保持される。
次に、｛ＷＬ１、ＢＬ２｝のメモリセルを選択セルとして、駆動方法Ｆを用いて、２回目のリフレッシュ動作を行う。この２回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）には、図４２に示すように、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間において、それぞれ、Ｖｃｃ、−Ｖｃｃ、−ＶｃｃおよびＶｃｃの電位差が印加される。これにより、２回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２｝のメモリセル（選択セル）の残留分極量は、データ「０」書き込み直後の状態まで回復される。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ４の各期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）には、それぞれ、１／２Ｖｃｃ、−１／２Ｖｃｃ、−１／２Ｖｃｃおよび１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において、ヒステリシス曲線に沿って１／２Ｖｃｃに対応した残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによってデータ「０」書き込み直後の残留分極量に戻るので、Ｔ１の期間（ｔ１以外の期間）に印加される電位差は、残留分極量の劣化および回復のどちらにも寄与しない。そして、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ２およびＴ３の期間において残留分極量の劣化が２回分発生するとともに、Ｔ４の期間において残留分極量の回復が１回分発生するので、２回目のリフレッシュ動作後には、１回の−１／２Ｖｃｃ分の残留分極量の劣化が発生する。
また、２回目のリフレッシュ動作時の｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）では、Ｔ１（ｔ１以外の期間）〜Ｔ４の各期間で、互いに逆方向の±１／２Ｖｃｃの電位差が２回ずつ印加されることにより、残留分極量の回復と劣化とが２回ずつ発生する。このため、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ３｝のメモリセル（非選択セル）は、１回目のリフレッシュ動作後（図４１参照）と同じ残留分極量に保持される。
次に、｛ＷＬ１、ＢＬ３｝のメモリセルを選択セルとして、駆動方法Ｆを用いて３回目のリフレッシュ動作を行う。この３回目のリフレッシュ動作において、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）には、図４３に示すように、Ｔ１（ｔ１以外の期間）およびＴ２の各期間において、それぞれ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、３回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ３｝のメモリセル（選択セル）の残留分極量は、データ「１」書き込み直後の残留分極量まで回復される。
また、３回目のリフレッシュ動作のＴ１（ｔ１以外の期間）およびＴ２の各期間において、｛ＷＬ１、ＢＬ１｝および｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）には、それぞれ、１／２Ｖｃｃおよび−１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）では、Ｔ１（ｔ１以外の期間）およびＴ２の各期間で、互いに逆方向の±１／２Ｖｃｃの電位差が同じ回数ずつ印加されることにより、残留分極量の回復と劣化とが同じ回数ずつ発生する。このため、３回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ１｝のメモリセル（非選択セル）は、２回目のリフレッシュ動作後の残留分極量（図４２参照）と同じ残留分極量に保持される。また、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において、ヒステリシス曲線に沿って１／２Ｖｃｃに対応した残留分極量に移動した後、Ｔ１の動作後にスタンバイ状態に戻ることによってデータ「０」書き込み直後の状態に戻るので、Ｔ１の期間（ｔ１以外の期間）に印加される電位差は、残留分極量の劣化および回復のどちらにも寄与しない。そして、｛ＷＬ１、ＢＬ２｝のメモリセル（非選択セル）では、Ｔ２の期間において残留分極量の劣化が１回分発生するので、３回目のリフレッシュ動作後には、１回の−１／２Ｖｃｃ分の残留分極量の劣化が発生する。
上記したように、駆動方法Ｆによる１〜３回目のリフレッシュ動作によって、残留分極量の劣化が発生した｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝のメモリセルを、データの書き込み動作が行われた直後の残留分極量（データ「０」または「１」書き込み直後の残留分極量）に回復させることができる。また、一度リフレッシュ動作が行われたメモリセル（｛ＷＬ１、ＢＬ１｝）では、その後のリフレッシュ動作（２回目および３回目のリフレッシュ動作）において、１回の−１／２Ｖｃｃ分以上の残留分極量の劣化は発生しない。なお、１回の−１／２Ｖｃｃ分の残留分極量の劣化が発生したとしても、この程度の劣化が発生した残留分極量は、リードアンプ９（図３４参照）によってデータの判定が可能な残留分極量であるので、実質上、データの消失が発生するなどの問題が生じることはない。また、上記したように任意のメモリセル（図４１の｛ＷＬ１、ＢＬ１｝）に対してリフレッシュ動作を行っている間に、それ以外のメモリセルの内、リフレッシュ動作がまだ行われていないメモリセル（図４１の｛ＷＬ１、ＢＬ２｝および｛ＷＬ１、ＢＬ３｝）では、残留分極量の劣化が進行しない。
第５実施形態では、上記のように、駆動方法Ｅを用いて選択セル（第４セル）に対してアクセスすることにより非選択セル（第１および第２セル）に残留分極量の劣化が発生した後、全てのメモリセルに対して駆動方法Ｆを用いて順番にリフレッシュ動作を行うことにより、残留分極量の劣化が発生したメモリセルを含む全てのメモリセルをデータ「０」または「１」書き込み直後の残留分極量、または、１回の−１／２Ｖｃｃ（１／２Ｖｃｃ）分の残留分極量の劣化が発生した状態に回復させることができるので、残留分極量の劣化が発生することに起因してメモリセルのデータが消失するディスターブ現象を抑制することができる。
また、第５実施形態では、駆動方法Ｆによるリフレッシュ動作を、駆動方法Ｅによる通常アクセス毎に行うのではなく、所定のアクセス回数後に任意のメモリセルに残留分極量の劣化が蓄積した後に行うことによって、リフレッシュ動作をアクセス毎に行う場合に比べて、リフレッシュ動作の動作時間を大幅に低減することができる。これにより、リフレッシュ動作を行った場合にも強誘電体メモリの動作数が増大するのを抑制することができる。
（第６実施形態）
図４４は、本発明の第６実施形態による強誘電体メモリの全体構成を示したブロック図である。この第６実施形態では、上記第３実施形態によるワード線ＷＬ一括アクセス方式の強誘電体メモリにおいて、±１／３Ｖｃｃの代わりに±１／２Ｖｃｃの電位差をメモリセルに印加する例について説明する。
まず、図４４を参照して、第６実施形態の強誘電体メモリは、上記第３実施形態による強誘電体メモリにおいて、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路３１（図２４参照）を１／２Ｖｃｃ生成回路５１に置き換えた構成を有している。これ以外の第６実施形態による強誘電体メモリの構成は、上記第３実施形態による強誘電体メモリの構成と同様である。
この第６実施形態では、ワード線ＷＬおよびビット線ＢＬに印加する電圧は、０Ｖ、１／２Ｖｃｃ、Ｖｃｃの３種類であるので、上記第３および第４実施形態においてワード線ＷＬおよびビット線ＢＬに印加する４種類の電圧（０Ｖ、１／３Ｖｃｃ、２／３ＶｃｃおよびＶｃｃ）に比べて、１種類少ない。これにより、第６実施形態では、上記第３および４実施形態に比べて、電圧生成回路（１／２Ｖｃｃ生成回路５１）および制御回路系を簡素化することができる。
次に、図２６、図４５〜図４７を参照して、第６実施形態による強誘電体メモリの動作について説明する。
この第６実施形態による強誘電体メモリでは、２つの駆動方法（駆動方法Ｇおよび駆動方法Ｈ）を用いてメモリの駆動を行う。ここで、駆動方法Ｇは、必要な動作数は少なくなる一方、読み出し−再書き込み動作または書き込み動作時に非選択セルの残留分極量が劣化する場合がある駆動方法である。また、駆動方法Ｈは、駆動方法Ｇに比べて必要な動作数は多くなる一方、読み出し−再書き込み動作時に非選択セルにデータの判別が不可能になるような大きな残留分極量の劣化は発生しない駆動方法である。
この第６実施形態では、通常のアクセス時には、駆動方法Ｇを用いて読み出し−再書き込み動作および書き込み動作を行うとともに、所定の回数の通常アクセス後、駆動方法Ｈを用いて、駆動方法Ｇによって蓄積されたメモリセルの残留分極量の劣化を回復させるためのリフレッシュ動作（回復動作）を行う。また、第６実施形態では、上記第３実施形態と同様、カウンタ２８を用いて駆動方法Ｇによる通常のアクセス回数を計数するとともに、カウンタ２８によって計数された所定のアクセス回数毎にリフレッシュ動作を行う。以下、通常のアクセスに用いる駆動方法Ｇおよびリフレッシュ動作に用いる駆動方法Ｈについて説明する。
（駆動方法Ｇ：通常アクセス動作）
（１）読み出し−再書き込み動作
図４５は、第６実施形態の駆動方法Ｇによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。図４６は、第６実施形態の駆動方法Ｇによる通常アクセス時の書き込み動作を説明するための電圧波形図である。図４５および図４６に示すＴ１およびＴ２の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。以下、図４５および図４６を参照して、駆動方法Ｇによる読み出し−再書き込み動作および書き込み動作（通常アクセス）について説明する。
図４５に示したＴ１の期間では、読み出し動作を行う。この読み出し動作は、上記第３実施形態の駆動方法Ｃによる動作と同様である。このＴ１の期間の読み出し動作において、第１セル〜第４セル（図２６参照）には、次の電位差がＴ秒間印加される。第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がＴ秒間印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がＴ秒間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がＴ秒間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がＴ秒間印加される。
この時、非選択セル（第３および第４セル領域）に次のデータが保持されていた場合、残留分極量の劣化および回復が生じる。すなわち、非選択セルである第３セル領域のメモリセルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。また、非選択セルである第４セル領域のメモリセルに、データ「１」が保持されている場合には、残留分極量の回復が生じ、データ「０」が保持されている場合には、残留分極量の劣化が生じる。なお、選択セルである第１セル領域のメモリセルのデータ「０」は、Ｔ１の期間の読み出し動作によって破壊されない一方、選択セルである第２セル領域のメモリセルのデータ「１」は、破壊されてデータ「０」が書き込まれた状態になる。
上記したＴ１の期間の読み出し動作の後、一旦スタンバイ状態に戻す。その後、Ｔ２の期間において、第２セル領域のメモリセルにデータ「１」を再書き込みするための再書き込み動作を行う。このＴ２の期間では、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を１／２Ｖｃｃ、「１」読み出しＢＬ（ＢＬ４および６）をＶｃｃ、「０」読み出しＢＬ（ＢＬ１〜３、５、７および８）を１／２Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、以下の電位差が第１〜第４セル領域のメモリセルに印加される。
第１セル領域のメモリセルには、−１／２Ｖｃｃの電位差が印加される。これにより、データ「０」を保持する第１セル領域のメモリセルには、残留分極量の劣化が生じる。また、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。これにより、第２セル領域のメモリセルには、データ「１」が書き込まれる。また、第３セル領域のメモリセルには、−１／２Ｖｃｃの電位差が印加される。これにより、第３セル領域のメモリセルでは、データ「１」を保持していた場合には、残留分極量の回復が生じ、データ「０」を保持していた場合には、残留分極量の劣化が生じる。また、第４セル領域のメモリセルには、０Ｖの電位差が印加される。これにより、第４セル領域のメモリセルでは、残留分極量の劣化および回復のどちらも生じない。
上記したように第６実施形態による強誘電体メモリでは、駆動方法Ｇによる通常アクセス時の読み出し−再書き込み動作を通じて、非選択セルである第３セル領域のメモリセルがデータ「０」を保持している場合には、２回分の残留分極量の劣化が生じ、非選択セルである第４セル領域のメモリセルがデータ「０」を保持している場合には、１回分の残留分極量の劣化が生じる。このため、駆動方法Ｇによる読み出し−再書き込み動作が繰り返されることにより、非選択セルである第３セル領域および第４セル領域のメモリセルに残留分極量の劣化が蓄積される。
（２）書き込み動作
図４６は、駆動方法Ｇによる通常アクセス時の書き込み動作を説明するための電圧波形図である。次に、図２６および図４６を参照して、駆動方法Ｇによる通常アクセス時の書き込み動作について説明する。書き込み動作は、図４６のＴ１の期間で行われる「０」書き込み動作と、Ｔ２の期間で行われる「１」書き込み動作とを通じて行われる。また、Ｔ１およびＴ２の期間は、共に、Ｔ秒間とする。また、Ｔ１およびＴ２の期間で行われる各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、書き込み動作における各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、共に、０Ｖになっているとする。
図４６に示したＴ１の期間では、選択ＷＬ（ＷＬ５）に接続された全てのメモリセルに対して、一括してデータ「０」の書き込みを行う。まず、スタンバイ状態から、全てのビット線ＢＬを０Ｖに維持した状態で、選択ＷＬ（ＷＬ５）のみをＶｃｃにする。このとき、第１および第２セル領域のメモリセル（選択セル）にはＶｃｃの電位差がＴ１の期間印加される。また、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じない。
このＴ１の期間の経過後、選択ＷＬ（ＷＬ５）の電圧を０Ｖにしてスタンバイ状態に戻すことによって、一括「０」書き込み動作を完了する。このＴ１の期間において、データ「０」が保持されていた第１セル領域のメモリセルと、データ「１」が保持されていた第２セル領域のメモリセルとには、共にデータ「０」が書き込まれる。なお、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じないため、残留分極量の変化は生じない。
次に、図４６に示したＴ２の期間では、データ「１」の書き込みを行う。このＴ２の期間では、スタンバイ状態から、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を１／２Ｖｃｃ、「１」書き込みＢＬ（ＢＬ４およびＢＬ６）をＶｃｃ、「０」書き込みＢＬ（ＢＬ１〜３、５、７、８）を１／２Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、第１セル領域のメモリセルには、１／２Ｖｃｃ、第２セル領域のメモリセルには−Ｖｃｃ、第３セル領域のメモリセルには、−１／２Ｖｃｃ、第４セル領域のメモリセルには０Ｖの電位差が印加される。
これにより、第３セル領域のメモリセルがデータ「１」を保持していた場合には、残留分極量の回復が生じ、データ「０」を保持していた場合には、残留分極量の劣化が生じる。また、第４セル領域のメモリセルでは、残留分極量の劣化および回復のどちらも生じない。また、選択セルである第１セル領域のメモリセルでは、データ「０」が保持される。また、選択セルである第２セル領域のメモリセルには、データ「１」が書き込まれる。
上記したように、第６実施形態による強誘電体メモリでは、駆動方法Ｇによる通常アクセス時の書き込み動作によりデータ「１」を書き込む際に、非選択セルである第３セル領域のメモリセルがデータ「０」を保持していた場合には、残留分極量の劣化が生じる。このため、駆動方法Ｇによる通常アクセス時の書き込み動作が繰り返されることにより、非選択セルである第３セル領域のデータ「０」を保持しているメモリセルに残留分極量の劣化が蓄積される。
（駆動方法Ｈ：リフレッシュ動作）
図４７は、第６実施形態の駆動方法Ｈによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。以下、図２６および図４７を参照して、駆動方法Ｈによる読み出し−再書き込み動作（リフレッシュ動作）について説明する。
図４７に示すように、読み出し−再書き込み動作（リフレッシュ動作）は、Ｔ１、Ｔ２およびＴ３の期間で行われる。また、Ｔ１〜Ｔ３の期間は同じＴ秒とする。また、Ｔ１〜Ｔ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。ｔ１は、全てのビット線ＢＬをフローティング状態にする期間を示している。以下に、Ｔ１〜Ｔ３の期間での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは０Ｖとする。
（１）読み出し動作（Ｔ１）
図４７に示したＴ１の期間では、データの読み出しを行う。まず、スタンバイ状態から、全てのビット線ＢＬをフローティング状態にし、同じタイミングかまたは数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ＷＬ（ＷＬ５）をＶｃｃにする。この状態で、上記第３実施形態と同様にして、データ「０」またはデータ「１」の判定を行う。
また、全てのビット線ＢＬをフローティング状態にするｔ１の期間において、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差が印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がｔ１の期間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がｔ１の期間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がｔ１の期間印加される。
ｔ１の期間の経過後、全てのビット線ＢＬを０Ｖにする。この期間が、ｔ１以外のＴ１の期間に相当する。このｔ１以外のＴ１の期間では、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差がＴ−ｔ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じないので残留分極量の劣化および回復のどちらも生じない。
このＴ１の期間の経過後、選択ＷＬであるワード線ＷＬ５の電圧を０Ｖにしてスタンバイ状態に戻すことによって、読み出し動作を完了する。Ｔ１の期間において、第１セル領域および第２セル領域のメモリセル（選択セル）の分極変化は、次のようになる。すなわち、読み出し動作により、データ「０」が記憶されていた第１セル領域のメモリセルのデータは破壊されない。その一方、データ「１」が記憶されていた第２セル領域のメモリセルのデータ「１」は破壊されてデータ「０」が書き込まれた状態になる。従って、第２セル領域のメモリセルにデータ「１」を再書き込みする必要がある。第６実施形態では、この再書き込み動作をＴ２、Ｔ３の期間で行う。
（２）再書き込み動作（Ｔ２、Ｔ３）
スタンバイ状態から、図４７に示したＴ２の期間において、選択ＷＬ（ＷＬ５）をＶｃｃ、非選択ＷＬ（ＷＬ１〜４、６〜８）を１／２Ｖｃｃ、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）を０Ｖ、「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を１／２Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、第１セル領域および第３セル領域のメモリセルには１／２Ｖｃｃ、第２セル領域のメモリセルにはＶｃｃ、第４セル領域のメモリセルには０Ｖの電位差が印加される。
このＴ２の期間の経過後、図４７に示すように、再びスタンバイ状態に戻す。なお、Ｔ２の期間において、第１〜第４セル領域のメモリセルの分極変化は、次のようになる。データ「０」を保持している第１セル領域のメモリセルは、Ｔ２の期間、１／２Ｖｃｃの電位差が印加されるため、残留分極量が回復される。また、Ｔ１の期間でデータ「０」が書き込まれた第２セル領域のメモリセルには、Ｔ２の期間、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。また、第３セル領域のメモリセル（非選択セル）は、記憶しているデータの内容によって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルがデータ「０」を保持していた場合、残留分極量の回復が生じ、データ「１」を保持していた場合、残留分極量の劣化が生じる。また、第４セル領域のメモリセルには、残留分極量の劣化および回復のどちらも生じない。
次に、スタンバイ状態から、図４７に示したＴ３の期間において、選択ＷＬ（ＷＬ５）を０Ｖ、非選択ＷＬ（ＷＬ１〜４、６〜８）を１／２Ｖｃｃ、「１」読み出しＢＬ（ＢＬ４およびＢＬ６）をＶｃｃ、「０」読み出しＢＬ（ＢＬ１〜３、５、７、８）を１／２Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、次のような電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには−１／２Ｖｃｃ、第２セル領域のメモリセルには−Ｖｃｃ、第４セル領域のメモリセルには０Ｖの電位差が印加される。
Ｔ３の期間の経過後、図４７に示すように、再びスタンバイ状態に戻し、一連の読み出し−再書き込み動作が終了する。Ｔ３の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ、次のようになる。データ「０」を保持している第１セル領域のメモリセルは、Ｔ３の期間−１／２Ｖｃｃの電位差が印加されるため、残留分極量が劣化する。また、第２セル領域のメモリセルには、Ｔ３の期間−Ｖｃｃの電位差が印加され、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。第３セル領域のメモリセル（非選択セル）では、Ｔ２の期間と同様、記憶しているデータの内容によって、残留分極量の回復または劣化が生じる。具体的には、第３セル領域のメモリセルが「０」を保持していた場合、残留分極量の劣化が生じ、「１」を保持していた場合、残留分極量の回復が生じる。また、第４セル領域のメモリセルでは、残留分極量の劣化および回復のどちらも生じない。
この第６実施形態による駆動方法Ｈを用いたリフレッシュ動作では、読み出し−再書き込み動作を通じて、第１および第３セル領域のメモリセルで残留分極量の回復と劣化とが、必ず１回ずつ生じるとともに、第４セル領域のメモリセルで残留分極量の劣化および回復のどちらも生じない。従って、読み出し−再書き込み動作を繰り返すことで、残留分極量が劣化し続けるメモリセルは存在しない。
第６実施形態による駆動方法Ｈを用いたリフレッシュ動作では、上記のように、読み出しおよび再書き込み動作を通じて、第１および第３セル領域のメモリセルに互いに逆方向の電圧（±１／２Ｖｃｃ）が１回ずつ印加されるとともに、第４セル領域のメモリセルに０Ｖの電位差が印加されるので、第１、第３および第４セル領域のメモリセルの残留分極量の劣化を抑制することができる。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのデータが消失するディスターブ現象を抑制することができる。
図４８は、リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。図４９は、第６実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。図５０は、第６実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図であり、図５１は、第６実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。次に、図４８〜図５１を参照して、第６実施形態による強誘電体メモリの駆動方法Ｈを用いたリフレッシュ動作に伴うメモリセルの残留分極量の変化について説明する。
この第６実施形態による駆動方法Ｈを用いたリフレッシュ動作では、上記第３実施形態と同様、各々のワード線ＷＬ毎に、そのワード線ＷＬに繋がる全てのメモリセルを一括してリフレッシュさせる。具体的には、図４８に示すように、まず、ワード線ＷＬ１に繋がる｛ＷＬ１、ＢＬ１｝、｛ＷＬ１、ＢＬ２｝、｛ＷＬ１、ＢＬ３｝、…｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝のメモリセルに対して、一括してリフレッシュ動作を行う。その後、ワード線ＷＬ２に繋がる｛ＷＬ２、ＢＬ１｝、｛ＷＬ２、ＢＬ２｝、｛ＷＬ２、ＢＬ３｝、…｛ＷＬ２、ＢＬ２ｎ−１｝、｛ＷＬ２、ＢＬ２ｎ｝のメモリセルに対して、一括してリフレッシュ動作を行う。この後、同様に、ワード線ＷＬ３〜ＷＬｎに繋がるメモリセルに対して、順番に、ワード線毎に一括してリフレッシュ動作を行う。これにより、全てのメモリセルに対してリフレッシュ動作を行う。
次に、図４９のように残留分極量が劣化した｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝、｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝のリフレッシュ動作前のメモリセルに対して、駆動方法Ｈを用いて２回のリフレッシュ動作を行った場合の各メモリセルの残留分極量の変化について説明する。なお、リフレッシュ動作前の状態において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセルは、データ「１」を保持しており、｛ＷＬ１、ＢＬ２ｎ｝のメモリセルは、データ「０」を保持している。また、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセルは、データ「０」を保持しており、｛ＷＬ２、ＢＬ２ｎ｝のメモリセルは、データ「１」を保持している。
まず、１回目のリフレッシュ動作では、ワード線ＷＬ１を選択ＷＬとして駆動方法Ｈを用いてリフレッシュ動作を行う。１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（選択セル）には、図５０に示すように、それぞれ、Ｖｃｃ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、１回目のリフレッシュ動作後には、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（選択セル）の残留分極量はデータ「１」の書き込み直後の状態に回復される。また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）には、それぞれ、Ｖｃｃ、１／２Ｖｃｃおよび−１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）では、Ｔ１の期間（ｔ１以外の期間）に印加されるＶｃｃの電位差によって、一旦データ「０」書き込み直後の状態まで残留分極量が回復される。そして、Ｔ２の期間において、ヒステリシス曲線に沿って１／２Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ２の期間後にスタンバイ状態に戻ることによって、データ「０」書き込み直後の状態に戻る。この後、Ｔ３の期間において１回の−１／２Ｖｃｃ分の残留分極量の劣化が生じる。このため、１回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（選択セル）は、データ「０」書き込み直後の状態から１回の−１／２Ｖｃｃ分の残留分極量の劣化が生じた状態になる。
また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、１／２Ｖｃｃおよび−１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において残留分極量の回復が生じるとともに、Ｔ３の期間において残留分極量の劣化が生じる。このようにＴ２およびＴ３の期間において残留分極量の劣化と回復とが１回ずつ生じるので、Ｔ３の期間後の残留分極量は、Ｔ１（ｔ１以外の期間）の期間後の残留分極量と同じ状態になる。このため、１回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、リフレッシュ動作前（図４９参照）と同じ残留分極量が保持される。また、１回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（非選択セル）には、全て、０Ｖの電位差が印加される。これにより、１回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（非選択セル）では、リフレッシュ動作前（図４９参照）と同じ残留分極量が保持される。
次に、ワード線ＷＬ２を選択ＷＬとして、駆動方法Ｈを用いて２回目のリフレッシュ動作を行う。２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（選択セル）には、図５１に示すように、それぞれ、Ｖｃｃ、Ｖｃｃおよび−Ｖｃｃの電位差が印加される。これにより、２回目のリフレッシュ動作後には、｛ＷＬ２、ＢＬ２ｎ｝のメモリセル（選択セル）の残留分極量はデータ「１」書き込み直後の状態まで回復される。また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）には、それぞれ、Ｖｃｃ、１／２Ｖｃｃおよび−１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）では、Ｔ１の期間（ｔ１以外の期間）に印加されるＶｃｃの電位差によって、一旦データ「０」書き込み直後の状態まで残留分極量が回復される。そして、Ｔ２の期間において、ヒステリシス曲線に沿って１／２Ｖｃｃの電位差に対応する残留分極量に移動した後、Ｔ２の期間後にスタンバイ状態に戻ることによって、データ「０」書き込み直後の状態に戻る。この後、Ｔ３の期間において１回の−１／２Ｖｃｃ分の残留分極量の劣化が生じる。このため、２回目のリフレッシュ動作後の｛ＷＬ２、ＢＬ２ｎ−１｝のメモリセル（選択セル）は、データ「０」書き込み直後の状態から１回の−１／２Ｖｃｃ分の残留分極量の劣化が生じた状態になる。
また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（非選択セル）には、全て、０Ｖの電位差が印加される。このため、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ−１｝のメモリセル（非選択セル）では、１回目のリフレッシュ動作後の状態（図５０参照）であるデータ「１」書き込み直後の残留分極量が保持される。また、２回目のリフレッシュ動作のＴ１（ｔ１以外の期間）〜Ｔ３の各期間において、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）には、それぞれ、０Ｖ、１／２Ｖｃｃおよび−１／２Ｖｃｃの電位差が印加される。これにより、｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）では、Ｔ１の期間（ｔ１以外の期間）において残留分極量は変化しない。そして、Ｔ２の期間において残留分極量の回復が生じるとともに、Ｔ３の期間において残留分極量の劣化が生じる。このようにＴ２およびＴ３の期間において残留分極量の回復と劣化とが１回ずつ生じるので、Ｔ３の期間後の残留分極量は、Ｔ１（ｔ１以外の期間）の期間後の残留分極量と同じ状態になる。このため、２回目のリフレッシュ動作後の｛ＷＬ１、ＢＬ２ｎ｝のメモリセル（非選択セル）では、１回目のリフレッシュ動作後（図５０参照）と同じ残留分極量が保持される。
上記したように、駆動方法Ｈによる１回目および２回目のリフレッシュ動作によって、残留分極量の劣化が発生した｛ＷＬ１、ＢＬ２ｎ−１｝、｛ＷＬ１、ＢＬ２ｎ｝、｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝のメモリセルを、データの書き込み動作が行われた直後の残留分極量（データ「０」または「１」の書き込み直後の残留分極量）に回復させることができる。また、一度リフレッシュ動作が行われたメモリセル（｛ＷＬ１、ＢＬ２ｎ−１｝および｛ＷＬ１、ＢＬ２ｎ｝）では、その後のリフレッシュ動作（２回目のリフレッシュ動作）において１回の−１／２Ｖｃｃ分以上の分極劣化は発生しない。なお、１回の−１／２Ｖｃｃ分の残留分極量の劣化が発生したとしても、この程度の劣化が発生した残留分極量は、リードアンプ２９（図４４参照）によってデータの判別が可能な残留分極量であるので、実質上、データの消失が発生するなどの問題が生じることはない。また、任意のワード線ＷＬに繋がるメモリセル（たとえば、図５０の｛ＷＬ１、ＢＬ２ｎ−１｝および｛ＷＬ１、ＢＬ２ｎ｝）に対してリフレッシュ動作を行っている間に、それ以外のメモリセルの内、リフレッシュ動作がまだ行われていないメモリセル（たとえば、図５０の｛ＷＬ２、ＢＬ２ｎ−１｝および｛ＷＬ２、ＢＬ２ｎ｝）では、残留分極量の劣化は進行しない。
第６実施形態では、上記のように、駆動方法Ｇを用いて選択セル（第１および第２セル領域のメモリセル）に対してアクセスすることにより非選択セル（第３セル領域のメモリセル）に残留分極量の劣化が発生した後、全てのメモリセルに対して駆動方法Ｈを用いてワード線ＷＬ毎に一括してリフレッシュ動作を行うことにより、残留分極量の劣化が発生したメモリセルを含む全てのメモリセルをデータ「０」または「１」書き込み直後の残留分極量、または、１回の−１／２Ｖｃｃ（１／２Ｖｃｃ）分の残留分極量の劣化が発生した状態に回復させることができるので、残留分極量の劣化が発生することに起因してメモリセルのデータが消失するディスターブ現象を抑制することができる。
また、第６実施形態では、駆動方法Ｈによるリフレッシュ動作を、駆動方法Ｇによる通常アクセス毎に行うのではなく、所定のアクセス回数後に任意のメモリセルに残留分極量の劣化が蓄積した後に行うことによって、リフレッシュ動作をアクセス毎に行う場合に比べて、リフレッシュ動作の動作時間を大幅に低減することができる。これにより、リフレッシュ動作を行った場合にも強誘電体メモリの動作数が増大するのを抑制することができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、メモリセルに対する通常の読み出し−再書き込み動作に用いる駆動方法とリフレッシュ動作に用いる駆動方法との組み合わせとして、駆動方法ＡおよびＢの組み合わせ、または、駆動方法ＣおよびＤの組み合わせ、または、駆動方法ＥおよびＦの組み合わせ、または、駆動方法ＧおよびＨの組み合わせを用いたが、本発明はこれに限らず、通常の読み出し−再書き込み動作を駆動方法Ａ、Ｃ、ＥおよびＧのいずれかを用いて行うとともに、リフレッシュ動作を駆動方法Ｂ、Ｄ、ＦおよびＨのいずれかを用いて行ってもよい。
また、上記実施形態では、ワード線ＷＬとビット線ＢＬとに直接接続されたメモリセルによって構成されたメモリセルアレイを備えたメモリに本発明を適用した例について説明したが、本発明はこれに限らず、メモリセルを含む複数のローカルメモリセルアレイからなる階層構造を有するメモリセルアレイを備えたメモリに本発明を適用してもよい。具体的には、図５２に示す第１実施形態の変形例のように、メモリセルアレイ６１を、複数のローカルメモリセルアレイ６１ａを含むように構成するとともに、ローカルメモリセルアレイ６１ａを、複数のメモリセル（図示せず）を含むように構成する。
この図５２に示した第１実施形態の変形例による強誘電体メモリの動作としては、ローカルメモリセルアレイ６１ａ毎に個別に、駆動方法Ａ、Ｃ、ＥおよびＧのいずれかを用いて通常の読み出し−再書き込み動作および書き込み動作を行うとともに、駆動方法Ｂ、Ｄ、ＦおよびＨのいずれかを用いてリフレッシュ動作を行う。具体的には、たとえば、任意のローカルメモリセル（１）（図５２参照）に対して通常の読み出し−再書き込み動作および書き込み動作を行うのと同時に、別のローカルメモリセル（２）（図５２参照）に対してリフレッシュ動作を行う。このようにローカルメモリセルアレイ６１ａ毎に個別に、通常の読み出し−再書き込み動作および書き込み動作とリフレッシュ動作とを行うようにすれば、リフレッシュ動作を行うことによって、外部から通常のアクセス（読み出し−再書き込み動作および書き込み動作）を行うことができない期間が発生するのを実質的に回避することができる。
また、上記実施形態では、リフレッシュ動作を行うまでに行う通常アクセスの回数を特に明示しなかったが、本発明では、メモリ毎に適切なリフレッシュ動作を行うまでの通常アクセスの回数を設定することができる。具体的には、リフレッシュ動作を行うまでの通常のアクセス回数の最大値は、メモリの回路構成およびメモリセルを構成する強誘電体キャパシタの特性に依存する。たとえば、強誘電体キャパシタが１２μＣ／ｃｍ２以上の分極量のデータを保持する場合に、そのデータを判別することができるようにリードアンプおよびリードアンプまでの配線容量を調節した回路構成を用いる場合を考える。この場合に、図５３に示すような分極量と１／３Ｖｃｃ印加回数との関係を有する強誘電体キャパシタＡでは、リフレッシュ動作を行うまでに、最大１０５回の１／３Ｖｃｃが印加される回数の通常アクセスを行うことができる。また、同様の回路構成を用いて、図５４に示すような分極量と１／３Ｖｃｃ印加回数との関係を有する強誘電体キャパシタＢでは、リフレッシュ動作を行うまでに、最大１０３回の１／３Ｖｃｃが印加される回数の通常アクセスを行うことができる。また、強誘電体キャパシタが１０μＣ／ｃｍ２以上の分極量のデータを保持する場合に、そのデータを判別することができるようにリードアンプおよびリードアンプまでの配線容量を調節した回路構成を用いる場合を考える。この場合に、図５３の強誘電体キャパシタＡでは、リフレッシュ動作を行うまでに、約１０６〜約１０７回の１／３Ｖｃｃが印加される回数の通常アクセスを行うことができる。また、同様の回路構成を用いて、図５４の強誘電体キャパシタＢでは、リフレッシュ動作を行うまでに約１０４回の１／３Ｖｃｃが印加される回数の通常アクセスを行うことができる。
また、上記実施形態では、カウンタを用いてメモリセルに対する通常アクセスのアクセス回数を計数するとともに、リフレッシュ動作を、カウンタによって計数された所定のアクセス回数毎に行うようにしたが、本発明はこれに限らず、アクセス時間を計測するための計測手段（たとえば、タイマ）を用いて、メモリセルに対して通常のアクセスが行われた時間を計測するとともに、リフレッシュ動作を計測手段によって計測された所定のアクセス時間が経過する毎に行うようにしてもよい。この場合には、上記実施形態によるメモリの構成において設けたカウンタをアクセス時間を計測するための計測手段（タイマ）に置き換えればよい。
また、上記実施形態では、リフレッシュ動作をワード線ＷＬに繋がるメモリセル毎に行うようにしたが、本発明はこれに限らず、ビット線ＢＬに繋がるメモリセル毎に行うようにしてもよい。
また、上記実施形態では、本発明のメモリの一例としての強誘電体メモリについて説明したが、本発明はこれに限らず、強誘電体メモリ以外のメモリにも適用可能である。
本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。 本発明の第１実施形態によるメモリセルアレイの選択セルと非選択セルとを説明するための概略図である。 第１実施形態の駆動方法Ａによる通常のアクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第１実施形態の駆動方法Ａによる通常のアクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第１実施形態の駆動方法Ａによる通常アクセス時の書き込み動作を説明するための電圧波形図である。 第１実施形態の駆動方法Ｂによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。 メモリセルに残留分極量の劣化が蓄積された状態を示したヒステリシス図である。 リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。 第１実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。 第１実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第１実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第１実施形態によるメモリセルの３回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第１実施形態による駆動方法Ａを用いてリフレッシュ動作を行った場合のメモリセルの残留分極量の変化を示したヒステリシス図である。 第１実施形態による駆動方法Ａを用いてリフレッシュ動作を行った場合のメモリセルの残留分極量の変化を示したヒステリシス図である。 第１実施形態による駆動方法Ａを用いてリフレッシュ動作を行った場合のメモリセルの残留分極量の変化を示したヒステリシス図である。 第１実施形態による駆動方法Ａを用いてリフレッシュ動作を行うことによる問題点を説明するためのヒステリシス図である。 リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。 第１実施形態によるメモリセルのリフレッシュ動作前の残留分極量の他の例を示したヒステリシス図である。 図１９の残留分極量を有するメモリセルに駆動方法Ａを用いてリフレッシュ動作を行った場合の残留分極量の変化を示したヒステリシス図である。 図１９の残留分極量を有するメモリセルに駆動方法Ａを用いてリフレッシュ動作を行った場合の残留分極量の変化を示したヒステリシス図である。 図１９の残留分極量を有するメモリセルに駆動方法Ａを用いてリフレッシュ動作を行った場合の残留分極量の変化を示したヒステリシス図である。 第１実施形態による駆動方法Ａを用いてリフレッシュ動作を行うことによる問題点を説明するためのヒステリシス図である。 本発明の第３実施形態による強誘電体メモリの全体構成を示したブロック図である。 本発明の第３実施形態によるメモリセルアレイにおいて、選択ワード線に接続されたメモリセルが保持するデータを説明するための概略図である。 第３実施形態によるメモリセルアレイのセル領域の定義を説明するための図である。 第３実施形態の駆動方法Ｃによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第３実施形態の駆動方法Ｃによる通常アクセス時の書き込み動作を説明するための電圧波形図である。 第３実施形態の駆動方法Ｄによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。 リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。 第３実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。 第３実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第３実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 本発明の第５実施形態による強誘電体メモリの全体構成を示したブロック図である。 第５実施形態の駆動方法Ｅによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第５実施形態の駆動方法Ｅによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第５実施形態の駆動方法Ｅによる通常アクセス時の書き込み動作を説明するための電圧波形図である。 第５実施形態の駆動方法Ｆによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。 リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。 第５実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。 第５実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第５実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第５実施形態によるメモリセルの３回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 本発明の第６実施形態による強誘電体メモリの全体構成を示したブロック図である。 第６実施形態の駆動方法Ｇによる通常アクセス時の読み出し−再書き込み動作を説明するための電圧波形図である。 第６実施形態の駆動方法Ｇによる通常アクセス時の書き込み動作を説明するための電圧波形図である。 第６実施形態の駆動方法Ｈによるリフレッシュ動作（読み出し−再書き込み動作）を説明するための電圧波形図である。 リフレッシュ動作を行う単純マトリックス方式のメモリセルの等価回路図である。 第６実施形態によるメモリセルのリフレッシュ動作前の残留分極量を示したヒステリシス図である。 第６実施形態によるメモリセルの１回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 第６実施形態によるメモリセルの２回目のリフレッシュ動作に伴う残留分極量の変化を示したヒステリシス図である。 本発明の第１実施形態の変形例による強誘電体メモリの全体構成を示したブロック図である。 本発明のメモリセルを構成する強誘電体キャパシタの分極量と１／３Ｖｃｃ印加回数との関係を示した図である。 本発明のメモリセルを構成する強誘電体キャパシタの分極量と１／３Ｖｃｃ印加回数との関係を示した図である。 従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。 従来のＤＲＡＭのトレンチ型キャパシタの構造を示した断面図である。 従来の１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。 従来の単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。 従来の１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
符号の説明
ＷＬ ワード線
ＢＬ ビット線
１、２１、６１ メモリセルアレイ
８、２８ カウンタ（計数手段）
６１ａ ローカルメモリセルアレイ

Claims (7)

  1. ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置された記憶手段を有する単純マトリックス方式のメモリセルとを含むメモリセルアレイを備え、
    前記記憶手段は、強誘電体膜を含み、
    選択された前記メモリセルに対してアクセスすることにより任意の前記メモリセルに残留分極量の劣化が発生した後、前記メモリセルに対して、書き込み動作直後の残留分極量、または、前記アクセス時に選択されない前記メモリセルに印加される電圧が１回分印加された残留分極量に回復させるための回復動作を行い、
    前記メモリセルは、選択メモリセルと、前記選択メモリセル以外の非選択メモリセルとを含み、
    前記回復動作は、
    前記選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、少なくとも前記選択メモリセル以外の非選択メモリセルに、第１の方向の電界を与える第１電圧パルスと、前記第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するか、または、実質的に電圧パルスを印加しないことにより行われる、強誘電体メモリ。
  2. 前記回復動作が行われることにより、前記回復動作を行うメモリセル以外の前記メモリセルは、書き込み動作直後の残留分極量、または、前記アクセス時に選択されない前記メモリセルに印加される電圧が１回分印加された残留分極量が維持される、請求項１に記載の強誘電体メモリ。
  3. 前記メモリセルは、選択した前記ビット線と選択した前記ワード線とに繋がる前記選択メモリセルと、前記選択メモリセル以外の前記非選択メモリセルとを含み、
    前記回復動作は、
    前記選択メモリセルに対して行われる読み出しおよび再書き込み動作を通じて、前記読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、前記メモリセルに前記第１電圧パルスおよび前記第２電圧パルスを印加するための手法を変更することにより行われる、請求項１または２に記載の強誘電体メモリ。
  4. 前記メモリセルは、選択した前記ワード線に繋がる前記選択メモリセルと、前記選択メモリセル以外のメモリセルである前記非選択メモリセルとを含む、請求項１または２に記載の強誘電体メモリ。
  5. 前記メモリセルアレイは、前記メモリセルを含む複数のローカルメモリセルアレイからなる階層構造を有する、請求項１〜４のいずれか１項に記載の強誘電体メモリ。
  6. 前記メモリセルに対するアクセス回数を計数するための計数手段をさらに備え、
    前記回復動作は、前記計数手段によって計数された前記メモリセルに対する所定のアクセス回数毎に行われる、請求項１〜５のいずれか１項に記載の強誘電体メモリ。
  7. 前記メモリセルに対するアクセス時間を計測するための計測手段をさらに備え、
    前記回復動作は、前記計測手段によって計測された前記メモリセルに対する所定のアクセス時間が経過する毎に行われる、請求項１〜５のいずれか１項に記載の強誘電体メモリ。
JP2003340560A 2003-09-30 2003-09-30 強誘電体メモリ Expired - Fee Related JP4024196B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003340560A JP4024196B2 (ja) 2003-09-30 2003-09-30 強誘電体メモリ
US10/936,593 US7420833B2 (en) 2003-09-30 2004-09-09 Memory
KR1020040076888A KR100610705B1 (ko) 2003-09-30 2004-09-24 메모리
CNB2004100857317A CN100431044C (zh) 2003-09-30 2004-09-30 铁电体存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003340560A JP4024196B2 (ja) 2003-09-30 2003-09-30 強誘電体メモリ

Publications (2)

Publication Number Publication Date
JP2005108326A JP2005108326A (ja) 2005-04-21
JP4024196B2 true JP4024196B2 (ja) 2007-12-19

Family

ID=34373404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003340560A Expired - Fee Related JP4024196B2 (ja) 2003-09-30 2003-09-30 強誘電体メモリ

Country Status (4)

Country Link
US (1) US7420833B2 (ja)
JP (1) JP4024196B2 (ja)
KR (1) KR100610705B1 (ja)
CN (1) CN100431044C (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527584A (ja) * 2005-01-04 2008-07-24 シン フイルム エレクトロニクス エイエスエイ 受動マトリクス・アドレッシング方式の強誘電体又はエレクトレット・メモリ・デバイスの動作方法
US7295466B2 (en) * 2005-12-16 2007-11-13 Atmel Corporation Use of recovery transistors during write operations to prevent disturbance of unselected cells
JP4714590B2 (ja) 2006-01-23 2011-06-29 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4718354B2 (ja) * 2006-03-27 2011-07-06 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US8125822B2 (en) * 2009-08-31 2012-02-28 Sandisk 3D Llc Reducing programming time of a memory cell
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
US10991411B2 (en) * 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
CN113689904A (zh) * 2020-07-03 2021-11-23 长江存储科技有限责任公司 用于对三维FeRAM中的存储单元进行读取和写入的方法
JP2022052154A (ja) 2020-09-23 2022-04-04 キオクシア株式会社 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677434A (ja) 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
DE69630758T2 (de) 1995-09-08 2004-05-27 Fujitsu Ltd., Kawasaki Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher
JP3327071B2 (ja) 1995-10-16 2002-09-24 ソニー株式会社 強誘電体記憶装置
JPH10162587A (ja) 1996-11-26 1998-06-19 Hitachi Ltd 強誘電体メモリ
JPH1126703A (ja) * 1997-07-01 1999-01-29 Toshiba Corp 強誘電体メモリ
KR100557883B1 (ko) 1997-11-14 2006-03-10 로무 가부시키가이샤 반도체 메모리의 기입 및 판독 방법
JP3249481B2 (ja) * 1998-11-13 2002-01-21 株式会社東芝 半導体装置及びその製造方法
JP3884193B2 (ja) * 1999-09-14 2007-02-21 株式会社東芝 半導体記憶装置及びその試験方法
JP2001210795A (ja) 1999-11-17 2001-08-03 Sanyo Electric Co Ltd 誘電体素子
JP2002269972A (ja) * 2000-12-27 2002-09-20 Seiko Epson Corp 強誘電体メモリ装置および強誘電体キャパシタからなるメモリセルに対する動作方法
JP2002353419A (ja) 2000-12-27 2002-12-06 Seiko Epson Corp 強誘電体メモリ装置
JP4024166B2 (ja) * 2002-03-20 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4214708B2 (ja) 2002-03-27 2009-01-28 セイコーエプソン株式会社 強誘電体記憶装置及びその駆動方法
JP2004178734A (ja) 2002-11-28 2004-06-24 Sanyo Electric Co Ltd メモリ装置
KR100529989B1 (ko) 2003-03-07 2005-11-22 산요덴키가부시키가이샤 메모리
JP3970259B2 (ja) * 2003-09-11 2007-09-05 三洋電機株式会社 メモリ
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ

Also Published As

Publication number Publication date
KR100610705B1 (ko) 2006-08-10
CN100431044C (zh) 2008-11-05
US20050068809A1 (en) 2005-03-31
US7420833B2 (en) 2008-09-02
KR20050031950A (ko) 2005-04-06
CN1604231A (zh) 2005-04-06
JP2005108326A (ja) 2005-04-21

Similar Documents

Publication Publication Date Title
JP4753873B2 (ja) メモリ
KR950009387B1 (ko) 반도체 기억 장치
JP4024166B2 (ja) 強誘電体メモリ
JP4040243B2 (ja) 強誘電体メモリ
US7426130B2 (en) Ferroelectric RAM device and driving method
KR100675246B1 (ko) 메모리
JP4214708B2 (ja) 強誘電体記憶装置及びその駆動方法
JP4024196B2 (ja) 強誘電体メモリ
JPH11238388A (ja) 半導体記憶装置
JP2003007051A (ja) メモリおよびその動作方法
JP3970259B2 (ja) メモリ
US20050078507A1 (en) Ferroelectric memory device, method of driving the same, and driver circuit
JP4024289B2 (ja) 強誘電体メモリ
JP4024220B2 (ja) 強誘電体メモリ
JP2004178734A (ja) メモリ装置
JP4177220B2 (ja) 半導体記憶装置
KR100349678B1 (ko) 개선된센싱마진을갖는강유전체기억소자
JP2005100487A (ja) 半導体記憶装置の駆動方法
JP2004288276A (ja) 強誘電体記憶装置
JP2008276934A (ja) 強誘電体記憶装置及びその駆動方法
JP2008276935A (ja) 強誘電体記憶装置、その駆動方法及び駆動回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050301

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20060922

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20061005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070904

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071002

R151 Written notification of patent or utility model registration

Ref document number: 4024196

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101012

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101012

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111012

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121012

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121012

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131012

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees