JP2022052154A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第1配線と、を備える。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第1の大きさのプログラム電圧が、第1の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第2の大きさのプログラム電圧が、第2の供給時間の間供給される。第2の大きさが第1の大きさよりも大きく、又は、第2の供給時間が第1の供給時間よりも長い。
【選択図】図21
【解決手段】半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第1配線と、を備える。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第1の大きさのプログラム電圧が、第1の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第2の大きさのプログラム電圧が、第2の供給時間の間供給される。第2の大きさが第1の大きさよりも大きく、又は、第2の供給時間が第1の供給時間よりも長い。
【選択図】図21
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン(Si3N4)等の絶縁性の電荷蓄積層、フローティングゲート等の導電性の電荷蓄積層、強誘電体の膜等の、データを記憶可能なメモリ部を備える。
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第1配線と、を備える。また、この半導体記憶装置は、書込シーケンス及び消去シーケンスを実行可能に構成されている。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第1の大きさのプログラム電圧が、第1の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される書込シーケンスにおいて、複数の第1配線のうちの一つに、第2の大きさのプログラム電圧が、第2の供給時間の間供給される。第2の大きさが第1の大きさよりも大きく、又は、第2の供給時間が第1の供給時間よりも長い。
一の実施形態に係る半導体記憶装置は、複数のゲート電極と、複数のゲート電極に対向する半導体層と、複数のゲート電極と半導体層との間に設けられたゲート絶縁膜と、複数のゲート電極に接続された複数の第1配線と、半導体層に接続された第2配線と、を備える。また、この半導体記憶装置は、書込シーケンス及び消去シーケンスを実行可能に構成されている。書込シーケンス又は消去シーケンスの実行回数が所定回数に達する前に実行される消去シーケンスにおいて、第2配線に、第1の大きさの消去電圧が、第1の供給時間の間供給される。書込シーケンス又は消去シーケンスの実行回数が所定回数に達した後に実行される消去シーケンスにおいて、第2配線に、第2の大きさの消去電圧が、第2の供給時間の間供給される。第2の大きさが第1の大きさよりも大きく、又は、第2の供給時間が第1の供給時間よりも長い。
一の実施形態に係る半導体記憶装置は、メモリセルを含むメモリダイと、メモリダイに接続されたコントローラダイと、を備える。コントローラダイは、書込シーケンス又は消去シーケンスの実行回数が第1の回数に達した後で、書込シーケンス及び消去シーケンスの少なくとも一方においてメモリセルに供給される電圧を増大させる旨のコマンドを、メモリダイに入力する。また、コントローラダイは、書込シーケンス又は消去シーケンスの実行回数が第1の回数より大きい第2の回数に達した後で、書込シーケンス及び消去シーケンスの少なくとも一方においてメモリセルに供給される電圧を更に増大させる旨のコマンドを、メモリダイに入力する。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
[第1実施形態]
[メモリシステム10]
図1は、第1実施形態に係るメモリシステム10の構成を示す模式的なブロック図である。
[メモリシステム10]
図1は、第1実施形態に係るメモリシステム10の構成を示す模式的なブロック図である。
メモリシステム10は、ホストコンピュータ20から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム10は、例えば、メモリチップ、メモリカード、SSD又はその他のユーザデータを記憶可能なシステムである。メモリシステム10は、ユーザデータを記憶する複数のメモリダイMDと、これら複数のメモリダイMD及びホストコンピュータ20に接続されるコントローラダイCDと、を備える。コントローラダイCDは、例えば、プロセッサ、RAM等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出/訂正、ガベージコレクション(コンパクション)、ウェアレベリング等の処理を行う。
図2は、第1実施形態に係るメモリダイMDの一部の構成を示す模式的な回路図である。図2に示す様に、メモリダイMDは、データを記憶するメモリセルアレイMCAと、メモリセルアレイMCAに接続された周辺回路PCと、を備える。
メモリセルアレイMCAは、図2に示す様に、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリストリングMSは、ビット線BL及びソース線SLの間に直列に接続されたドレイン側選択トランジスタSTD、複数のメモリセルMC(メモリトランジスタ)、及び、ソース側選択トランジスタSTSを備える。以下、ドレイン側選択トランジスタSTD、及び、ソース側選択トランジスタSTSを、単に選択トランジスタ(STD、STS)と呼ぶ事がある。
メモリセルMCは、チャネル領域として機能する半導体層、メモリ部を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルMCのしきい値電圧は、メモリ部の状態に応じて変化する。メモリセルMCは、1ビット又は複数ビットのデータを記憶する。尚、1のメモリストリングMSに対応する複数のメモリセルMCのゲート電極には、それぞれ、ワード線WLが接続される。これらワード線WLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
選択トランジスタ(STD、STS)は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ(STD、STS)のゲート電極には、それぞれ、選択ゲート線(SGD、SGS)が接続される。ドレイン側選択ゲート線SGDは、ストリングユニットSUに対応して設けられ、1のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。ソース側選択ゲート線SGSは、複数のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。
周辺回路PCは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をビット線BL、ソース線SL、ワード線WL及び選択ゲート線(SGD、SGS)と導通させるデコード回路、ビット線BLの電流又は電圧を検知するセンスアンプ回路等を備える。
図3は、周辺回路PCの一部の構成を示す模式的な回路図である。図3には、ワード線WLに電気的に接続されたブロックデコーダBLKDを示している。
ブロックデコーダBLKDは、メモリセルアレイMCA中の複数のメモリブロックBLKに対応して設けられた複数のブロックデコードユニットblkdを備える。ブロックデコードユニットblkdは、メモリブロックBLK中の複数のワード線WLに対応して設けられた複数のトランジスタTBLKを備える。トランジスタTBLKは、例えば、電界効果型のNMOSトランジスタである。トランジスタTBLKのドレイン電極は、ワード線WLに接続されている。トランジスタTBLKのソース電極は、配線CGに接続されている。配線CGは、ブロックデコードユニットblkd中の全てのトランジスタTBLKに対応して複数設けられている。配線CGは、ブロックデコーダBLKD中の全てのブロックデコードユニットblkdに接続されている。トランジスタTBLKのゲート電極は、信号供給線BLKSELに接続されている。信号供給線BLKSELは、全てのブロックデコードユニットblkdに対応して複数設けられている。また、信号供給線BLKSELは、ブロックデコードユニットblkd中の全てのトランジスタTBLKに接続されている。
読出動作、書込シーケンス、消去シーケンスにおいては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線BLKSELが“H”状態となり、その他の信号供給線BLKSELが“L”状態となる。例えば、一つの信号供給線BLKSELに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線BLKSELに接地電圧VSS等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックBLK中の全てのワード線WLが、全ての配線CGを介して、上述した電圧供給線と導通する。また、その他のメモリブロックBLK中の全てのワード線WLがフローティング状態となる。
[メモリダイMDの構造]
図4は、メモリダイMDの模式的な平面図である。図4に示す様に、メモリダイMDは、半導体基板100を備える。図示の例において、半導体基板100にはX方向に並ぶ2つのメモリセルアレイ領域RMCAが設けられている。また、メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。また、半導体基板100のY方向の端部には、周辺回路領域RPCが設けられている。
図4は、メモリダイMDの模式的な平面図である。図4に示す様に、メモリダイMDは、半導体基板100を備える。図示の例において、半導体基板100にはX方向に並ぶ2つのメモリセルアレイ領域RMCAが設けられている。また、メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。また、半導体基板100のY方向の端部には、周辺回路領域RPCが設けられている。
図5は、メモリダイMDの一部の構成を示す模式的な斜視図である。図6は、図5のAで示した部分を拡大して示す模式的な断面図である。
図5に示す様に、本実施形態に係るメモリダイMDは、半導体基板100の上方においてZ方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、半導体基板100に接続された導電層140と、これらの構成の上方に設けられた導電層150と、を備える。
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。半導体基板100の表面には、例えば、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、が設けられている。N型ウェル領域、P型ウェル領域及び半導体基板領域は、それぞれ、周辺回路PCを構成する複数のトランジスタTr、及び、複数のキャパシタ等の一部として機能する。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。一部の導電層110は、それぞれ、ワード線WL(図2)及びこれに接続された複数のメモリセルMC(図2)のゲート電極として機能する。また、一部の導電層110は、それぞれ、ドレイン側選択ゲート線SGD(図2)及びこれに接続された複数のドレイン側選択トランジスタSTD(図2)のゲート電極として機能する。
導電層110の下方には、導電層111が設けられている。導電層111は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層111及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
半導体層120は、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、1つのメモリストリングMS(図2)に含まれる複数のメモリセルMC及び選択トランジスタ(STD、STS)のチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲われており、導電層110と対向している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。不純物領域121は、コンタクトCh及びコンタクトCbを介してビット線BLに接続される。
半導体層120の下端部は、単結晶シリコン(Si)等からなる半導体層122を介して、半導体基板100のP型ウェル領域に接続されている。半導体層122は、ソース側選択トランジスタSTSのチャネル領域として機能する。半導体層122の外周面は、導電層111によって囲われており、導電層111と対向している。半導体層122と導電層111との間には、酸化シリコン等の絶縁層123が設けられている。
ゲート絶縁膜130は、半導体層120の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜130は、例えば図6に示す様に、導電層110及び半導体層120の間に設けられた強誘電体膜131と、強誘電体膜131及び半導体層120の間に設けられた絶縁膜132と、を備える。絶縁膜132は、例えば、酸化シリコン(SiO2)等からなる。
強誘電体膜131は、例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜131に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体膜131に含まれる酸化ハフニウムは、第三直方晶(orthorhombicIII、空間群Pbc21、空間群番号29番)を主とするものでも良い。強誘電体膜131に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。尚、直方晶は斜方晶とも称される。
また、強誘電体膜131は、シリコン(Si)、ジルコニウム(Zr)、アルミニウム(Al)、イットリウム(Y)、ストロンチウム(Sr)、ランタン(La)、サマリウム(Sm)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、イッテルビウム(Yb)、ルテチウム(Lu)、及び、バリウム(Ba)からなる群から選ばれる少なくとも一つの添加元素を含むことが出来る。
酸化ハフニウムに強誘電性を発現させる観点から、上記添加元素の濃度は0.1原子%以上60%以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン(Si)の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、3原子%以上7原子%以下である。例えば、添加元素がバリウム(Ba)の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、0.1原子%以上3原子%以下である。例えば、添加元素がジルコニウム(Zr)の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、10原子%以上60原子%以下である。
導電層140は、例えば図5に示す様に、Z方向及びX方向に延伸する。導電層140は、半導体基板100のP型ウェル領域に設けられたN型の不純物領域に接続されている。導電層140は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。導電層140は、例えば、ソース線SL(図2)の一部として機能する。また、導電層140のY方向の側面には、酸化シリコン(SiO2)等の絶縁層141が設けられている。
導電層150は、X方向に並び、Y方向に延伸する。導電層150は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。導電層150は、例えば、ビット線BL(図2)として機能する。
[メモリセルMCのしきい値電圧]
次に、図7を参照して、メモリセルMCのしきい値電圧について説明する。図7は、1ビットのデータが記録されるメモリセルMCのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線WLの電圧を示しており、縦軸はメモリセルMCの数を示している。
次に、図7を参照して、メモリセルMCのしきい値電圧について説明する。図7は、1ビットのデータが記録されるメモリセルMCのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線WLの電圧を示しており、縦軸はメモリセルMCの数を示している。
図7の例では、メモリセルMCのしきい値電圧が、2通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルMCのしきい値電圧は、図7のベリファイ電圧VVFYPより小さい。また、上位ステートに制御されたメモリセルMCのしきい値電圧は、図7のベリファイ電圧VVFYEより大きい。
読出動作に際しては、例えば、選択ワード線WLに、ベリファイ電圧VVFYPより大きくベリファイ電圧VVFYEより小さい読出電圧VCGRを供給する。図7の例において、読出電圧VCGRは、接地電圧VSS程度の大きさを有する。これにより、下位ステートに制御された選択メモリセルMCはON状態となり、上位ステートに制御された選択メモリセルMCはOFF状態となる。
また、読出動作に際しては、例えば、非選択ワード線WLに、上位ステートに制御されたメモリセルMCのしきい値電圧より大きい読出パス電圧VREADを供給する。これにより、非選択メモリセルMCが、記録するデータに拘わらずON状態となる。これにより、選択メモリセルMCがビット線BL(図2)及びソース線SL(図2)と導通する。従って、この状態でビット線BLとソース線SLとの間に電圧を供給し、ビット線BLに電流が流れるか否かを検出することにより、選択メモリセルMCに記録されたデータを読み出すことが出来る。
次に、図8~図10を参照して、メモリセルMCのしきい値電圧の制御方法について説明する。図8は、メモリセルMCの分極率について説明するための模式的なグラフである。図8に示すグラフの横軸はワード線WLの電圧を示している。図8に示すグラフの縦軸は強誘電体膜131の分極率Pを示している。図9及び図10は、メモリセルMCの状態について説明するための模式的な断面図である。
図6を参照して説明した様に、本実施形態に係るメモリセルMCのゲート絶縁膜130は、強誘電体膜131を含んでいる。この様なメモリセルMCに接続されたワード線WLに所定以上の大きさの正極性の電圧及び負極性の電圧を交互に供給すると、図8に示す様なヒステリシス曲線が観察される。図8では、このヒステリシス曲線上に、状態S1,S2を示している。
状態S1は、上位ステートに制御されたメモリセルMCの状態である。状態S1は、分極率Pが負の分極率P1であり、ワード線WLの電圧が接地電圧VSSの状態である。この状態では、図9に示す様に、強誘電体膜131の半導体層120側の面に負電荷が誘起されている。この状態では、半導体層120に正電荷が誘起されるため、半導体層120に電子のチャネルが形成されづらい。従って、メモリセルMCのしきい値電圧は、正の値となる。
状態S1のメモリセルMCのゲート電極に読出パス電圧程度の大きさの電圧を供給した場合、強誘電体膜131における分極の状態は変化しない。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態S1に戻る。
状態S1のメモリセルMCのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図8に示す様に、強誘電体膜131における分極率Pが増大する。ゲート電極の電圧がプログラム電圧VPGMに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態S2に遷移する。
状態S2は、下位ステートに制御されたメモリセルMCの状態である。状態S2は、分極率Pが正の分極率P2であり、ワード線WLの電圧が接地電圧VSSの状態である。この状態では、図10に示す様に、強誘電体膜131の半導体層120側の面に正電荷が誘起されている。この状態では、半導体層120に負電荷が誘起される。即ち、半導体層120に電子のチャネルが形成される。従って、メモリセルMCのしきい値電圧は、負の値となる。
状態S2のメモリセルMCのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図8に示す様に、強誘電体膜131における分極率Pが減少する。ゲート電極の電圧が消去電圧Veraに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態S1に遷移する。
[読出動作]
次に、図11を参照して、本実施形態に係る半導体記憶装置の読出動作について、より具体的に説明する。図11は、読出動作について説明するための模式的な断面図である。
次に、図11を参照して、本実施形態に係る半導体記憶装置の読出動作について、より具体的に説明する。図11は、読出動作について説明するための模式的な断面図である。
尚、本実施形態に係る読出動作は、1つのストリングユニットSUに含まれ、且つ、選択ワード線WLに接続された全てのメモリセルMCに対して一括して実行される。以下の説明では、1つのストリングユニットSUに含まれ、且つ、1つのワード線WLに接続された全てのメモリセルMCを含む構成を、ページPGと呼ぶ場合がある。
読出動作に際しては、例えば、ビット線BLに電圧VDDを供給し、ソース線SLに電圧VSRCを供給する。電圧VSRCは、例えば、接地電圧VSSと同程度の大きさを有する。電圧VSRCは、例えば、接地電圧VSSより大きく、電圧VDDより小さい。
また、選択ワード線WLに接続された複数のメモリセルMCを、選択的にビット線BL及びソース線SLと導通させる。例えば、選択ゲート線(SGD、SGS)に電圧VSGを供給して、選択トランジスタ(STD、STS)をON状態とする。また、非選択ワード線WLに読出パス電圧VREADを供給して、非選択ワード線WLに接続された全てのメモリセルMCをON状態とする。
また、選択ワード線WLに読出電圧VCGRを供給する。これにより、下位ステートに対応するメモリセルMCはON状態となり、上位ステートに対応するメモリセルMCはOFF状態となる。この状態で、周辺回路PC中のセンスアンプモジュールによって、選択メモリセルMCのON状態/OFF状態を検出し、読出データとしてコントローラダイCD(図1)に出力する。コントローラダイCDはこのデータに対して、ビット誤り検出/訂正等を行った上で、ホストコンピュータ20(図1)に転送する。
[書込シーケンス]
次に、図12~図15を参照して、書込シーケンスについて説明する。図12は、書込シーケンスについて説明するための模式的なフローチャートである。図13は、書込シーケンスについて説明するための模式的な波形図である。図14及び図15は、書込シーケンスについて説明するための模式的な断面図である。
次に、図12~図15を参照して、書込シーケンスについて説明する。図12は、書込シーケンスについて説明するための模式的なフローチャートである。図13は、書込シーケンスについて説明するための模式的な波形図である。図14及び図15は、書込シーケンスについて説明するための模式的な断面図である。
尚、本実施形態に係る書込シーケンスは、1つのページPG内の全てのメモリセルMCに対して一括して実行される。
ステップS101(図12)では、ループ回数nWを1に設定する。ループ回数nWは、レジスタ等に記録される。
ステップS102では、プログラム動作を行う。
プログラム動作のタイミングt101(図13)では、例えば図14に例示する様に、複数の選択メモリセルMCのうちしきい値電圧の調整を行うものに接続されたビット線BLに電圧VSRCを供給し、複数の選択メモリセルMCのうちしきい値電圧の調整を行わないものに接続されたビット線BLに電圧VDDを供給する。
プログラム動作のタイミングt102(図13)では、例えば図14に例示する様に、しきい値電圧の調整を行うメモリセルMCを、選択的にビット線BLと導通させる。例えば、ドレイン側選択ゲート線SGDに電圧VSGDを供給する。電圧VSGDは、例えば、図11の電圧VSGより小さい。これにより、電圧VSRCが供給されたビット線BLに接続されたドレイン側選択トランジスタSTDはON状態となり、電圧VDDが供給されたビット線BLに接続されたドレイン側選択トランジスタSTDはOFF状態となる。また、非選択ワード線WLに書込パス電圧VPASSを供給する。書込パス電圧VPASSは、例えば、図11の読出パス電圧VREADより大きい。
プログラム動作のタイミングt103(図13)では、例えば図14に例示する様に、選択ワード線WLにプログラム電圧VPGMを供給する。プログラム電圧VPGMは、書込パス電圧VPASSよりも大きい。これにより、所望のメモリセルMCの強誘電体膜131の分極状態を変化させることが可能である。
プログラム動作のタイミングt104(図13)では、選択ワード線WLに書込パス電圧VPASSを供給する。
プログラム動作のタイミングt105(図13)では、選択ワード線WL、非選択ワード線WL及び選択ゲート線(SGD、SGS)に、接地電圧VSSを供給する。
ステップS103(図12)では、ベリファイ動作を行う。
ベリファイ動作のタイミングt106(図13)では、例えば図15に例示する様に、非選択ワード線WLに読出パス電圧VREADを供給し、選択ゲート線(SGD、SGS)に電圧VSGを供給する。
ベリファイ動作のタイミングt107(図13)では、例えば図15に例示する様に、選択ワード線WLにベリファイ電圧VVFYPを供給する。また、選択メモリセルMCのON状態/OFF状態を検出する。
ベリファイ動作のタイミングt108(図13)では、選択ワード線WL、非選択ワード線WL及び選択ゲート線(SGD、SGS)に、接地電圧VSSを供給する。
ステップS104(図12)では、ベリファイ動作の結果を判定する。例えば、ベリファイ動作においてOFF状態のメモリセルMCが一定数以上検出された場合等にはベリファイFAILと判定し、ステップS105に進む。一方、ベリファイ動作においてOFF状態のメモリセルMCが一定数以上検出されなかった場合にはベリファイPASSと判定し、ステップS107に進む。
ステップS105では、ループ回数nWが所定の回数NWに達したか否かを判定する。達していなかった場合にはステップS106に進む。達していた場合にはステップS108に進む。
ステップS106では、ループ回数nWに1を加算して、ステップS102に進む。また、ステップS106では、例えば、プログラム電圧VPGMに所定の電圧ΔVを加算する。従って、ループ回数nWが2以上である場合、ステップS102のプログラム動作では、選択ワード線WLに、プログラム電圧VPGMよりも大きい電圧が供給される。
ステップS107では、図示しないステータスレジスタに、書込シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイCD(図1)に出力し、書込シーケンスを終了する。
ステップS108では、図示しないステータスレジスタに、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイCD(図1)に出力し、書込シーケンスを終了する。
[消去シーケンス]
次に、図16~図19を参照して、消去シーケンスについて説明する。図16は、消去シーケンスについて説明するための模式的なフローチャートである。図17は、消去シーケンスについて説明するための模式的な波形図である。図18及び図19は、消去シーケンスについて説明するための模式的な断面図である。
次に、図16~図19を参照して、消去シーケンスについて説明する。図16は、消去シーケンスについて説明するための模式的なフローチャートである。図17は、消去シーケンスについて説明するための模式的な波形図である。図18及び図19は、消去シーケンスについて説明するための模式的な断面図である。
尚、本実施形態に係る消去シーケンスは、1つのメモリブロックBLK内の全てのメモリセルMCに対して一括して実行される。
ステップS201(図12)では、ループ回数nEを1に設定する。ループ回数nEは、レジスタ等に記録される。
ステップS202では、消去動作を行う。
消去動作のタイミングt201(図17)では、例えば図18に例示する様に、メモリセルMCをビット線BLから切り離し、ソース線SLと導通させる。例えば、ドレイン側選択ゲート線SGDに電圧VSG´を供給する。電圧VSG´は、例えば、ドレイン側選択トランジスタSTDをOFF状態とする程度の大きさの電圧である。また、ソース側選択ゲート線SGSに電圧VSG´´を供給する。電圧VSG´´は、例えば、ソース側選択トランジスタSTSのチャネル領域に正孔のチャネルを形成する程度の大きさの電圧である。
消去動作のタイミングt201(図17)では、例えば図18に例示する様に、ワード線WLに接地電圧VSSを供給し、ソース線SLに消去電圧Veraを供給する。これにより、メモリセルMCの強誘電体膜131の分極状態を変化させることが可能である。
消去動作のタイミングt202(図17)では、ソース線SL及び選択ゲート線(SGD、SGS)に、接地電圧VSSを供給する。
ステップS203(図16)では、消去ベリファイ動作を行う。
消去ベリファイ動作のタイミングt203(図17)では、例えば図19に例示する様に、ワード線WLにベリファイ電圧VVFYEを供給し、選択ゲート線(SGD、SGS)に電圧VSGを供給する。また、メモリセルMCのON状態/OFF状態を検出する。
ベリファイ動作のタイミングt204(図17)では、ワード線WL及び選択ゲート線(SGD、SGS)に、接地電圧VSSを供給する。
ステップS204(図16)では、消去ベリファイ動作の結果を判定する。例えば、消去ベリファイ動作においてON状態のメモリセルMCが一定数以上検出された場合等にはベリファイFAILと判定し、ステップS205に進む。一方、ベリファイ動作においてON状態のメモリセルMCが一定数以上検出されなかった場合にはベリファイPASSと判定し、ステップS207に進む。
ステップS205では、ループ回数nEが所定の回数NEに達したか否かを判定する。達していなかった場合にはステップS206に進む。達していた場合にはステップS208に進む。
ステップS206では、ループ回数nEに1を加算して、ステップS202に進む。また、ステップS206では、例えば、消去電圧Veraに所定の電圧ΔVを加算する。従って、ループ回数nEが2以上である場合、ステップS202の消去動作では、ソース線SLに、消去電圧Veraよりも大きい電圧が供給される。
ステップS207では、図示しないステータスレジスタに、消去シーケンスが正常に終了した旨のステータスデータを格納し、コントローラダイCD(図1)に出力し、消去シーケンスを終了する。
ステップS208では、図示しないステータスレジスタに、消去シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントローラダイCD(図1)に出力し、消去シーケンスを終了する。
[強誘電体膜131の特性変化]
メモリセルMCに対して書込シーケンスを実行すると、半導体層120中の電子が絶縁膜132を介して強誘電体膜131にトンネルしてしまい、強誘電体膜131等に蓄積されてしまう場合がある。また、メモリセルMCに対して消去シーケンスを実行すると、半導体層120中の正孔が絶縁膜132を介して強誘電体膜131にトンネルしてしまい、強誘電体膜131等に蓄積されてしまう場合がある。
メモリセルMCに対して書込シーケンスを実行すると、半導体層120中の電子が絶縁膜132を介して強誘電体膜131にトンネルしてしまい、強誘電体膜131等に蓄積されてしまう場合がある。また、メモリセルMCに対して消去シーケンスを実行すると、半導体層120中の正孔が絶縁膜132を介して強誘電体膜131にトンネルしてしまい、強誘電体膜131等に蓄積されてしまう場合がある。
強誘電体膜131等に電子又は正孔が蓄積されてしまうと、この電子又は正孔の影響により、分極反転が起こりづらくなってしまう場合がある。例えば図20に示す様に、書込シーケンスにおいて選択ワード線WLにプログラム電圧VPGMを供給しても、強誘電体膜131の分極率がP2よりも小さい分極率P2´までしか増大しなくなってしまう場合がある。また、例えば図20に示す様に、消去シーケンスにおいてソース線SLに消去電圧Veraを供給しても、強誘電体膜131の分極率がP1よりも大きい分極率P1´までしか減少しなくなってしまう場合がある。
そこで、第1実施形態においては、書込/消去回数の増大に合わせて半導体記憶装置の制御パラメータを更新する。例えば、プログラム電圧VPGMの大きさ及び供給時間の少なくとも一方を増大させる。また、例えば、消去電圧Veraの大きさ及び供給時間の少なくとも一方を増大させる。これにより、例えば図21に示す様に、強誘電体膜131等に蓄積された電子又は正孔の影響を打ち消して、メモリセルMCのしきい値電圧を好適に制御することが可能である。
以下、本実施形態に係る半導体記憶装置の動作について、より具体的に説明する。
[制御パラメータの更新の条件]
制御パラメータ更新の条件は、適宜調整可能である。例えば、メモリセルMC等に対する書込/消去回数が所定回数に達したか否かを監視し、達した場合に制御パラメータを更新することが可能である。
制御パラメータ更新の条件は、適宜調整可能である。例えば、メモリセルMC等に対する書込/消去回数が所定回数に達したか否かを監視し、達した場合に制御パラメータを更新することが可能である。
[制御パラメータの更新の範囲]
どの様な範囲において制御パラメータを更新するかは、適宜調整可能である。例えば、メモリシステム10(図1)全体において、制御パラメータを更新しても良い。また、メモリダイMD(図1)毎に制御パラメータを更新しても良い。また、メモリセルアレイ領域RMCA(図4)毎に制御パラメータを更新しても良い。また、メモリブロックBLK(図2)毎に制御パラメータを更新しても良い。また、ストリングユニットSU(図2)毎に制御パラメータを更新しても良い。また、ページPG毎に制御パラメータを更新しても良い。
どの様な範囲において制御パラメータを更新するかは、適宜調整可能である。例えば、メモリシステム10(図1)全体において、制御パラメータを更新しても良い。また、メモリダイMD(図1)毎に制御パラメータを更新しても良い。また、メモリセルアレイ領域RMCA(図4)毎に制御パラメータを更新しても良い。また、メモリブロックBLK(図2)毎に制御パラメータを更新しても良い。また、ストリングユニットSU(図2)毎に制御パラメータを更新しても良い。また、ページPG毎に制御パラメータを更新しても良い。
例えば図22に示す様に、コントローラダイCDは、メモリブロックBLK毎に書込/消去回数を監視するテーブル30を備えている場合がある。このテーブル30は、例えば、メモリブロックBLK間で書込/消去回数を均等にするための動作(ウェアレベリング)に利用される。ここで、制御パラメータをメモリブロックBLK毎に更新する場合には、このテーブル30を利用することが可能である。
[制御パラメータの更新のタイミング]
どの様なタイミングで制御パラメータを更新するかは、適宜調整可能である。図23には、消去シーケンスの実行後に制御パラメータを更新する動作を例示している。
どの様なタイミングで制御パラメータを更新するかは、適宜調整可能である。図23には、消去シーケンスの実行後に制御パラメータを更新する動作を例示している。
例えば、図23のステップS301において、コントローラダイCDは、消去シーケンスが実行されるメモリブロックBLKの物理アドレスを取得する。また、ステップS302において、メモリダイMDに、消去シーケンスを実行する旨のコマンドセットを入力する。また、ステップS303において、図22に例示したテーブル30にアクセスして、消去回数Ncycleを更新する。また、ステップS304において、消去回数Ncycleが所定の数Nlimitの整数倍であるか否か判定し、整数倍であった場合にはステップS305に進み、整数倍でなかった場合には処理を終了する。また、ステップS305において、メモリダイMDに、制御パラメータを更新させる旨のコマンドセットを入力する。
[制御パラメータの種類]
制御パラメータとしては、プログラム電圧VPGMの大きさのみ、又は、供給時間のみを増大させても良いし、プログラム電圧VPGMの大きさ及び供給時間の双方を増大させても良い。また、消去電圧Veraの大きさのみ、又は、供給時間のみを増大させても良いし、消去電圧Veraの大きさ及び供給時間の双方を増大させても良い。
制御パラメータとしては、プログラム電圧VPGMの大きさのみ、又は、供給時間のみを増大させても良いし、プログラム電圧VPGMの大きさ及び供給時間の双方を増大させても良い。また、消去電圧Veraの大きさのみ、又は、供給時間のみを増大させても良いし、消去電圧Veraの大きさ及び供給時間の双方を増大させても良い。
例えば、図24~図26には、制御パラメータとして、プログラム電圧VPGMの大きさを増大させる例を示している。例えば、図24には、書込/消去回数が第1の回数未満である場合のプログラム電圧VPGMを、プログラム電圧VPGM1として例示している。また、図25には、書込/消去回数が第1の回数以上第2の回数未満である場合のプログラム電圧VPGMを、プログラム電圧VPGM2として例示している。また、図26には、書込/消去回数が第2の回数以上である場合のプログラム電圧VPGMを、プログラム電圧VPGM3として例示している。プログラム電圧VPGM2は、プログラム電圧VPGM1よりも大きい。また、プログラム電圧VPGM3は、プログラム電圧VPGM2よりも大きい。
また、例えば、図27~図29には、制御パラメータとして、消去電圧Veraの大きさを増大させる例を示している。例えば、図27には、書込/消去回数が第1の回数未満である場合の消去電圧Veraを、消去電圧Vera1として例示している。また、図28には、書込/消去回数が第1の回数以上第2の回数未満である場合の消去電圧Veraを、消去電圧Vera2として例示している。また、図29には、書込/消去回数が第2の回数以上である場合の消去電圧Veraを、消去電圧Vera3として例示している。消去電圧Vera2は、消去電圧Vera1よりも大きい。また、消去電圧Vera3は、消去電圧Vera2よりも大きい。
また、例えば、図30~図32には、制御パラメータとして、プログラム電圧VPGMの供給時間を増大させる例を示している。例えば、図30には、書込/消去回数が第1の回数未満である場合のプログラム電圧VPGMの供給時間を、時間TPGM1として例示している。また、図31には、書込/消去回数が第1の回数以上第2の回数未満である場合のプログラム電圧VPGMの供給時間を、時間TPGM2として例示している。また、図32には、書込/消去回数が第2の回数以上である場合のプログラム電圧VPGMの供給時間を、時間TPGM3として例示している。時間TPGM2は、時間TPGM1よりも長い。また、時間TPGM3は、時間TPGM2よりも長い。
また、例えば、図33~図35には、制御パラメータとして、消去電圧Veraの供給時間を増大させる例を示している。例えば、図33には、書込/消去回数が第1の回数未満である場合の消去電圧Veraの供給時間を、時間Tera1として例示している。また、図34には、書込/消去回数が第1の回数以上第2の回数未満である場合の消去電圧Veraの供給時間を、時間Tera2として例示している。また、図35には、書込/消去回数が第2の回数以上である場合の消去電圧Veraの供給時間を、時間Tera3として例示している。時間Tera2は、時間Tera1よりも長い。また、時間Tera3は、時間Tera2よりも長い。
尚、プログラム電圧VPGM及び消去電圧Vera以外の電圧、例えば、読出電圧VCGR、ベリファイ電圧VVFYP,VVFYE、読出パス電圧VREAD、書込パス電圧VPASS等(以下、「読出電圧VCGR等」と呼ぶ場合がある。)の大きさ及び供給時間は、書込/消去回数に拘わらず、一定の大きさであっても良い。尚、ここで言う一定とは、例えば、有効数字1桁又は2桁の範囲において一定であることを意味していても良い。また、例えば、プログラム電圧VPGM及び消去電圧Veraの少なくとも一方の大きさ及び供給時間が、コントローラダイCDから入力されるコマンドセットに応じて調整される場合には、コントローラダイCDから読出電圧VCGR等の大きさ及び供給時間を調整する旨のコマンドセットが入力されないことを意味していても良い。
[第2実施形態]
次に、図36~図38を参照して、第2実施形態に係る半導体記憶装置について説明する。
次に、図36~図38を参照して、第2実施形態に係る半導体記憶装置について説明する。
図7等を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、メモリセルMCのしきい値電圧が2通りに制御され、これによってメモリセルMCに1ビットのデータが記録されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、メモリセルMCのしきい値電圧を2n(nは自然数)通りに制御することにより、メモリセルMCにnビットのデータを記録することが可能である。
例えば、図36には、メモリセルMCのしきい値電圧を4通りに制御することにより、メモリセルMCに2ビットのデータを記録する例を示している。図示の例では、Cステートに制御されたメモリセルMCのしきい値電圧が、ベリファイ電圧VVFYCより小さい。また、Bステートに制御されたメモリセルMCのしきい値電圧が、Cステートに制御されたメモリセルMCのしきい値電圧より大きく、ベリファイ電圧VVFYBより小さい。また、Aステートに制御されたメモリセルMCのしきい値電圧が、Bステートに制御されたメモリセルMCのしきい値電圧より大きく、ベリファイ電圧VVFYAより小さい。また、Eステートに制御されたメモリセルMCのしきい値電圧が、ベリファイ電圧VVFYEより大きく、読出パス電圧VREADより小さい。
読出動作に際しては、例えば、選択ワード線WLに、読出電圧VCGCR,VCGBR,VCGARを供給する。読出電圧VCGCRは、Cステートに制御されたメモリセルMCのしきい値電圧より大きく、Bステートに制御されたメモリセルMCのしきい値電圧より小さい。読出電圧VCGBRは、Bステートに制御されたメモリセルMCのしきい値電圧より大きく、Aステートに制御されたメモリセルMCのしきい値電圧より小さい。読出電圧VCGARは、Aステートに制御されたメモリセルMCのしきい値電圧より大きく、Eステートに制御されたメモリセルMCのしきい値電圧より小さい。
例えば図36の例では、Cステート、Bステート、Aステート及びEステートのメモリセルMCに、それぞれ、“10”,“11”,“01”,“00”が割り当てられている。この様な場合、上位ビットの読み出しに際しては、選択ワード線WLに読出電圧VCGBRを供給して読出動作を実行することにより、メモリセルMCに記録されたデータを読み出すことが出来る。また、下位ビットの読み出しに際しては、選択ワード線WLに読出電圧VCGCRを供給して読出動作を実行し、選択ワード線WLに読出電圧VCGARを供給して読出動作を実行し、これら読出動作によって取得されたデータの排他的論理和の計算等を実行することにより、メモリセルMCに記録されたデータを読み出すことが出来る。
次に、図37を参照して、メモリセルMCのしきい値電圧の制御方法について説明する。図37は、メモリセルMCの分極率について説明するための模式的なグラフである。図37に示すグラフの横軸は、ワード線WLの電圧を示している。図37に示すグラフの縦軸は強誘電体膜131の分極率Pを示している。
図37では、強誘電体膜131の特性を示すヒステリシス曲線上に、状態SE,SA,SB,SCを示している。
状態SEは、Eステートに制御されたメモリセルMCの状態である。状態SEは、分極率Pが負の分極率PEであり、ワード線WLの電圧が接地電圧VSSの状態である。尚、状態SEは、図8及び図9を参照して説明した状態S1と同様の状態である。
状態SEのメモリセルMCのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図37に示す様に、強誘電体膜131における分極率Pが増大する。ゲート電極の電圧がプログラム電圧VPGMAに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態SAに遷移する。
状態SAは、Aステートに制御されたメモリセルMCの状態である。状態SAは、分極率Pが分極率PEより大きい負の分極率PAであり、ワード線WLの電圧が接地電圧VSSの状態である。
状態SAのメモリセルMCのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図37に示す様に、強誘電体膜131における分極率Pが増大する。ゲート電極の電圧がプログラム電圧VPGMBに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態SBに遷移する。
状態SBは、Bステートに制御されたメモリセルMCの状態である。状態SBは、分極率Pが分極率PAより大きい正の分極率PBであり、ワード線WLの電圧が接地電圧VSSの状態である。
状態SBのメモリセルMCのゲート電極に所定以上の大きさの正極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図37に示す様に、強誘電体膜131における分極率Pが増大する。ゲート電極の電圧がプログラム電圧VPGMCに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態SCに遷移する。
状態SCは、Cステートに制御されたメモリセルMCの状態である。状態SCは、分極率Pが分極率PBより大きい正の分極率PCであり、ワード線WLの電圧が接地電圧VSSの状態である。尚、状態SCは、図8及び図10を参照して説明した状態S2と同様の状態である。
状態SCのメモリセルMCのゲート電極に所定以上の大きさの負極性の電圧を供給した場合、導電層110-半導体層120間の電界によって強誘電体膜131における分極の方向が反転し、図37に示す様に、強誘電体膜131における分極率Pが減少する。ゲート電極の電圧が消去電圧Veraに到達すると、メモリセルMCの分極率Pは一定の大きさまで変化して飽和する。この状態でゲート電極への電圧の供給を中断すると、メモリセルMCは状態SEに遷移する。
次に、図38を参照して、第2実施形態に係る半導体記憶装置の制御パラメータの調整方法について説明する。
第2実施形態に係る制御パラメータの調整方法は、基本的には第1実施形態に係る制御パラメータの調整方法と同様である。ただし、第2実施形態においては、書込動作において3通りのプログラム電圧VPGMA,VPGMB,VPGMCが用いられる。ここで、上述した電子又は正孔の影響によって強誘電体膜131の特性が変化した場合、図38に示す様に、3通りのプログラム電圧VPGMA,VPGMB,VPGMCとして適切な大きさも、全て変化するものと考えられる。そこで、本実施形態においては、制御パラメータの更新に際して、3通りのプログラム電圧VPGMA,VPGMB,VPGMCを全て増大させる。尚、この様な場合、例えば図38に例示する様に、プログラム電圧VPGMBの増分が、プログラム電圧VPGMAの増分より大きくても良い。また、プログラム電圧VPGMCの増分及び消去電圧Veraの増分が、プログラム電圧VPGMBの増分より大きくても良い。
[その他の実施形態]
以上、第1実施形態及び第2実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成、動作方法等は適宜調整可能である。
以上、第1実施形態及び第2実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成、動作方法等は適宜調整可能である。
例えば、図12等を参照して説明した様に、第1実施形態に係る書込シーケンスでは、プログラム動作及びベリファイ動作が複数回交互に実行される。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第1実施形態及び第2実施形態に係る書込シーケンスは、1回のプログラム動作のみを含んでいても良い。即ち、図12において、ステップS102のみを1回実行し、ステップS101、及び、ステップS103~ステップS108を省略しても良い。
また、例えば、図16等を参照して説明した様に、第1実施形態に係る消去シーケンスでは、消去動作及び消去ベリファイ動作が複数回交互に実行される。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第1実施形態及び第2実施形態に係る消去シーケンスは、1回の消去動作のみを含んでいても良い。即ち、図16において、ステップS202のみを1回実行し、ステップS201、及び、ステップS203~ステップS208を省略しても良い。
また、例えば、第1実施形態においては、ソース線SLがP型の半導体基板100を介して半導体層120に接続されていた。また、図17、図18等を参照して説明した様に、第1実施形態に係る消去動作では、ソース線SLに消去電圧Veraが供給され、ソース側選択ゲート線SGSに電圧VSG´´が供給されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、ソース線SLがN型の半導体を介して半導体層120に接続されている場合、又は、ソース線SLがN型の半導体基板100を含む場合、消去動作に際し、ソース側選択トランジスタSTSにおいてGIDL(Gate Induced Drain Leakage)を発生させ、これによって正孔を発生させ、この正孔によってメモリセルMCのしきい値電圧を調整しても良い。この様な場合には、ソース側選択ゲート線SGSに、図18の電圧VSG´´より小さい電圧が供給されても良い。
また、例えば、第1実施形態においては、ビット線BLがN型の不純物を含む不純物領域121を介して半導体層120に接続されていた。また、図17、図18等を参照して説明した様に、第1実施形態に係る消去動作では、ビット線BLには消去電圧Veraが供給されず、ドレイン側選択ゲート線SGDには電圧VSG´が供給されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、消去電圧Veraは、ソース線SL及びビット線BLの少なくとも一方に供給されれば良い。また、消去電圧Veraがビット線BLに供給される場合、消去動作に際し、ドレイン側選択トランジスタSTDにおいてGIDLを発生させ、これによって正孔を発生させ、この正孔によってメモリセルMCのしきい値電圧を調整しても良い。この様な場合には、ドレイン側選択ゲート線SGDに、図18の電圧VSG´より小さい電圧が供給されても良い。
また、例えば、図5等を参照して説明した様に、第1実施形態に係るメモリセルアレイMCAは、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図39~図41に例示するメモリセルアレイMCA´は、Z方向に配列された複数のメモリ層ML0~MLkと、その上方に設けられたトランジスタ層TLと、その上方に設けられたワード線層WLLと、その上方に設けられたビット線層BLLと、を備える。以下、これらの構成について、順に説明する。
まず、メモリ層ML0~MLkについて説明する。メモリ層ML0~MLkは、図41に示す様に、それぞれ、X方向に配列されY方向に延伸する複数の半導体層211と、これら複数の半導体層211の間においてY方向に配列された複数の導電層212の一部と、半導体層211及び導電層212の間に設けられたゲート絶縁膜213と、を備える。また、メモリ層ML0~MLkは、それぞれ、X方向に並ぶ複数の半導体層211のY方向の端部に対向する導電層214と、半導体層211及び導電層214の間に設けられたゲート絶縁膜215と、を備える。
半導体層211は、例えば、多結晶シリコン(Si)等を含む。半導体層211のX方向の側面は複数の導電層212と対向し、メモリセルのチャネル領域として機能する。半導体層211のY方向の一端部のX方向の両側面及びY方向の側面は導電層214と対向し、選択トランジスタのチャネル領域として機能する。尚、半導体層211の一端部は、導電層242に接続されている。
導電層212は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等を含む。導電層212は、例えば、略四角柱状の形状を有する。導電層212はZ方向に延伸し、ローカルワード線として機能する。また、導電層212のX方向の側面はメモリ層ML0~MLkに含まれる半導体層211の側面に対向し、メモリセルのゲート電極として機能する。
ゲート絶縁膜213は、第1実施形態に係るゲート絶縁膜130と同様に、強誘電体膜131と、絶縁膜132と、を備える。絶縁膜132は、強誘電体膜131と、半導体層211と、の間に設けられる。
導電層214は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等を含む。導電層214は、略櫛状の形状を備える。導電層214は、半導体層211の一端部のX方向の側面に対向し、選択トランジスタのゲート電極として機能する。
ゲート絶縁膜215は、例えば、酸化シリコン等を含む。
次に、トランジスタ層TLについて説明する。トランジスタ層TLは、図40に示す様に、導電層212に対応してX方向及びY方向に配列された複数の半導体層221と、X方向に配列されY方向に延伸し複数の半導体層221の一方側又は他方側の側面に対向する複数の導電層222と、を備える。また、半導体層221及び導電層222の間には、酸化シリコン(SiO2)等の図示しないゲート絶縁膜が設けられている。
半導体層221は、例えば、多結晶シリコン(Si)等を含む。半導体層221のX方向の両側面は導電層222に対向し、ワード線選択トランジスタのチャネル領域として機能する。半導体層221の下端は導電層212(図41)に接続されている。
導電層222は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等を含む。導電層222はY方向に延伸し、ワード線選択線として機能する。また、導電層222はY方向に配列された複数の半導体層221のX方向の側面に対向し、選択トランジスタのゲート電極として機能する。
次に、ワード線層WLLについて説明する。ワード線層WLLは、例えば図39に示す様に、Y方向に並ぶ複数の導電層231を備える。
導電層231は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等を含む。導電層231は、X方向に延伸し、X方向に並ぶ複数の半導体層221(図40)の上端に共通に接続されている。導電層231は、それぞれ、グローバルワード線として機能する。
次に、ビット線層BLLについて説明する。ビット線層BLLは、例えば図39に示す様に、X方向に並びY方向に延伸する複数の導電層241を備える。
導電層241は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等を含む。導電層241は、Z方向に延伸する導電層242を介して、メモリ層ML0~MLkの半導体層211に共通に接続されている。導電層241は、ビット線BLxとして機能する。導電層242はビット線コンタクトとして機能する。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
MC…メモリセル、BL…ビット線、SL…ソース線、WL…ワード線、CG…配線。
Claims (20)
- 複数のゲート電極と、
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第1配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記書込シーケンスにおいて、前記複数の第1配線のうちの一つに、第1の大きさのプログラム電圧が、第1の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記書込シーケンスにおいて、前記複数の第1配線のうちの一つに、第2の大きさのプログラム電圧が、第2の供給時間の間供給され、
前記第2の大きさが前記第1の大きさよりも大きく、又は、前記第2の供給時間が前記第1の供給時間よりも長い
半導体記憶装置。 - 前記書込シーケンスにおいて、プログラム動作が複数回実行され、
前記プログラム電圧は、前記書込シーケンスが開始されてから最初に実行される前記プログラム動作において、前記複数の第1配線のうちの一つに供給される
請求項1記載の半導体記憶装置。 - 前記書込シーケンスにおいて、ベリファイ動作が複数回実行され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記ベリファイ動作において、前記複数の第1配線のうちの一つに、第3の大きさのベリファイ電圧が、第3の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記ベリファイ動作において、前記複数の第1配線のうちの一つに、第4の大きさのベリファイ電圧が、第4の供給時間の間供給される
請求項2記載の半導体記憶装置。 - 前記第4の大きさが前記第3の大きさと等しい
請求項3記載の半導体記憶装置。 - 前記第4の供給時間が前記第3の供給時間と等しい
請求項3又は4記載の半導体記憶装置。 - 複数のゲート電極と、
前記複数のゲート電極に対向する半導体層と、
前記複数のゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記複数のゲート電極に接続された複数の第1配線と、
前記半導体層に接続された第2配線と
を備え、
書込シーケンス及び消去シーケンスを実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去シーケンスにおいて、前記第2配線に、第1の大きさの消去電圧が、第1の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去シーケンスにおいて、前記第2配線に、第2の大きさの消去電圧が、第2の供給時間の間供給され、
前記第2の大きさが前記第1の大きさよりも大きく、又は、前記第2の供給時間が前記第1の供給時間よりも長い
半導体記憶装置。 - 前記消去シーケンスにおいて、消去動作が複数回実行され、
前記消去電圧は、前記消去シーケンスが開始されてから最初に実行される前記消去動作において、前記第2配線に供給される
請求項6記載の半導体記憶装置。 - 前記消去シーケンスにおいて、消去ベリファイ動作が複数回実行され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記消去ベリファイ動作において、前記第1配線に、第3の大きさのベリファイ電圧が、第3の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記消去ベリファイ動作において、前記第1配線に、第4の大きさのベリファイ電圧が、第4の供給時間の間供給される
請求項7記載の半導体記憶装置。 - 前記第4の大きさが前記第3の大きさと等しい
請求項8記載の半導体記憶装置。 - 前記第4の供給時間が前記第3の供給時間と等しい
請求項8又は9記載の半導体記憶装置。 - 読出動作を実行可能に構成され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達する前に実行される前記読出動作において、前記複数の第1配線のうちの一つに、第5の大きさの読出電圧が、第5の供給時間の間供給され、
前記書込シーケンス又は前記消去シーケンスの実行回数が所定回数に達した後に実行される前記読出動作において、前記複数の第1配線のうちの一つに、第6の大きさの読出電圧が、第6の供給時間の間供給される
請求項1~10のいずれか1項記載の半導体記憶装置。 - 前記第6の大きさが前記第5の大きさと等しい
請求項11記載の半導体記憶装置。 - 前記第6の供給時間が前記第5の供給時間と等しい
請求項11又は12記載の半導体記憶装置。 - 前記第2の大きさが前記第1の大きさよりも大きく、且つ、前記第2の供給時間が前記第1の供給時間よりも長い
請求項1~13のいずれか1項記載の半導体記憶装置。 - 前記ゲート絶縁膜は、酸素(O)及びハフニウム(Hf)を含み、結晶構造として直方晶を含む膜を含む
請求項1~14のいずれか1項記載の半導体記憶装置。 - 前記ゲート絶縁膜は、強誘電体の膜を含む
請求項1~15のいずれか1項記載の半導体記憶装置。 - メモリセルを含むメモリダイと、
前記メモリダイに接続されたコントローラダイと
を備え、
前記コントローラダイは、
書込シーケンス又は消去シーケンスの実行回数が第1の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を増大させる旨の第1のコマンドを、前記メモリダイに入力し、
前記書込シーケンス又は前記消去シーケンスの実行回数が前記第1の回数より大きい第2の回数に達した後で、前記書込シーケンス及び前記消去シーケンスの少なくとも一方において前記メモリセルに供給される電圧を更に増大させる旨の第2のコマンドを、前記メモリダイに入力する
半導体記憶装置。 - 前記コントローラダイは、前記第1のコマンドを前記メモリダイに入力してから、前記第2のコマンドを前記メモリダイに入力するまでの間に、読出動作において前記メモリセルに供給される電圧を増大させる旨のコマンドを、前記メモリダイに入力しない
請求項17記載の半導体記憶装置。 - 前記メモリセルは、酸素(O)及びハフニウム(Hf)を含み、結晶構造として直方晶を含む膜を含む
請求項17又は18記載の半導体記憶装置。 - 前記メモリセルは、強誘電体の膜を含む
請求項17~19のいずれか1項記載の半導体記憶装置。
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