JP2020149989A - 電圧可変型メモリ素子と、該電圧可変型メモリ素子を有する半導体記憶装置 - Google Patents

電圧可変型メモリ素子と、該電圧可変型メモリ素子を有する半導体記憶装置 Download PDF

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Abstract

【課題】半導体配線の抵抗値の変動に伴う電圧変化を利用して、記憶情報を読み出す電圧可変型メモリ素子と、該メモリ素子を有する半導体記憶装置を提供する。【解決手段】実施形態の電圧可変型メモリ素子は、電極と、情報を電荷として蓄電する電荷蓄積層と、半導体配線とが層間絶縁膜を介在して積層形成され、電極から供給されて電荷蓄積層に蓄電される電位の高低により、電荷蓄積層と対向する半導体配線の領域の抵抗値が可変され、供半導体配線を通過した読み出し信号の電圧値を抵抗値に応じて変化させる。さらに、実施形態は、電圧可変型メモリ素子をメモリセルとして配置するメモリセルアレイを備える半導体記憶装置を構成する。【選択図】図１

Description

実施形態は、電圧可変型メモリ素子と、該電圧可変型メモリ素子を有する半導体記憶装置に関する。
半導体記憶装置は、不揮発性の半導体メモリ素子をマトリックス状に配置している。
特開昭６４−００２３６７号公報
半導体配線の抵抗値の変動に伴う電圧変化を利用して、記憶情報を読み出す電圧可変型メモリ素子を有する半導体記憶装置を提供する。
実施形態に係る電圧可変型メモリは、電極と、前記電極に層間絶縁層を介して配置され、電荷を蓄電する電荷蓄積層と、前記電荷蓄積層に蓄電される電荷量に応じた電位の高低により、前記電荷蓄積層と対向する領域の抵抗値が可変し、供給された読み出し信号の電圧値を前記抵抗値に応じて変化する、導電性を有する半導体配線と、を含む。
さらに、電圧可変型メモリ素子を有する半導体記憶装置は、並列配置される複数のワード線と、前記ワード線と交差し並列配置される複数のビット線と、前記ワード線と前記ビット線の各交差位置の線間に層間絶縁層を介在して配置される電荷蓄積層と、で構成される複数の電圧可変型メモリ素子をメモリセルとして備えるメモリセルアレイと、読み出し動作時に、非選択メモリセルに関わるワード線に第１の電圧を印加し、選択メモリセルに関わるワード線を電気的にフローティング状態に設定し、前記選択メモリセルに関わるビット線に印加したデータ推定信号の電圧値の変化に基づき、前記選択メモリセルに記憶されているデータのレベルを判定する制御回路と、を含む。
図１は、第１の実施形態に係る電圧可変型メモリ素子の概念的な断面構造を示す図である。 図２Ａには、層間絶縁層を介して、半導体配線と対向して近接するように配置される電極の配置例を示している。 図２Ｂは、正電圧の印加による半導体配線の一部領域の低抵抗値化を説明するための断面図である。 図２Ｃは、負電圧の印加による半導体配線の一部領域の高抵抗値化を説明するための断面図である。 図３は、電圧可変型メモリ素子における印加電圧に対する半導体配線の抵抗値の変化を示す図である。 図４は、電圧可変型メモリ素子における印加電圧に対する半導体配線の抵抗率の変化を示す図である。 図５は、電圧可変型メモリ素子へのデータ書き込みについて説明するための断面図である。 図６は、電圧可変型メモリ素子へのデータ消去について説明するための断面図である。 図７Ａは、電荷蓄積層が負の電位であり、電極の電位がフローティング状態の時の半導体配線の配線領域が高抵抗値の状態を示す図である。 図７Ｂは、電荷蓄積層が負の電位であり、電極に正の電圧が印加された時の半導体配線の配線領域が低抵抗値の状態を示す図である。 図８Ａは、電荷蓄積層が正の電位であり、電極の電位がフローティング状態の時の半導体配線の配線領域が低抵抗値化された状態を示す図である。 図８Ｂは、電荷蓄積層が正の電位であり、電極に正の電圧が印加された時の半導体配線の配線領域が低抵抗値の状態を示す図である。 図９は、第２の実施形態に係る電圧可変型メモリ素子を有する半導体記憶装置の機能ブロックを示す図である。 図１０は、メモリセルアレイの回路構成を示す図である。 図１１は、メモリセルアレイの積層構造を概念的に示す図である。 図１２は、データが記憶されている時のメモリセルからのデータ読み出しについて説明するための図である。 図１３は、データが記憶されていない時のメモリセルからのデータ読み出しについて説明するための図である。 図１４は、メモリセルからのデータ読み出しについて説明するための図である。
以下に、実施形態について図面を参照して説明する。
実施形態は、発明の技術的思想を具体化するための装置を例示する。図面は、模式的または概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術的思想が特定されるものではない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付して、詳細な説明は省略する。
＜第１の実施形態＞
第１の実施形態として、半導体配線の抵抗値の変化を利用する電圧可変型メモリ素子について説明する。図１は、本実施形態に係る電圧可変型メモリ素子（ＭＣ）の概念的な断面構造を示す図である。
電圧可変型メモリ素子１は、半導体配線２と、情報を電荷として記憶（蓄電又はチャージ）する電荷蓄積層３と、電極４と、これらの構成要素を電気的に分離する層間絶縁層５と、で構成される。電圧可変型メモリ素子１は、半導体配線２と電荷蓄積層３と電極４とが積層構造を成し、さらに、これらの構成要素の間を層間絶縁層５によって電気的に分離されている。ここでは、電極４を第１層とし、電荷蓄積層３を第２層とし、半導体配線２を第３層とする。また、後述するように、電圧可変型メモリ素子１から読み出されたデータは、外部に設けられたセンスアンプ６で増幅し出力される。電荷蓄積層３は、他の構成要素との配線接続は無く、電気的にフローティング（Floating）状態として、アイランド状に形成されている。電荷蓄積層３は、例えば、多結晶シリコン、即ち、ポリシリコン（Poly silicon）を含む導電体で形成することができる。
以下の説明において、電荷蓄積層３に蓄電された電荷量又は電圧値のことを電位と称している。予め設定した基準電位を例えば、０と設定した場合には、基準電位よりも高い電位のことを正の電位とし、基準電位よりも低い電位を負の電位とする。
電圧可変型メモリ素子１は、メモリセル（ＭＣ）に相当する。半導体配線２は、不純物の導入処理等により低抵抗値化されたポリシリコンを主材料とする配線である。
層間絶縁層５は、例えば、シリコン酸化膜により形成される。本実施形態においては、層間絶縁層５のうち、半導体配線２と電荷蓄積層３の間には、層間絶縁層５ａが形成され、電極４と電荷蓄積層３の間には、層間絶縁層５ｂが形成されている。本実施形態においては、層間絶縁層５ｂを通じて、電極４から電荷蓄積層３への電荷の書き込み（チャージ）と消去（ディスチャージ）が行われる。即ち、書き込み（チャージ）と消去（ディスチャージ）は、電極４と電荷蓄積層３との間で行われる。尚、層間絶縁層５ｂの厚さは、電荷蓄積層３に蓄電される電荷が電極４側に漏れ出ることが無く、電荷によるデータの書き込み及び消去が可能な膜厚である。また、層間絶縁層５ａの厚さは、電荷蓄積層３に蓄電される電荷が半導体配線２側に漏れ出ることが無く、蓄電された電荷が半導体配線２の抵抗値に変化を及ぼすことが可能な膜厚である。これらの膜厚は、使用する半導体材料や不純物濃度、設計の基づく信号値の大きさ（電圧）等により、適宜設定される。
ここで、図２Ａ，２Ｂ，２Ｃ乃至図４を参照して、電圧可変型メモリ素子における電圧可変の原理について説明する。
図２Ａには、層間絶縁層５ａを介して、半導体配線２と対向して近接するように配置される電極９の配置例を示している。ここでは、説明を分かりやすくするために、電圧可変型メモリ素子１の電荷蓄積層３を電極９に置き換えて説明する。ここでは、任意に設定可能な基準電位を０Ｖとして、基準電位に対して正の電位（又は、正電圧）と負の電位（又は、負電圧）を印加する例とする。
図２Ｂに示すように、電極９に正電圧を印加すると、電極９と対向する半導体配線２の領域Ａの抵抗値は、基準電位（０Ｖ印加時）の時の基準の抵抗値よりも、低くなる低抵抗値化の測定結果が得られる。また反対に、図２Ｃに示すように、電極９に例えば、負電圧を印加すると、半導体配線２の領域Ａの抵抗値は、基準の抵抗値よりも抵抗値が高くなる高抵抗値化の測定結果が得られた。これらの実測結果における抵抗値の変化は、ホットキャリア等が影響しているものと推測される。
図３は、図２Ａに示す半導体配線２及び電極９の構造において、４個の半導体配線Ｒ１〜Ｒ４の抵抗値の変化の一例を示している。この例における抵抗値は、特定されたものでは無く、半導体配線の材料や不純物濃度等で適宜、変わる数値であり、ここでは、抵抗値の大小関係や特性線の傾く方向が提示するものである。
図３においては、半導体配線Ｒ１〜Ｒ４に対して、電極９に−１０Ｖ〜＋１０Ｖの電圧ＶＳを掃引するように印加した際の半導体配線２の抵抗値の変化を取得している。これらの半導体配線Ｒ１〜Ｒ４は、共に、−１０Ｖから＋１０Ｖに向かって、略直線的に抵抗値が減少する傾きを有している。この例では、−１０Ｖ〜＋１０Ｖ間の抵抗値の変化の幅は、２０００Ω程度となっている。また、実用範囲とする例えば、−５Ｖ〜＋５Ｖの間では、共に、８００Ω程度の抵抗値の差が発生している。尚、図３は、半導体配線２の抵抗値の変化を特徴的に示すものであり、縦軸の抵抗値は、不純物の濃度等により影響を受けるものであり、限定されている数値ではない。
また、以下に説明する実施形態においては、０Ｖ印加（無印加）時を基準として、正負の両側の電位にチャージする例について説明するが、０Ｖを基準として限定されるものでは無い。即ち、＋５Ｖを基準として、例えば、＋１Ｖと＋９Ｖ等の電位差を設けた正の電位側のみ範囲であってもよい。反対に、負の電位側のみの電圧範囲で基準電位と電位差の範囲を設定してもよい。また、データが記憶されているか否かを高・低レベルの２値で判定する場合には、必ずしも設定される電圧範囲が正負電圧に亘る必要が無い。さらに、設定される電圧範囲の中心に基準を置く必要は無く、正の電位側のみ（又は、負の電位側のみ）の範囲で、例えば、＋１Ｖと＋９Ｖ等の電位差を設けた２値であっても実施することは可能である。尚、ここでは、記憶されているデータを高・低レベルの２値のレベルで記憶の有無を判定する例について説明しているが、必ずしも２値に限定されるものでは無く、複数の電圧値の設定、即ち、複数の判定レベルを設定することで多値判定を実施することも可能である。
図４は、図３において得られた半導体配線Ｒ１〜Ｒ４の抵抗値の変化に基づき算出された抵抗変化率を示している。この抵抗変化率においては、０Ｖ印加（無印加）時を基準として、半導体配線Ｒ１〜Ｒ４の抵抗変化率の傾向が略一致している。実用範囲とする例えば、−５Ｖ〜＋５Ｖの間では、５％程度の抵抗変化率が発生している。
以上のように、不純物の導入処理等により低抵抗値化された半導体配線２に対して、絶縁体を介して、隣接する電極に電圧を印加すると、半導体配線２の抵抗値が変化する結果が得られる。
この半導体配線２の抵抗値の増減の変化により、半導体配線２に流れる読み出し信号（後述する、データ推定信号Ｖd）に対して、電圧変化を生じさせる。即ち、半導体配線２に一定値の電圧を印加している状態の時に、電極９に正又は負の電圧を印加して半導体配線２に抵抗値の変化を生じさせると、半導体配線２を流れる信号の電圧の値が可変されることとなる。
従って、電圧可変型メモリ素子は、電荷蓄積層にデータが書き込まれているか否か、即ち、電荷蓄積層における負の電位のチャージ状態又は、正の電位のチャージ状態により、隣接して配置する半導体配線の抵抗値を変化させる。この抵抗値の変化は、半導体配線を流れる信号の電流や電圧を変化させている。よって、半導体配線を通過する読み出し信号（データ推定信号Ｖd）の電圧変化を検出することで、電荷蓄積層にデータが書き込まれている状態か否かを検出することができる。電圧可変型メモリ素子は、電荷蓄積層に記憶されているデータ自体を読み出さずに、電荷蓄積層にデータが記憶されているか否かを出力する。
次に、半導体配線の抵抗値の変化を利用する電圧可変型メモリ素子について説明する。図１及び、図５乃至図８を参照して、電圧可変型メモリ素子１における半導体配線２の抵抗値変化によるデータ推定信号Ｖd1，Ｖd2の電圧変化について説明する。
まず、図１に示した電圧可変型メモリ素子１の初期時は、半導体配線２又は電極４からの電圧印加は無く、電荷蓄積層３は、記憶する情報（電荷）は無く、浮遊電位となっている。ここでは、半導体配線２は、任意の不純物が導入された低抵抗値のポリシリコンにより形成されているものとする。この低抵抗値は、電圧を無印加時の抵抗値でもある。
［データ書き込み］
図５に示すように、電極４を０Ｖの電位に設定し、半導体配線２に対して、書き込み電圧Vpgmを印加して、電荷蓄積層３に情報を書き込む。書き込み電圧Vpgmは、例えば、１２Ｖ程度から最大が２４Ｖ程の高電圧値である。情報が書き込まれた電荷蓄積層３は、電子が注入された負の電位にチャージした状態となる。
［データ消去］
図６に示すように、電荷蓄積層３に記憶されている情報を消去する場合、半導体配線２を０Ｖの電位に設定する、と共に電極４に対して、データ消去電圧Veraを印加する。電荷蓄積層３から格納している電子が放出されて、電荷蓄積層３は、正の電位にチャージした状態となる。
［データ読み出し１（記憶情報有り）］
電圧可変型メモリ素子１の電荷蓄積層３が負の電位にチャージされている場合、図７Ａに示すように、電荷蓄積層３に対向する半導体配線２の配線領域Ａは、高抵抗値化された状態となる。この時、電極４の電位をフローティング(Floating)状態とする。
また、図７Ｂに示すように、電極４に読み出しを防止するための正の電圧（例えば、後述するリード電圧Vread）が印加されている状態であれば、電荷蓄積層３にチャージされている負の電荷（電子）が電極４側に引かれて、半導体配線２の配線領域Ａは、負の電荷の影響を受けない。よって、配線領域Ａは、高抵抗値化されず、電荷蓄積層３に電圧のチャージされていない時と同じような低抵抗値の状態となる。半導体配線２を通過するデータ推定信号は、電圧降下が高抵抗値の場合よりも少なくなる。この時、後述するBit信号に相当するデータ推定信号Ｖdを半導体配線２に入力して通過した信号は、記憶されるデータが有ることを示すデータ出力信号Ｖd1として出力される。
［データ読み出し２（記憶情報無し）］
電圧可変型メモリ素子１の電荷蓄積層３が正の電位にチャージされている場合、図８Ａに示すように、電荷蓄積層３に対向する半導体配線２の配線領域Ａは、低抵抗値化された状態となる。この時、電極４の電位をフローティング(Floating)状態とする。この時、後述するBit信号に相当するデータ推定信号Ｖdを半導体配線２に入力して通過した信号は、記憶されるデータが無いことを示すデータ推定信号Ｖd2（d1>d2）として出力される。
また、図８Ｂに示すように、電極４に読み出しを防止するための正の電圧（例えば、後述するリード電圧Vread）が印加されている状態であっても、電荷蓄積層３にチャージされている正の電荷によって、半導体配線２の配線領域Ａは、低抵抗値化の状態を維持する。これは、後述するメモリセルアレイ１１において、非選択のメモリセルＭＣにデータが記憶されている状態の時に、電極４（ワード線ＷＬ）にリード電圧Vreadが印加されても、低抵抗値化を維持して、半導体配線２（ビット線ＢＬ）を高抵抗値化しないことを示す。
以上の説明したように、本実施形態における電圧可変型メモリ素子１は、正負の電荷の蓄積、即ち、格納されるデータの有無により、近接配置する半導体配線の抵抗値を高抵抗値化又は低抵抗値化する。この抵抗値が変化する半導体配線に、データ推定信号Ｖdを流し、信号の電圧が変化した２つのレベルのデータ推定信号Ｖd1及びＶd2が取得できる。これらのデータ推定信号Ｖd1及びＶd2を増幅し、予め設定した閾値と比較し、データ出力信号ＤＡＴである"０"，"１"に判定する。又、いずれか一方のデータ推定信号（Ｖd1又はＶd2）を基準値として、データ推定信号Ｖd1及びデータ推定信号Ｖd2同志を直接的に比較して判定してもよい。
従って、記憶された情報の読み出し時に、選択した半導体配線にデータ推定信号を流すだけで、電荷蓄積層３に情報となる電荷が蓄積されているか否かが確認ができる。電荷蓄積層３に対して、データの出し入れを行わないため、データの読み出し動作が速い。また、データの読み出しの際に、層間絶縁層（ＮＡＮＤ型フラッシュメモリであれば、ゲート絶縁膜又はトンネル酸化膜に相当する）内を電子が貫通移動していないため、層間絶縁層の劣化の進行を遅延させることができる。
＜第２の実施形態＞
第２の実施形態として、電圧可変型メモリ素子１をメモリセル（ＭＣ）として用いた半導体記憶装置の一例について説明する。
図９は、半導体記憶装置１０の概念的な全体構成を示している。図１０は、メモリセルアレイの回路構成を概念的に示す図である。
この半導体記憶装置１０は、メモリセルアレイ１１と、ロウ選択回路１４と、カラム選択回路１５と、センスアンプ６と、書き込み回路１６と、入出力回路１２と、制御回路１３とを備えている。尚、上述する半導体記憶装置１０の構成要素は、本実施形態の説明に必要な構成要素のみを提示しており、図示していないが、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書き込みデータ）ＤＡＴを出力する外部コントローラ等の一般的な半導体記憶装置が搭載する構成要素は含んでいるものとする。
メモリセルアレイ１１は、複数の電圧可変型メモリ素子１をメモリセルＭＣとして、例えば、図１０に示すように、互いに直交するワード線ＷＬ（ＷＬ１〜ＷＥＭ）と、ビット線ＢＬ（ＢＬ１〜ＢＬＮ）の交点にメモリセルＭＣをマトリックスに配置する。１つのメモリセルＭＣは、１本のビット線及び１本のワード線により特定される。前述したように、ワード線ＷＬは、電極４に相当し、ビット線ＢＬは、半導体配線２に相当する。
また、ワード線ＷＬは、メモリセルＭＣの行（ロウ）と関連付けられ、ビット線ＢＬは、メモリセルＭＣの列（カラム）と関連付けられている。よって、ロウの選択とカラムの選択によりメモリセルＭＣが特定される。選択的に１つのメモリ素子のデータを書き換える（消去及び書き込み）際には、その１つのメモリを選択してもよいし、選択するメモリ素子を含んでいるグループを単位として書き換えてもよい。例えば、１ビットラインの単位又は、NANDフラッシュメモリと同様に、配置されたメモリセルＭＣを複数のブロックＢＬＫに分割して、１ブロックをデータの消去単位として使用してもよい。
グループ又はブロックを単位としてデータを書き換える際には、元のデータを一旦、読み出して避難させ、グループ内又はブロック内の全メモリ素子のデータ消去を行った後、元のデータに新たなデータを追加した書き換えデータを、グループ又はブロックに記憶させてもよい。他の方法としては、メモリ素子に現在記憶されているデータに対比や消去を行わずに、そのまま上書きすることでデータの書き換えをすることも可能である。
入出力回路１２は、記憶装置内の各構成要素と外部の構成要素との信号等の入出力を管理し、例えば、外部コントローラから、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書き込みデータ）ＤＡＴを受け取り、外部コントローラにデータ（読み出しデータ）ＤＡＴを送出する。
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及び、コマンドＣＭＤに基づいて、各構成要素を制御する。例えば、制御回路１３は、ロウ選択回路１４とカラム選択回路１５を制御して、データ書き込み又はデータ消去又はデータ読み出しを行うメモリセルＭＣを選択させる。書き込み回路１６及び読み出し回路１７に対して、後述するデータ書き込み電圧Vpgmやデータ消去電圧Vera等の印加を指示する。また、制御回路１３は、各構成要素に駆動するための電源電圧を適宜のタイミングで供給する。
ロウ選択回路１４は、入出力回路１２から受信したアドレス信号ＡＤＤに基づいて、１つのメモリセルＭＣ又は、１つのブロックＢＬＫを選択する。その後、ロウ選択回路１４は、例えば、選択されたワード線ＷＬと非選択のワード線ＷＬとのそれぞれに予め設定された電圧、例えば、データ消去電圧Vera（消去信号）又は、非選択電圧Vread（非選択信号）を印加する。
カラム選択回路１５は、入出力回路１２から受信したアドレス信号ＡＤＤに基づいて、列に対応する複数のビット線ＢＬの中から指定されたビット線を選択された状態にする。例えば、１つのメモリセルＭＣ又は、１つのブロックＢＬＫを選択する。
書き込み回路１６は、入出力回路１２から書き込みデータＤＡＴを受け取り、制御回路１３の制御及び書き込みデータＤＡＴに基づいて、データ書き込み電圧Vpgm（データ書き込み信号）をカラム選択回路１５に供給する。
読み出し回路１７は、センスアンプ６を含んでいる。読み出し回路１７は、制御回路１３の制御に基づいて、選択されたビット線ＢＬにデータ推定信号Ｖdを入力して通過した信号をセンスアンプ６で増幅し、データ推定信号Ｖd1，Ｖd2として生成する。ここでは、データ推定信号Ｖd1は、記憶情報（データ）を含むデータ出力信号"１"、及び、データ推定信号Ｖd2は、記憶情報を含まないデータ出力信号"０"を示唆する。読み出し回路１７は、データ推定信号Ｖd1を"１"、データ推定信号Ｖd2を"０"に変換して、データ出力信号ＤＡＴとして、入出力回路１２に出力する。
次に、図１１乃至図1４を参照して、電圧可変型メモリ素子１を用いた半導体記憶装置の動作について説明する。図１１乃至図1４に示す積層構造においては、図示していないが、前述した図１に示す構造と同様に、各ビット線ＢＬ、各電荷蓄積層３及び、各ワード線ＷＬの間には、層間絶縁層として、シリコン酸化膜等が充填されるように形成されている。
図１１は、電圧可変型メモリ素子により構成されるメモリセル（ＭＣ）の立体的な積層構造例を示す図である。このメモリセルアレイ１１は、図１０に示した回路図に相当する積層構造である。
このメモリセルアレイ１１は、下層に複数のビット線ＢＬ（ＢＬ１〜ＢＬＮ）［第３層］を平行に配置する。層間絶縁層を介して、ビット線ＢＬ上方に、等間隔で電荷蓄積層３［第２層］が配置される。この電荷蓄積層３は、直方体形状を成し、辺の長さは、ビット線ＢＬの幅及びワード線ＷＬの幅と略同等又は、幅を超えない長さを有している。また、電荷蓄積層３の厚さは、設計に基づき、低抵抗値化及び高抵抗値化に必要とされる電荷量によって、適宜、設定される。
さらに、電荷蓄積層３の上層に層間絶縁層を介し、複数のビット線ＢＬとは互いに直交する方向で、複数のワード線ＷＬ（ＷＬ１〜ＷＬＭ）［第１層］を配置する。このような配置により、ビット線ＢＬとワード線ＷＬの各交点の間に、電荷蓄積層３が介在するように配置されて、メモリセルＭＣ（ＭＣ１，ＭＣ２，ＭＣ３，…）を構成する。前述したように、電圧可変型メモリ素子１において、ワード線ＷＬは、電極４に相当し、ビット線ＢＬは、半導体配線２に相当する。
［データ書き込み］
次に図１１及び図５を参照して、メモリセルアレイ１１のメモリセルＭＣ２へのデータの書き込みについて説明する。
まず、データを書き込むメモリセルを選択する。ここでは、メモリセルＭＣ２を選択して、データを書き込む例について説明する。メモリセルＭＣ２を選択する場合には、メモリセルＭＣ２に掛かるワード線ＷＬ２以外のワード線ＷＬ１，ＷＬ３，…の電位をフローティング（Floating）状態に設定する。また、この設定と共に、メモリセルＭＣ２に掛かるビット線ＢＬ１以外のビット線ＢＬ２，ＢＬ３，…の電位をフローティング状態に設定する。
次に、図５で説明したように、ワード線ＷＬ２を基準電位［第２の電圧］、例えば０Ｖに設定し、ビット線ＢＬ１にデータ書き込み信号を供給して、データ書き込み電圧Vprgm［第３の電圧］を印加する。この時、ワード線ＷＬ２からメモリセルＭＣ２の電荷蓄積層３に電子（負電荷）が注入されてトラップし、電荷蓄積層３は負の電位となる。メモリセルＭＣ２は、電荷蓄積層３が負の電位の状態をデータが書き込まれている状態とする。この時、図７Ａで示したように、負電荷をチャージする電荷蓄積層３は、対向するビット線ＢＬ１の一部である領域Ａを高抵抗値化する。
［データ消去］
次に図１１及び図６を参照して、メモリセルアレイ１１のメモリセルＭＣ２におけるのデータ消去について説明する。図１３は、電圧可変型メモリ素子により構成されるメモリセル（ＭＣ）のデータ消去について説明するための図である。
まず、データ消去するメモリセルを選択する。ここでは、メモリセルＭＣ２を選択して、データを消去する例について説明する。メモリセルＭＣ２を選択する場合には、メモリセルＭＣ２に掛かるワード線ＷＬ２以外のワード線ＷＬ１，ＷＬ３…の電位をフローティング（floating）状態に設定する。また、この設定と共に、メモリセルＭＣ２に掛かるビット線ＢＬ１以外のビット線ＢＬ２，ＢＬ３…の電位をフローティング状態に設定する。
図６で説明したように、ビット線ＢＬ１を基準電位［第４の電圧］、例えば０Ｖに設定し、ワード線ＷＬ２には消去信号である、正の電位のデータ消去電圧Vera［第５の電圧］を印加する。電荷蓄積層３には、データ消去電圧Veraによってホール（正電荷）が供給される。電荷蓄積層３は、チャージされていた負電荷がワード線ＷＬ２に放出され、代わりに、正電荷がチャージされる。メモリセルＭＣ２は、電荷蓄積層３が正の電位の状態をデータが消去されている状態とする。この時、図７Ｂで示したように、正電荷をチャージする電荷蓄積層３は、対向するビット線ＢＬ１の一部である領域Ａを低抵抗値化する。
［データ読み出し（記憶データ有り）］
次に、電圧可変型メモリ素子により構成されるメモリセルアレイ１１のメモリセルＭＣ２からのデータの読み出しについて説明する。図１２は、メモリセル（ＭＣ）へのデータ書き込みについて説明するための図である。
メモリセルＭＣ２にデータが記憶されている状態においては、電荷蓄積層３は、負電荷をチャージしている。即ち、メモリセルＭＣ２は、ワード線ＷＬ２がフローティング状態の時に、ビット線ＢＬ１の領域Ａを高抵抗値化している。
まず、データを読み出すメモリセルＭＣ２を選択する。ここでは、メモリセルＭＣ２を選択して、データを読み出す例について説明する。メモリセルＭＣ２を選択する場合には、メモリセルＭＣ２に掛かるワード線ＷＬ２以外の非選択のワード線ＷＬ１，ＷＬ３，…に対して、予め設定された電圧値のリード電圧Vread［第１の電圧］が印加される。この設定と共に、メモリセルＭＣ２に掛かるビット線ＢＬ１以外の非選択のビット線ＢＬ２，ＢＬ３，…の電位をフローティング状態に設定する。この設定により、ビット線ＢＬ１の領域Ａを高抵抗値化する。
メモリセルＭＣ２が選択された後、データ推定信号Ｖdをビット線ＢＬ１に供給する。ビット線ＢＬ１を通過したデータ推定信号Ｖdは、領域Ａの高抵抗値により電圧降下されて、図７Ａに示したように、データ推定信号Ｖd1として出力される。この時、データ推定信号Ｖdは、電荷蓄積層３に対して作用せず、ＮＡＮＤフラッシュメモリにように、トンネル酸化膜を通じた負電荷（電子）の注入や引き抜きを行わない。
［データ読み出し（記憶データ無し）］
次に、図１３を参照して、メモリセルアレイ１１のメモリセルＭＣ２からのデータの読み出しについて説明する。
メモリセルＭＣ２にデータが記憶されていない状態（消去されている状態）においては、電荷蓄積層３は、正電荷をチャージしている。即ち、メモリセルＭＣ２は、ワード線ＷＬ２がフローティング状態の時に、ビット線ＢＬ１の領域Ａを低抵抗値化している。
まず、前述したと同様に、データを読み出すメモリセルＭＣ２を選択する。即ち、非選択のワード線ＷＬ１，ＷＬ３，…に対してリード電圧Vread［第１の電圧］が印加され、非選択のビット線ＢＬ２，ＢＬ３，…の電位をフローティング状態に設定する。この設定により、ビット線ＢＬ１の領域Ａを低抵抗値化する。
メモリセルＭＣ２が選択された後、データ推定信号Ｖdをビット線ＢＬ１に供給する。ビット線ＢＬ１を通過したデータ推定信号Ｖdは、領域Ａの低抵抗値により電圧降下が少なく、図８Ａに示したように、データ推定信号Ｖd2として出力される。この場合においても、データ推定信号Ｖdは、電荷蓄積層３に対して作用せず、ＮＡＮＤフラッシュメモリにように、トンネル酸化膜を通じた負電荷（電子）の注入や引き抜きを行わない。
［データ有無混在の時のデータ読み出し］
図１２及び図１３に示した例では、メモリセルＭＣ２のみに注目しデータの記憶の有無の状態を例として、読み出し動作について説明した。しかし実際には、同じビット線上の他のメモリセルＭＣにデータが記憶されている場合が多い。
そこで、図１４を参照して、複数のメモリセルＭＣにデータが記憶された状態において、１つのメモリセルから情報を読み出す例について説明する。
ここでは、メモリセルＭＣ２、メモリセルＭＣ３には、データが記憶され、メモリセルＭＣ１には、データを記憶されていない状態とする。メモリセルＭＣ２からデータを読み出す例について説明する。
前述したと同様に、メモリセルＭＣを選択する。即ち、非選択のワード線ＷＬ１，ＷＬ３，…に対して正のリード電圧Vreadを印加し、非選択のビット線ＢＬ２，ＢＬ３，…の電位をフローティング状態に設定する。
この時、非選択のメモリセルＭＣ１は、データを記憶せず、ワード線ＷＬ１に正のリード電圧Vreadが印加されている状態であれば、正のリード電圧Vreadが印加されても、図３に示したように、より低抵抗値となる。このため、メモリセルＭＣ１の電荷蓄積層が対向するビット線ＢＬ１の一部領域は、低抵抗値化された状態となる。よって、ビット線ＢＬ１にデータ推定信号Ｖdを流した際に、メモリセルＭＣ１により電圧降下は、発生しない。
また、非選択のメモリセルＭＣ３は、データが記憶されているため、ワード線ＷＬ３がフローティング状態であれば、図７Ａに示したように、メモリセルＭＣ３の電荷蓄積層が対向するビット線ＢＬ１の一部領域は、高抵抗値化された状態となる。しかし、図１４に示すように、ワード線ＷＬ３に正のリード電圧Vreadが印加されている状態であれば、電荷蓄積層にチャージされている負の電荷（電子）がワード線ＷＬ３に側に引かれる。これにより、ビット線ＢＬ１の一部領域（領域Ａ）は、負の電荷の影響を受けず、高抵抗値化されない。よって、ビット線ＢＬ１にデータ推定信号Ｖdを流した際に、メモリセルＭＣ３にデータが記憶されていても、メモリセルＭＣ３が非選択であれば、データ推定信号Ｖdにおける電圧降下は発生しない。
選択したメモリセルＭＣ２においては、データが記憶されている状態であれば、メモリセルＭＣ２は、ワード線ＷＬ２がフローティング状態の時に、ビット線ＢＬ１の領域Ａを高抵抗値化する。よって、ビット線ＢＬ１にデータ推定信号Ｖdを流した際に、メモリセルＭＣ２にデータが記憶されているため、データ推定信号Ｖdに対して電圧降下が生じ、データが記憶されていたことを示す、データ推定信号Ｖd1を出力する。
以上のことから、非選択のメモリセルＭＣは、記憶されるデータの有無に関わらず、ビット線ＢＬに対して、元々の抵抗値から高抵抗値化せず、データ推定信号Ｖdに対して高抵抗値による電圧降下の影響を与えない。よって、メモリセルアレイ１１のメモリセルを選択することで、電圧降下による誤出力は無く、適正な出力データを取得することができる。
以上説明したように、本実施形態の電圧可変型メモリ素子は、ビット線にデータ推定信号を供給して、電圧降下による電圧変化を検出するだけで、メモリセルにデータが記憶されているか否かを判定することかできる。さらに、読み出し回路等の改善改良により現在使用しているリード電圧が大きくなった場合には、メモリセルの電荷蓄積層に対して、ワード線ＷＬからデータの入出力を行い、電荷蓄積層とビット線ＢＬとの間の層間絶縁層にダメージを与えず、長い製品寿命を確保する効果が顕著に現れる。
以上説明した本発明のいくつかの実施形態及び変形例は、限定されるものではない。実施段階では、その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上述した実施形態には、種々の段階の発明が含まれており、開示される複数の構成要素における適宜な組み合わせにより種々の発明が抽出される。また、実施形態に示される全構成要件からいくつかの構成要素が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要素が削除された構成が発明として抽出される。
１…電圧可変型メモリ素子、２…半導体配線、３…電荷蓄積層、４…電極、５，５ａ，５ｂ…層間絶縁層、６…センスアンプ、９…電極、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書き込み回路、１７…読み出し回路、ＢＬ…ビット線、ＭＣ…メモリセル、ＷＬ…ワード線。

Claims (6)

  1. 電極と、
    前記電極に層間絶縁層を介して配置され、電荷を蓄電する電荷蓄積層と、
    前記電荷蓄積層に蓄電される電荷量に応じた電位の高低により、前記電荷蓄積層と対向する領域の抵抗値が可変し、供給された読み出し信号の電圧値を前記抵抗値に応じて変化する、導電性を有する半導体配線と、
    を含む、電圧可変型メモリ素子。
  2. 前記電極が電気的にフローティング状態にある時、前記半導体配線の前記領域の抵抗値は、前記電荷蓄積層の電位が予め定めた基準電位に対して、高い電位であれば高抵抗値化し、低い電圧であれば低抵抗値化し、前記半導体配線を流れる前記読み出し信号の電圧値を前記抵抗値に応じて降下させる、請求項１に記載の電圧可変型メモリ素子。
  3. 前記電荷蓄積層が負の電位であり、前記電極に正の電圧が印加された際に、前記電荷蓄積層内の電子を前記電極側に引き付けて、前記半導体配線の前記領域の抵抗値を高抵抗値化せず、前記半導体配線を流れる前記読み出し信号の前記領域における電圧値の降下を抑制する、請求項１に記載の電圧可変型メモリ素子。
  4. 並列配置される複数のワード線と、前記ワード線と交差し並列配置される複数のビット線と、前記ワード線と前記ビット線の各交差位置の線間に層間絶縁層を介在して配置される電荷蓄積層と、で構成される複数の電圧可変型メモリ素子をメモリセルとして備えるメモリセルアレイと、
    読み出し動作時に、非選択メモリセルに関わるワード線に第１の電圧を印加し、選択メモリセルに関わるワード線を電気的にフローティング状態に設定し、前記選択メモリセルに関わるビット線に印加したデータ推定信号の電圧値の変化に基づき、前記選択メモリセルに記憶されているデータのレベルを判定する制御回路と、
    を含む、半導体記憶装置。
  5. 前記データ推定信号は、
    選択されたメモリセルの前記電荷蓄積層に蓄積された電荷量に応じた電位の高低に基づき前記ビット線の抵抗値が変化され、該抵抗値に応じた電圧値に変化される、請求項４に記載の半導体記憶装置。
  6. 前記制御回路は、
    データ書き込み時に、非選択のメモリセルに関わるワード線及びビット線を電気的なフローティング状態に設定し、選択されたメモリセルに関わるワード線に第２の電圧を印加し、選択された前記メモリセルに関わるビット線に、前記第２の電圧より大きい第３の電圧を印加して、前記電荷蓄積層を負の電位に設定し、
    データ消去時に、非選択のメモリセルに関わるワード線及びビット線を電気的なフローティング状態に設定し、選択されたメモリセルに関わるワード線に第４の電圧を印加し、選択された前記メモリセルに関わるビット線に前記第４の電圧より小さい第５の電圧を印加して、前記電荷蓄積層を正の電位に設定する、請求項４に記載の半導体記憶装置。
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