CN105009219A - 非易失性半导体存储装置及其读取方法 - Google Patents

非易失性半导体存储装置及其读取方法 Download PDF

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Abstract

该非易失性半导体存储装置包括存储基元阵列，存储基元阵列被配置为在其中设置有多个NAND基元单元，NAND基元单元中的每一者被配置为在其中具有多个串联连接的存储基元。位线被连接到NAND基元单元的一端，并且源线被连接到NAND基元单元的另一端。感测放大器电路被连接到位线。感测放大器电路包括：第一开关电路，其被连接在电源电压端子和感测节点之间；感测放大器，其被连接到感测节点；以及锁存电路，其锁存从感测放大器输出的信号。第一开关电路被配置为根据锁存电路所锁存的数据而切换到非导通状态。

Description

非易失性半导体存储装置及其读取方法
相关申请的交叉引用
本申请基于并要求2013年3月25日提交的编号为2013-46478的在先日本专利申请、以及2013年7月26日提交的编号为2013-155252的在先日本专利申请的优先权益，这些申请的全部内容通过引用的方式在此纳入。
技术领域
本说明书中描述的实施例涉及非易失性半导体存储装置及其读取方法。
背景技术
NAND型闪存被认为是可电重写并具有高集成度的非易失性半导体存储装置。在NAND型闪存中，多个存储基元(cell)以其中彼此相邻的存储基元共用源/漏扩散层的形式串联连接，从而配置NAND基元单元。位线和源线经由选择栅晶体管分别被连接到NAND基元单元的两端。
在此类NAND型闪存中，采用在一个存储基元中存储两位或更多位数据的多层(multi-level)存储系统，以增加存储容量。在采用该多层存储系统(MLC)的情况下，为了从一个存储基元读取数据，施加其值相互不同的多个字线电压，以在一个存储基元中执行多次读取操作。
而且，即使在采用在一个存储基元中仅存储一位数据的单层存储系统(SLC)的情况下，有时也在一个存储基元中执行多次读取操作。
在执行此类多次读取操作的情况下，每一次，位线都会被充电到特定电位。该充电操作是导致NAND型闪存电力消耗增加的原因。
发明内容
下面描述的实施例中的非易失性半导体存储装置包括存储基元阵列，存储基元阵列被配置为在其中设置有多个NAND基元单元，NAND基元单元中的每一者被配置为在其中具有多个串联连接的存储基元。位线被连接到NAND基元单元的一端，并且源线被连接到NAND基元单元的另一端。感测放大器电路被连接到位线。感测放大器电路包括：第一开关电路，其被连接在电源电压端子和感测节点之间；感测放大器，其被连接到感测节点；以及锁存电路，其锁存从感测放大器输出的信号。第一开关电路被配置为根据锁存电路所锁存的数据而切换到非导通状态。
附图说明
图1A是示出根据第一实施例的非易失性半导体存储装置的配置的框图。
图1B是示出第一实施例中的非易失性半导体存储装置的配置的等效电路图。
图1C是示出存储基元MC的剖面结构的示意图。
图1D是示出选择晶体管SG1和SG2的剖面结构的示意图。
图1E是示出NAND基元单元NU的剖面结构的示意图。
图2是解释NAND型闪存中的多层存储系统的示意图。
图3是解释NAND型闪存中的多层存储系统的示意图。
图4是解释NAND型闪存中的多层存储系统的示意图。
图5是示出第一实施例的非易失性半导体存储装置中的感测放大器电路112的配置的具体实例的框图。
图6是解释第一实施例的非易失性半导体存储装置中的读取操作的流程图。
图7是示出第二实施例的非易失性半导体存储装置中的感测放大器电路112的配置的具体实例的框图。
图8是解释第二实施例的非易失性半导体存储装置中的读取操作的流程图。
具体实施方式
接下来，基于附图描述根据实施例的非易失性半导体存储装置。
[第一实施例]
首先，将参考图1A和1B描述根据第一实施例的非易失性半导体存储装置的配置。图1A是示出根据第一实施例的非易失性半导体存储装置(NAND型闪存)的配置的框图。图1B是示出存储基元阵列111的配置的等效电路图。需要注意，在图1B中，字线WL延伸的方向被称为字线方向，位线BL延伸的方向被称为位线方向。
如图1A所示，根据第一实施例的非易失性半导体存储装置包括存储基元阵列111、感测放大器(sense amplifier)112、行解码器113、数据线114、I/O缓冲器115、控制信号产生电路116、地址寄存器117、列解码器118、内部电压产生电路119、以及基准电压产生电路120。
如图1B所示，存储基元阵列111被配置为具有在其中以矩阵形式排列的多个NAND基元单元NU。每个NAND基元单元NU例如包括64个串联连接的可电重写的非易失性存储基元MC0～MC63(存储串)以及选择晶体管SG1和SG2，选择晶体管SG1和SG2用于将存储串的两端分别连接到位线BL和公共源线CELSRC。
NAND基元单元NU中的存储基元MC0-MC63的控制栅被连接到不同字线WL0～WL63。选择晶体管SG1和SG2的栅极被分别连接到选择栅线SGD和SGS。共用一个字线WL的一组NAND基元单元NU构成块BLK，该块形成数据擦除单元。尽管在图中省略，但是多个块BLK沿着位线方向排列。
每个位线BL被连接到图1A所示的感测放大器112。共同被连接到一个字线WL的多个存储基元MC构成一个页或多个页。
如图1A所示，感测放大器112沿着存储基元阵列111的位线方向设置，并且被连接到位线BL以执行页单位数据的读取，并且还充当数据锁存器来保持一个页的写入数据。也就是说，以页为单位执行读取和写入。感测放大器112配备有暂时保持输入/输出数据的数据缓存，以及执行列选择的列选择栅电路(未示出)。
如图1A所示，行解码器113沿着存储基元阵列111的字线方向设置，并且根据行地址选择性地驱动字线WL和选择栅线SGD和SGS。该行解码器113包括字线驱动器和选择栅线驱动器。此外，附随感测放大器112设置有控制感测放大器112中的列选择栅电路的列解码器118。行解码器113、列解码器118和感测放大器113构成读/写电路，以执行存储基元阵列111的数据读写。
外部输入/输出端口I/O和感测放大器112之间的数据传输通过输入/输出缓冲器115和数据线114执行。也就是说，读入感测放大器112的页数据被输出到数据线114，以便经由输入/输出缓冲器115而被输出到输入/输出端口I/O。而且，从输入/输出端口I/O提供的写数据经由输入/输出缓冲器115而被加载到感测放大器112。
从输入/输出端口I/O提供的地址数据Add经由地址寄存器117而被提供给行解码器113和列解码器118。从输入/输出端口I/O提供的指令数据Com被解码，以便在控制信号产生电路116中被设定。
各外部控制信号，即，芯片使能信号/CE、地址锁存器使能信号ALE、指令锁存器使能信号CLE、写入使能信号/WE、以及读取使能信号/RE，被提供给控制信号产生电路116。控制信号产生电路116控制内部电压产生电路119以产生数据读取、写入和擦除所需的各种内部电压，并且还一般地基于指令Com和外部控制信号执行存储操作的操作控制。
此外，控制信号产生电路116被施以来自基准电压产生电路120的基准电压。控制信号产生电路116在源线SL侧通过选定的存储基元MC执行写入，并且控制读取操作。
图1C和1D示出存储基元MC以及选择晶体管SG1和SG2的示意性剖面结构。在形成于未示出的半导体衬底上的p型阱2中形成n型源和漏扩散层15。被两个扩散层15夹着的p型阱2的区域充当构成存储基元MC的MOSFET的沟道区域。
而且，浮栅(FG)11经由栅绝缘膜10在p型阱2上形成。浮栅11被配置为能够在其中保持电荷，通过该电荷的量判定存储基元MC的阈值电压。需要注意，可采用电荷捕获膜作为电荷累积膜来替代浮栅。控制栅(CG)13经由栅间绝缘膜12在该浮栅11上形成。
选择晶体管SG1和SG2包括在未示出的半导体衬底上形成的p型阱2，以及在该p型阱2的表面中形成的n型源和漏扩散层15。需要注意，可采用使用边缘电场的源和漏来替代扩散层。控制栅11’经由栅绝缘膜10在p型阱2上形成。
图1E示出存储基元阵列111中的一个NAND基元单元NU的示意性剖视图。在该实例中，一个NAND基元单元NU被配置为具有串联连接的64个存储基元MC(具有图1C所示的配置)以及选择晶体管SG1和SG2(具有图1D所示的配置)。
接下来，将参考图2～4描述以此方式配置的NAND型闪存中的多层存储系统。如图2所示，在NAND型闪存中，一个存储基元中的阈值电压的值例如被控制为四种类型，从而允许在一个存储基元MC中存储两位的数据。在下文中，将描述四层数据存储系统作为实例。即使采用四层数据存储系统之外的诸如八层数据(三位)或更多层的多层数据存储系统，也只是阈值电压分布数不同，而基本原理类似于两层数据存储系统的情况。
为了在一个存储基元中存储两位的数据，提供四种阈值电压分布(E和A～C)，它们对应于四种数据“11”、“01”、“10”和“00”，从而执行数据读写。也就是说，四种阈值电压分布(E和A～C)中的每一者被分配四种位信息(11、01、10和00)中的一者。对应于这些两位的数据形成两个子页，也就是说，上页UPPER和下页LOWER。
在这四种数据的读取操作期间，被连接到存储基元MC的选定字线WL被施以读取电压，从而存储基元MC的导通/非导通被检测到以执行读取操作。被施加到选定字线WL上的读取电压的电压值，对应于存储基元的四种阈值电压分布(请参阅图2)，可被设定为在如图2所示的各阈值电压分布的上限和下限之间的电压VA、VB和VC(三种)。读取电压VA是最低电压，电压值按照VB和VC的次序增加。需要注意，在读取操作期间被施加到未选定的存储基元MC上的电压Vread被假设为这样的电压：该电压大于被分配数据“10”的阈值电压分布C的上限值。也就是说，电压Vread是在执行数据读取时被施加到NAND基元中的未选定的存储基元的电压，并且使未选定的存储基元处于导通状态，而不管在未选定的存储基元中保持的数据如何。
在图2中，电压VAV、VBV、VCV指示在执行对各阈值电压分布的写入时被施加以确认写入是否已经完成的确认电压。
此外，Vev是在擦除存储基元的数据时被施加到存储基元上以确认存储基元的擦除是否已经完成的擦除确认电压，并且具有负值。Vev的大小根据邻近存储基元的干扰效应来确定。上述各电压的大小关系为Vev<VA<VAV<VB<VBV<VC<VCV<Vread。需要注意，尽管如上所述擦除确认电压Vev具有负值，但是在擦除确认操作中实际被施加到存储基元MC的控制栅上的电压不是负值，而是零或正值。也就是说，在实际的擦除确认操作中，存储基元MC的背栅被提供正电压，存储基元MC的控制栅被提供零或具有小于背栅电压的正值的电压。
块擦除之后的存储基元的阈值电压分布E具有也为负值的上限值，并且被分配数据“11”。此外，具有数据“01”、“10”和“00”的写入状态的存储基元分别具有正阈值电压分布A、B和C(A、B和C的下限值也具有正值)。数据“01”的阈值电压分布A具有最低的电压值，数据“00”的阈值电压分布C具有最高的电压值，数据“10”的阈值电压分布B具有介于数据“01”和数据“00”的阈值电压分布之间的电压值。需要注意，图2所示的阈值电压分布仅是一个实例。例如，图2是在假设阈值电压分布A、B和C全部为正阈值电压分布的情况下描述的，但是也可能出现这样的情况：即，阈值电压分布A是负电压分布，阈值电压分布B和C是正电压分布。而且，阈值电压分布E可以是正电压分布。
一个存储基元的两位数据根据下页数据和上页数据进行配置，并且下页数据和上页数据通过单独的写入操作被写入存储基元，换言之，通过两次写入操作。当使用标记数据“*”时，*指示上页数据，指示下页数据。
首先，参考图3描述下页数据的写入。所有存储基元被假设具有擦除状态阈值电压分布E，并且存储数据“11”。如图3所示，当执行下页数据的写入时，存储基元的阈值电压分布E根据下页数据的值(“1”或“0”)被分为两个阈值电压分布(E和B’)。也就是说，当下页数据的值为“1”时，保持擦除状态阈值电压分布E。
另一方面，当下页数据的值为“0”时，存储基元的隧道氧化膜被施以高电场以将电子注入存储基元的浮栅电极，从而将存储基元的阈值电压Vth升高特定量。具体而言，设定确认电位VBV’，并且重复写入操作，直到达到该确认电压VBV’或更大值的阈值电压。结果，存储基元更改为写入状态(数据“10”)。
接下来，参考图4描述上页数据的写入。上页数据的写入基于从芯片的外部输入的写入数据(上页数据)和已被写入存储基元的下页数据来执行。
也就是说，如图4所示，当上页数据的值为“1”时，防止高电场被施加到存储基元的隧道氧化膜上，从而防止存储基元的阈值电压Vth升高。结果，数据“11”(擦除状态阈值电压分布E)的存储基元保持数据“11”不变，数据“10”(阈值电压分布B’)的存储基元保持数据“10”不变。但是，采用大于上述确认电压VBV’的常规确认电压VBV来调整阈值电压分布的下限值，从而形成阈值电压分布宽度变窄的阈值电压分布B。
另一方面，当上页数据的值为“0”时，存储基元的隧道氧化膜被施以高电场以将电子注入存储基元的浮栅电极，从而将存储基元的阈值电压Vth升高特定量。结果，数据“11”(擦除状态阈值电压分布E)的存储基元变化为阈值电压分布A的数据“01”，数据“10”的存储基元变化为阈值电压分布C的数据“00”。此时，采用确认电压VAV和VCV来调整阈值电压分布A和C的下限值。
上面是一般的四层存储系统中的数据写入系统的一个实例。这仅是一个实例，可采用上述实例之外的各种方法，用于数据到阈值电压分布的分配，写入操作的过程，等等。而且，即使在三位或更多位的多位存储系统中，也只需将这样的操作添加到上述操作上：此操作根据更高层的页数据将阈值电压分布分为八种，基本原理类似于上述内容。
在具有图2的四种阈值电压分布的存储基元MC的情况下，通过依次施加电压VA、VB和VC执行读取操作。例如，当这些电压按照VA→VB→VC的次序被施加时，在电压VA下处于导通状态的存储基元MC的阈值电压被确定为阈值电压分布E。在随后执行的施加电压VB和VC的读取操作中，使电流流过已经被确定为具有阈值电压分布E的存储基元导致电力消耗不必要地增加，因此这种情况是不希望出现的。传统上，还存在旨在通过将被连接到此类存储基元的位线BL强制连接到源线等来减小电流的技术。但是，在此技术中，存在这样的问题：即，需要大面积的高电压晶体管，因此半导体存储装置的占用面积增加。
因此，第一实施例中的感测放大器电路112具有图5所示的结构。第一实施例的该感测放大器电路112包括多个感测单元U0～Um-1。多个感测单元U0～Um-1中的每一个被连接到一个NAND基元单元NU。
一个感测单元U分别包括高电压晶体管Tr1、调节器REG1、第一开关电路SW1、感测放大器SEN1和锁存电路LAT1。
高电压晶体管Tr1被连接在位线BL和调节器REG1之间。调节器REG1是用于调节从电源电压端子T1提供的电源电压Vdd的电路。感测放大器SEN1被连接到经由高电压晶体管Tr1和调节器REG1与位线BL相连的感测节点SN。感测放大器SEN1检测并放大位线BL的电位。锁存电路LAT1锁存由感测放大器SEN1放大的信号。
第一开关电路SW1被连接在电源电压端子T1和调节器REG1(感测节点SN)之间。第一开关电路SW1被设定为在读取操作中处于导通状态，但是根据锁存电路LAT1的所保持的数据而从导通状态切换到非导通状态。当第一开关电路SW1成为非导通状态时，停止将电压从电源电压端子T1提供给位线BL。而且，位线BL的电荷仅经由NAND基元单元NU朝着源线CELSRC释放。
接下来，将参考图6中的流程图描述该实施例中的读取操作的过程。此处描述了这样一种情况：其中，对被连接到选定字线WL(选定字线)的多个存储基元MC(两位的数据被保持在一个存储基元中)执行读取操作。
在这种情况下，选定字线WL首先被施以一个电压，例如电压VA(S1)。需要注意，与传统的读取操作类似，未选定的字线WL被施以电压Vread，并且位线BL经由第一开关电路SW1被充电到电源电压Vdd。然后，作为选择晶体管SG1或SG2导通的结果，采用电压VA的读取操作开始。
此读取操作使位线BL0的信号被感测放大器SEN1检测到并且被放大，而且使根据该检测/放大的数据被保持在锁存电路LAT1中。如果被保持在任一锁存电路LAT1中的数据为“1”，则无需重复执行从对应的存储基元MC读取的操作。因此，对应于该存储基元MC的感测单元U中的第一开关电路SW1从导通状态切换到非导通状态(S6)。另一方面，对于作为读取操作的结果，其被读取并且被保持在锁存电路LAT1中的数据为“0”的存储基元MC，第一开关SW1保持处于导通状态不变，并且过程移到步骤S3。
在步骤S3，选定字线WL例如被施以电压VB。与步骤S1类似，未选定的字线WL被施以电压Vread，并且位线BL经由第一开关电路SW1被充电到电源电压Vdd。然后，作为选择晶体管SG1或SG2导通的结果，采用电压VB的读取操作开始。
此读取操作使位线BL0的信号被感测放大器SEN1检测到并且被放大，而且使根据该检测/放大的数据被保持在锁存电路LAT1中。如果被保持在任一锁存电路LAT1中的数据为“1”，则对应于该存储基元MC的感测单元U中的第一开关电路SW1从导通状态切换到非导通状态(S6)。这导致随后停止将电源电压Vdd提供给其中包括此类存储基元MC的NAND基元单元。
另一方面，对于作为读取操作的结果，其被读取并且被保持在锁存电路LAT1中的数据为“0”的存储基元MC，第一开关SW1保持处于导通状态不变，并且过程移到步骤S5。
在步骤S5，选定字线WL例如被施以电压VC。与步骤S1类似，未选定的字线WL被施以电压Vread，并且位线BL经由第一开关电路SW1被充电到电源电压Vdd。然后，作为选择晶体管SG1或SG2导通的结果，采用电压VC的读取操作开始。
上述步骤S1、S3和S5中的读取操作的结果被保持在锁存电路LAT1中，因此根据该锁存数据判定存储基元MC具有阈值电压分布E、A、B和C中的哪一者。这样，读取操作完成。
如上所述，在该实施例的非易失性半导体存储装置中，在执行多次读取操作(S1、S3和S5)的情况下，当所保持的数据已经被中途的读取操作确定地读取时，第一开关电路SW1被从导通状态切换到非导通状态。结果，可防止浪费的电流被提供给其中所保持的数据已经被确定地读取的存储基元，这样可降低功耗。而且，也不需要将位线BL强制地连接到接地电位等，并且不需要用于此的晶体管，因此可抑制半导体存储装置的占用面积增加。
[第二实施例]
接下来，将参考图7和8描述根据第二实施例的非易失性半导体存储装置。第二实施例的该半导体装置的整体配置与图1A所示的配置类似。但是，该实施例中的感测放大器电路112的配置不同于第一实施例中的配置。
下面将参考图7描述该第二实施例的非易失性半导体存储装置中的感测放大器电路112的配置。与图5中的构成部件相同的构成部件被赋予图5中相同的附图标记，下文省略这些构成部件的详细描述。除了第一实施例的感测放大器电路112的构成部件，该实施例的感测放大器电路112还包括第二开关电路SW2。该第二开关电路SW2被连接在源接地线SRCGND和位线BL之间。源接地线SRCGND是全局线，其沿着与位线交叉的方向设置，以便使这些位线短路。而且，该第二开关电路SW2被设定为在读取操作中处于非导通状态，但是根据锁存电路LAT1的所保持的数据而从非导通状态切换到导通状态。作为第二开关电路SW2成为导通状态而位线BL和源接地线SRCGND因此发生短路的结果，促进了位线BL的放电。
接下来，将参考图8的流程图描述第二实施例中的读取操作的过程。此处描述了这样的情况：其中与第一实施例类似，对被连接到选定字线WL(选定字线)的多个存储基元MC(两位的数据被保持在一个存储基元中)执行读取操作。
图8的过程与图6的过程基本类似。但是，在步骤S6，除了第一开关电路SW1从导通状态切换到非导通状态，第二开关电路SW2还从非导通状态切换到导通状态(位线BL和源接地线SRCGND发生短路)。第二开关电路SW2导通导致促进位线BL的放电，从而使得其中所保持的数据已经被确定地读取的位线BL的电荷被迅速释放。而且，其中读取操作已经完成的位线BL被连接到源接地线SRCGND并且从而被固定到接地电位使得不需要将位线置于浮动状态。这样可减小对其中读取操作尚未完成的其它位线的影响。
尽管已经描述了本发明的特定实施例，但是这些实施例仅通过举例的方式给出，并非旨在限制本发明的范围。实际上，此处描述的新颖方法和系统可通过各种其它形式体现；而且，可以在不偏离本发明的精神的情况下，对此处描述的方法和系统做出形式上的各种省略、替换和更改。所附权利要求及其等同物旨在涵盖这些将落在本发明的范围和精神内的形式或修改。
例如，上述实施例描述了在两位的数据被写入一个存储基元MC的情况下对一个存储基元MC重复地执行读取操作的情况。但是，本发明不限于该情况，也可以应用于这样的情况：其中，出于某种原因，对一个存储基元MC重复地执行读取操作。此外，本发明不仅可应用于普通的读取操作，而且也可应用于写入操作之后的确认读取操作，或者擦除操作之后的擦除确认读取操作。

Claims (12)

1.一种非易失性半导体存储装置，包括：
存储基元阵列，其被配置为在其中设置有多个NAND基元单元，所述NAND基元单元中的每一者被配置为在其中具有多个串联连接的存储基元；
位线，其被连接到所述NAND基元单元的一端；
源线，其被连接到所述NAND基元单元的另一端；以及
感测放大器电路，其被连接到所述位线，
所述感测放大器电路包括：
第一开关电路，其被连接在电源电压端子和感测节点之间；
感测放大器，其被连接到所述感测节点；以及
锁存电路，其锁存从所述感测放大器输出的信号，并且
所述第一开关电路被配置为根据所述锁存电路锁存的数据而切换到非导通状态。
2.根据权利要求1所述的非易失性半导体存储装置，其中
在所述第一开关电路已经切换到非导通状态之后，所述位线仅经由所述NAND基元单元向所述源线放电。
3.根据权利要求1所述的非易失性半导体存储装置，其中
所述感测放大器电路进一步包括：
调节器，其用于调节所述电源电压端子提供的电压；以及
晶体管，其被连接在所述调节器和所述位线之间。
4.根据权利要求1所述的非易失性半导体存储装置，其中
所述存储基元被配置为能够保持两位或更多位的数据，并且在读取操作期间，所述存储基元的控制栅被依次施以多种读取电压，并且
所述锁存电路被配置为，在每次施加所述多种读取电压之一时，保持从所述感测放大器电路读取的数据。
5.根据权利要求1所述的非易失性半导体存储装置，进一步包括：
第二开关电路，其被连接在全局线和所述感测节点之间，其中
所述第二开关电路被配置为根据所述锁存电路锁存的数据而从非导通状态切换到导通状态。
6.根据权利要求5所述的非易失性半导体存储装置，其中
所述感测放大器电路进一步包括：
调节器，其用于调节所述电源电压端子提供的电压；以及
晶体管，其被连接在所述调节器和所述位线之间。
7.根据权利要求5所述的非易失性半导体存储装置，其中
所述存储基元被配置为能够保持两位或更多位的数据，并且在读取操作期间，所述存储基元的控制栅被依次施以多种读取电压，并且
所述锁存电路被配置为，在每次施加所述多种读取电压之一时，保持从所述感测放大器电路读取的数据。
8.根据权利要求5所述的非易失性半导体存储装置，其中
所述全局线是源接地线，其沿着与多个位线交叉的方向设置，以便使所述多个位线发生短路。
9.一种非易失性半导体存储装置的读取方法，所述非易失性半导体存储装置包括：存储基元阵列，其被配置为在其中设置有多个NAND基元单元，所述NAND基元单元中的每一者被配置为在其中具有多个串联连接的存储基元；位线，其被连接到所述NAND基元单元的一端；源线，其被连接到所述NAND基元单元的另一端；以及感测放大器电路，其被连接到所述位线，所述读取方法包括：
在所述锁存电路中锁存从被包括在所述NAND基元单元中的所述存储基元读取的数据；
根据所述锁存电路的锁存数据停止向所述位线提供电压。
10.根据权利要求9所述的非易失性半导体存储装置的读取方法，其中
通过将第一开关切换到非导通状态来执行向所述位线提供所述电压，所述第一开关被连接到提供所述电压的电源电压端子。
11.根据权利要求9所述的非易失性半导体存储装置的读取方法，进一步包括：
根据所述锁存电路的锁存数据使所述位线和全局线之间发生短路。
12.根据权利要求11所述的非易失性半导体存储装置的读取方法，其中
通过将第二开关切换到导通状态来执行使所述位线和所述全局线之间发生短路，所述第二开关被电连接在所述全局线和所述位线之间。
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