CN113689904A - 用于对三维FeRAM中的存储单元进行读取和写入的方法 - Google Patents

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Abstract

公开了一种用于三维铁电存储器件的编程方法。该编程方法包括在目标存储单元的选定的字线上施加第一电压。目标存储单元具有分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态。第一和第二阈值电压是由目标存储单元中的铁电膜的两个相反的电极化方向确定的。该编程方法还包括在选定的位线上施加第二电压，其中第一电压和第二电压之间的电压差具有大于铁电膜的矫顽电压的幅值，使得目标存储单元从第一逻辑状态切换到第二逻辑状态。

Description

用于对三维FeRAM中的存储单元进行读取和写入的方法
本申请为分案申请，其原申请是于2020年8月11日(国际申请日为2020年7月3日)向中国专利局提交的专利申请，申请号为202080001482.6，发明名称为“用于对三维FeRAM中的存储单元进行读取和写入的方法”。
技术领域
本公开总体上涉及半导体技术领域，并且更具体地，涉及用于对三维(3D)铁电随机存取存储器(FeRAM)中的存储单元进行读取和写入的方法。
背景技术
随着存储器件缩小到较小的管芯尺寸以降低制造成本并提高存储密度，由于工艺技术的限制和可靠性问题，平面存储单元的缩放面临着挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
在3D NAND闪存存储器中，可以基于电荷捕获技术对存储单元进行编程以进行数据存储。存储单元的存储信息取决于存储层中所捕获的电荷量。尽管3D NAND存储器可以是高密度和经济有效的，但是由于所需的外围设备(例如，电荷泵)，3D NAND存储器在系统级别上遭受写入速度低和功耗高的问题。因此，存在对在保持3D NAND技术的优势同时解决这些问题的需求。
铁电随机存取存储器(FeRAM)是一种高性能、低功耗的非易失性存储器，其可以结合常规的非易失性存储器(闪存和EEPROM)和高速RAM(SRAM和DRAM)的优点。FeRAM因其更低的功耗、更快的响应速度、以及对多次读写操作的更大的耐久力而可以胜过诸如EEPROM和闪存的现有存储器。但是，传统的平面FeRAM难以缩小。FeRAM的信号裕量随着单元面积的减小而降低，因为提高铁电材料的固有极化是具有挑战性的。通过用铁电材料(例如，Si:HfO2)代替3D NAND闪存存储器中的电荷捕获存储层，可以形成3D铁电NAND闪存存储器。3D结构中的铁电材料的有效面积可以比存储单元的单位面积大得多。因此，3D FeRAM可以具有可缩放的尺寸而不会降低性能。本公开的目的是提供用于对3D FeRAM中的铁电存储单元进行读取和写入的各种方法。
发明内容
在本公开中描述了用于对三维(3D)铁电存储器件中的存储单元进行读取和写入的方法的实施例。
本公开的一个方面提供了一种三维铁电存储器件的读取方法。该读取方法包括在目标存储单元的选定的字线上施加读取电压。目标存储单元具有对应于较高阈值电压和较低阈值电压的两个逻辑状态，该两个逻辑状态是由目标存储单元中的铁电膜的两个相反的电极化方向确定的。读取电压小于较高阈值电压且大于较低阈值电压。该读取方法还包括测量流过目标存储单元的电流。
在一些实施例中，读取方法还包括使选定的存储串电连接到位线和阵列公共源极。选定的存储串具有包括目标存储单元的第一多个堆叠的存储单元。在位线处测量电流。
在一些实施例中，读取方法还包括在未选定的字线上施加通过电压。在一些实施例中，在未选定的字线上施加通过电压包括施加幅值大于较高阈值电压的通过电压，以接通未选定的字线上的所有存储单元。施加通过电压还包括施加幅值小于铁电膜的矫顽电压的通过电压，以使得电极化方向不被切换。
本公开的另一方面提供了一种三维铁电存储器件的编程方法。在一些实施例中，该编程方法包括在目标存储单元的选定的字线上施加第一电压。目标存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态。第一和第二阈值电压是由目标存储单元中的铁电膜的两个相反的电极化方向确定的。编程方法还包括在连接到目标存储单元的漏极端子的选定的位线上施加第二电压。第一和第二电压之间的电压差具有大于铁电膜的矫顽电压的幅值，以使目标存储单元从第一逻辑状态切换到第二逻辑状态。
在一些实施例中，使目标存储单元从第一逻辑状态切换到第二逻辑状态包括使电极化方向切换到相反方向。
在一些实施例中，施加第一和第二电压包括施加具有相反符号和相同幅值的电压。在一些实施例中，第一电压可以是正电压，并且第二电压可以是负电压。使目标存储单元从第一逻辑状态切换到第二逻辑状态包括使目标存储单元从第一阈值电压切换到第二阈值电压，第一阈值电压高于第二阈值电压。
在一些实施例中，第一电压可以是负电压，并且第二电压可以是正电压。在一些实施例中，使目标存储单元从第一逻辑状态切换到第二逻辑状态包括使目标存储单元从第一阈值电压切换到第二阈值电压。第一阈值电压低于第二阈值电压。
在一些实施例中，编程方法还包括在未选定的字线上施加通过电压。通过电压高于第一阈值电压和第二阈值电压，并且通过电压的幅度小于铁电膜的矫顽电压。在一些实施例中，通过电压被施加在未选定的位线上。第一电压和通过电压之间的第二电压差包括小于铁电膜的矫顽电压的幅值。禁止未选定的存储单元在第一和第二逻辑状态之间切换。
在一些实施例中，第一和第二电压可以是持续时间在10ns至100μs之间的范围内的电压脉冲。
在一些实施例中，第一和第二电压可以具有在约1.5V至约5V之间的范围内的幅值。
在一些实施例中，编程方法还包括：接通连接到目标存储单元的源极端子和阵列公共源极的下部选择晶体管；以及在阵列公共源极上施加第二电压。
在一些实施例中，编程方法还包括关断连接到目标存储单元的源极端子的下部选择晶体管。
在一些实施例中，编程方法还包括接通连接到目标存储单元的漏极端子和选定的位线的顶部选择晶体管。
本公开的另一方面提供了一种三维铁电存储器件。三维铁电存储器件的存储单元包括铁电膜。该存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态。第一和第二阈值电压可以是通过铁电膜的两个相反的电极化方向确定的。存储单元被配置为通过在选定的字线上施加第一电压并在选定的位线上施加第二电压来编程，其中第一电压与第二电压之间的电压差包括大于铁电膜的矫顽电压的幅值，以使存储单元从第一逻辑状态切换到第二逻辑状态。
在一些实施例中，第一电压可以是正电压，第二电压可以是负电压，并且第一阈值电压可以高于第二阈值电压。
在一些实施例中，第一电压可以是负电压，第二电压可以是正电压，并且第一阈值电压可以低于第二阈值电压。
在一些实施例中，三维铁电存储器件还包括交替的导电层和电介质层的膜堆叠体、以及垂直延伸穿过该膜堆叠体的多个存储串，其中多个存储串均具有存储单元中的一个或多个。
在一些实施例中，存储单元还包括由沟道层和铁电膜围绕的芯填充膜。
在一些实施例中，存储单元还包括在铁电膜和沟道层之间的界面层。
在一些实施例中，存储单元还包括在铁电膜和沟道层之间的底部电极。
在一些实施例中，当铁电膜具有从沟道层指向导电层的方向的电极化时，存储单元处于较高的阈值电压。存储单元处于逻辑状态0。
在一些实施例中，当铁电膜具有从导电层指向沟道层的方向的电极化时，存储单元处于较低阈值电压。存储单元处于逻辑状态1。
在一些实施例中，铁电膜具有在5nm与100nm之间的厚度。
在一些实施例中，铁电膜包括高k电介质材料。高k电介质材料包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铌(Nb2O5)、氧化钽(Ta2O5)、氧化钨(WO3)、氧化钼(MO3)、氧化钒(V2O3)、氧化镧(La2O3)、和/或其任何组合。
根据本公开的说明书、权利要求、和附图，本领域的技术人员可以理解本公开的其他方面。
附图说明
并入在本文中且形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使相关领域技术人员能够制作和使用本公开。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2示出了根据本公开的一些实施例的3D存储器管芯的区域的示意性俯视图。
图3示出了根据本公开的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4示出了根据本公开的一些实施例的作为所施加的电场的函数的铁电材料的示例性极化特性。
图5和图6示出了根据本公开的一些实施例的3D Fe-NAND存储器结构的示意性截面图。
图7示出了根据本公开的一些实施例的3D Fe-NAND存储器的示意性电路图。
图8-图10示出了根据本公开的一些实施例的写入操作的波形。
当结合附图理解时，根据下面阐述的具体实施方式，本发明的特征和优势将变得更加明显，在附图中，相似的附图标记始终标识对应的元件。在附图中，相似的附图标记通常指示等同、功能类似、和/或结构类似的元件。元件首次出现的图由对应的附图标记中的最左边的(一个或多个)数字指示。
将参考附图描述本公开的实施例。
具体实施方式
虽然讨论了特定的构造和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用于多种其他应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是不一定每个实施例都包括该特定特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，结合其他实施例(无论是否明确描述)来实现这样的特征、结或特性在相关领域技术人员的知识范围内。
通常，术语可以至少部分地根据上下文的使用来理解。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构或特性的组合。类似地，至少部分地根据上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法。另外，再次地至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且反而可以允许存在不一定明确描述的附加的因素。
应当容易理解，本公开中“上”、“上方”和“之上”的含义应当以最广义的方式解释，使得“上”不仅意味着“直接在”某物“上”，而且还包括在某物“上”且其间具有中间特征或层的含义。而且，“上方”或“之上”不仅表示在某物“上方”或“之上”，而且还可以包括其在某物“上方”或“之上”且其间没有中间特征或层(即直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等的空间相对术语来描述一个元件或特征与另一个(或多个)元件或(或多个)特征的如附图中所示的关系。除了附图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或处理步骤中的不同的取向。设备可以以其他方式定向(旋转90度或其他取向)，并且可以相应地以类似方式解释本文中使用的空间相对描述语。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，并且因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，并且顶侧相对远离衬底。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或不均质的连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在该连续结构的顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方、和/或下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连接入(VIA))和一个或多个电介质层。
在本公开中，为了便于描述，“台阶”用于指代沿垂直方向具有基本上相同的高度的元件。例如，字线和下层的栅极电介质层可以被称为“台阶”，字线和下层的绝缘层可以一起被称为“台阶”，具有基本上相同的高度的字线可以被称为“字线的台阶”或类似描述语，等等。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段中设置的、用于部件或工艺步骤的特性或参数的期望值或目标值，连同高于和/或低于期望值的值的范围。值的范围可能归因于制造工艺或公差的微小变化。如本文所使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在该值的10％–30％(例如，该值的±10％、±20％、或±30％)内变化。
在本公开中，术语“水平/水平地/横向/横向地”是指标称地平行于衬底的横向表面，并且术语“垂直”或“垂直地”是指标称地垂直于衬底的横向表面。
如本文中所使用，术语“3D存储器”是指在横向定向的衬底上具有垂直定向的存储单元晶体管串(在本文中被称为“存储串”，例如NAND串)，使得存储串相对于衬底在垂直方向上延伸的三维(3D)半导体器件。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，存储平面101中的每个可以包括多个存储块103。可以在每个存储平面101上进行等同且并发的操作。存储块103的尺寸可以是兆字节(MB)，其是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器件100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地铺设(例如，分别铺设成行和列)，从而形成金属线的阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开中，存储块103也被称为“存储器阵列”或“阵列”。存储器阵列是存储器件中执行存储功能的核心区。
3D存储器件100还包括外围区域105，其是围绕存储平面101的区。外围区域105包含许多数字、模拟、和/或混合信号电路以支持存储器阵列的功能，例如，页缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
应当注意，图1中所示的3D存储器件100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅用作示例，其并不限制本公开的范围。
参考图2，示出了根据本公开的一些实施例的图1中的区域108的放大的俯视图。3D存储器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括均包括多个堆叠的存储单元的存储串212的阵列。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的接触结构214的阵列。在一些实施例中，在WL方向上跨沟道结构区域211和阶梯区域210延伸的多个狭缝结构216可以将存储块划分为多个存储指218。至少一些狭缝结构216可以用作沟道结构区域211中的存储串212的阵列的公共源极触点(例如，阵列公共源极)。例如，顶部选择栅切口220可以设置在每个存储指218的中间，以将存储指218的顶部选择栅(TSG)划分成的两个部分，并且由此可以将存储指划分成两个存储片224，其中存储片224中的共享同一字线的存储单元形成可编程(读取/写入)存储页。尽管可以在存储块级别执行3D NAND存储器的擦除操作，但是可以在存储页级别执行读取和写入操作。存储页的尺寸可以为千字节(KB)。在一些实施例中，区域108还包括虚设存储串222，其用于制造期间的工艺变化控制和/或用于附加的机械支撑。
图3示出了根据本公开的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的下部选择栅(LSG)332的台阶、以及控制栅333(也被称为“字线(WL)”)的多个台阶，控制栅333的多个台阶堆叠在LSG 332的顶部上以形成交替的导电层和电介质层的膜堆叠体335。为了清楚起见，在图3中未示出与控制栅的台阶相邻的电介质层。
每个台阶的控制栅通过穿过膜堆叠体335的狭缝结构216-1和216-2分开。存储器阵列结构300还包括在控制栅333的堆叠体之上的顶部选择栅(TSG)334的台阶。TSG 334、控制栅333和LSG 332的堆叠体也被称为“栅电极”。存储器阵列结构300还包括存储串212和在衬底330的处于相邻的LSG 332之间的部分中的掺杂的源极线区域344。每个存储串212包括延伸穿过绝缘膜331和交替的导电层和电介质层的膜堆叠体335的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338、以及被沟道层338围绕的芯填充膜339。存储单元340可以形成在控制栅333和存储串212的交叉点处。存储器阵列结构300还包括与TSG 334之上的存储串212连接的多条位线(BL)341。存储器阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状，以允许电连接到栅电极的每个台阶。
在图3中，出于说明目的，示出了控制栅333-1、333-2和333-3的三个台阶以及TSG334的一个台阶和LSG 332的一个台阶。在该示例中，每个存储串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数量可以多于三个以增加存储容量。存储器阵列结构300还可以包括其他结构，例如，TSG切口、公共源极触点(即，阵列公共源极)和虚设存储串。为了简单起见，这些结构未在图3中示出。
尽管传统上已经在闪存存储器中利用浮栅存储单元和电荷捕获技术，但铁电随机存取存储器(FeRAM)可以提供低电压和低功率操作、快速写入、非易失性和高循环耐久性。
铁电性是在显示出自发电极化的非中心对称电介质晶体中观察到的性质，其中极化的方向可以通过外部施加的电场来改变。在铁电材料中，由于电荷的分布，晶胞中的某些原子放错了位置，从而创建了永久性的电偶极子。电荷分离的宏观表现是铁电材料的表面电荷，其由电极化P描述。典型的铁电材料(例如锆钛酸盐(PZT)、钽酸锶铋(SrBi2Ta2O9或SBT)、钛酸钡(BaTiO3)和PbTiO3)具有钙钛矿型晶体结构，其中晶胞中心的阳离子具有两个位置，均为稳定的低能态。这两个低能状态对应于电偶极子的两个相反的方向。在外部电场下，阳离子可以在电场方向上移动。因此，通过跨晶体施加外部电场，晶胞中的阳离子可以从一个低能位置移动到另一个低能位置，并且如果所施加的电场足够高，则电偶极子的方向可以翻转。结果，铁电材料中的电极化P可以与外部电场的方向对准。
图4示出了作为所施加的电场E的函数的铁电材料的示例性电极化P，其中铁电材料的残余极化Pr(或反向残余极化-Pr)可以在零外部电场下测量。如图4所示，电极化随着所施加的电场的变化遵循磁滞回线。当跨铁电材料施加正电场时，该铁电材料被正极化，直到其电极化P随所施加的电场E线性变化。
当去除外部电场时，铁电材料中的电极化(在本公开中也被称为极化)不会消失。在铁电材料已经被完全极化之后去除外部电场时，铁电材料中剩余的极化是剩余极化Pr。
施加反向电场不会使铁电材料非极化，直到它达到反向矫顽场–Ec。这里，负号表示电场的反方向，并且幅值由Ec表示，其中在回线的左侧，极化P达到零。不断增加负电场的幅值，铁电材料可以在负方向上被完全极化。当去除负电场时，铁电材料在负方向上具有反向的剩余极化-Pr。
从那时起施加正电场，并通过在正方向上的矫顽场Ec，铁电材料中的极化可以再次翻转至正方向，直到其被完全极化以与电场线性一致。磁滞回线可以重复多次，以更改铁电的极化方向，取决于材料，通常会多于1016个循环。
铁电极化是非易失性的，因为一旦产生极化，外部电场就无法改变极化方向，直到电场的幅值达到阈值(即，矫顽场Ec或反向矫顽场-Ec)为止。铁电存储器(FeRAM)使用极化反转或切换效应，并根据自发极化的方向存储数字位“0”和“1”。
在FeRAM中，铁电材料可以实施为电容器，由夹在两个导电电极之间的薄铁电膜组成。为了写入，可以将编程电压Vp施加到电容器的一端，并且电容器的另一端可以接地。当编程电压Vp从正变为负(或反之)时，铁电材料的极化方向可以被切换。并且可以将电容器设置或重置为逻辑状态“1”或“0”。在此，编程电压Vp要高于矫顽电压Vc，其中，Vc＝df×Ec并且df是铁电材料的厚度。例如，基于HfO2的铁电材料的矫顽场Ec可以为约1MV/cm，而PZT或SBT的矫顽场Ec可以为约50kV/cm。尽管较大的矫顽场Ec可以在两个存储状态之间提供大的存储窗口(约2·Ec)(参见图4)，但较小的矫顽电压Vc可以降低操作功率和能耗。在一些实施例中，基于HfO2的铁电材料的厚度df可以缩小到5nm至50nm之间的范围。因此，基于HfO2的铁电材料的矫顽电压Vc可以在0.5V与5V之间的范围内。在一些实施例中，编程电压Vp可以具有在约3V至约10V之间的范围内的幅值。在一些实施例中，编程电压Vp可以是持续时间在10ns至100μs之间的范围内的电压脉冲。
在FeRAM中，铁电材料也可以实施为铁电场效应晶体管(FeFET)。在三维铁电NAND(3D Fe-NAND)中，可以通过使用FeFET形成存储单元，其中存储信息取决于存储层中的铁电材料的极化方向(例如，晶体管的栅极电介质)。
图5示出了根据本公开的一些实施例的3D Fe-NAND存储器结构500的示意性截面。3D Fe-NAND存储器结构500包括具有类似于图3中的3DNAND存储单元340的垂直结构的铁电存储单元540。铁电存储单元540可以包括具有控制栅(类似于控制栅333)、存储膜(类似于存储膜337)和沟道层(类似于沟道层338)的FeFET。
在3D Fe-NAND存储器结构500中，可以将存储膜337设置在每个沟道孔336(图3中所示)的侧壁上，其中存储膜337可以包括铁电膜552。实施例中，铁电膜552可以包括高k(即，高介电常数)电介质材料，其可以包括诸如氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铌(Nb2O5)、氧化钽(Ta2O5)、氧化钨(WO3)、氧化钼(MO3)、氧化钒(V2O3)、氧化镧(La2O3)、和/或其任何组合的过渡金属氧化物。在一些实施例中，为了改善铁电性质，可以对高k电介质材料进行掺杂。例如，铁电膜552可以是掺杂有硅(Si)、(钇)Y、钆(Gd)、镧(La)、锆(Zr)或铝(Al)或其任何组合的HfO2。
在一些实施例中，铁电膜552可以包括锆钛酸盐(PZT)、钽酸锶铋(SrBi2Ta2O9)、钛酸钡(BaTiO3)，PbTiO3和BLT((Bi，La)4Ti3O12)、或其任何组合。
在一些实施例中，铁电膜552可以通过化学气相沉积(CVD)(例如金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP-CVD)等)来设置。铁电膜552也可以通过原子层沉积(ALD)、溅射、蒸发或其任何组合来设置。
在一些实施例中，铁电膜552可以具有在5nm与100nm之间的范围内的厚度。
如图5所示，铁电存储单元540(也被称为FeFET 540)可以包括具有类似于金属氧化物半导体场效应晶体管(MOSFET)的结构的FeFET，其中晶体管的栅极(即，控制栅333)和沟道(即沟道层338)由铁电膜552分开。当施加在控制栅333上的编程电压Vp跨铁电膜552提供大于矫顽电压(Vp＞Vc)的正电压时，铁电膜552可以具有方向为从控制栅333指向沟道层338的正残留极化Pr。结果，在控制栅333附近的顶表面电荷560是负的，并且沟道层338附近的底表面电荷562是正的。沟道附近的正的底表面电荷562可以降低晶体管的阈值电压Vth。因此，铁电存储单元540可以被编程到较低阈值电压Vth_L，并且被设置为逻辑状态“1”。
另一方面，当施加在控制栅333上的反向编程电压-Vp(例如，负电压)具有大于反向矫顽电压的幅值(即，|-Vp|>|-Vc|)时，铁电膜552可以被负极化以具有方向为从沟道层338指向控制栅333的反向剩余极化-Pr。控制栅333附近的顶表面电荷560是正的，并且靠近沟道层338的底表面电荷562是负的。沟道附近的负的底表面电荷562增加了晶体管的阈值电压Vth。因此，铁电存储单元540可以被编程到较高的阈值电压Vth_H，并且被重置为逻辑状态“0”。
应当注意，矫顽场Ec、矫顽电压Vc、编程电压Vp和剩余极化Pr不一定在零附近对称。正值和负值可以具有不同的幅值。为了简化下面的讨论，假定在相反的方向上的幅值是相同的。本领域普通技术人员应该能够将以下方法用于一般条件。
如上所述，通过在控制栅333上施加合适的电压脉冲，可以切换铁电膜552的极化方向并且可以改变铁电存储单元540的阈值电压，这影响了沟道层338的电导率和FeEET540的导通/截止状态。可以相应地确定铁电存储单元540的逻辑状态(或存储数据)。
通过在控制栅333上施加读取电压Vread，可以从铁电存储单元540的源极/漏极端子测量沟道层338的电导率。可以验证铁电存储单元540的逻辑状态或阈值电压。与其中存储单元基于存储膜中的电荷捕获来操作的传统3D NAND相比，铁电存储单元540相反是由铁电膜552中的极化控制的。
在一些实施例中，铁电存储单元540还可以包括在铁电膜552和沟道层338之间的界面层554。界面层554可以用于减少在铁电膜552与沟道层338之间材料混合的可能性。在该示例中，FeFET的有效栅极电介质是铁电膜552和界面层554的组合。更薄的有效栅极电介质可以使控制栅333提供对沟道层338的更好的控制。因此，界面层554的厚度可以在约5nm与约50nm之间的范围内。在一些实施例中，界面层554可以是氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，HfO2、HfAlO、Al2O3)、和/或其任何组合。可以通过任何合适的膜沉积技术(例如ALD、CVD、溅射、蒸发、和/或其任何组合)来设置界面层554。界面层554也可以通过氧化、氮化、和/或其组合来形成。
在一些实施例中，铁电存储单元540还可以包括在控制栅333和铁电膜552之间的阻挡层(图5中未示出)。在设置图3中的存储膜337之前，可以将阻挡层设置在沟道孔336的侧壁上。阻挡层可以用于阻挡铁电膜552与控制栅333之间的相互作用。阻挡层可以具有在约5nm至约50nm之间的厚度。阻挡层可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，HfO2、Al2O3)、和/或其任何组合。
在3D Fe-NAND存储器中，沟道层338可以设置在沟道孔336中的存储膜337的侧壁上(图3中)。沟道层338可以包括非晶硅、多晶硅、单晶硅、和/或其任何组合。可以通过任何合适的薄膜沉积技术(例如，ALD、CVD、溅射等)来设置沟道层338。
图6示出了根据本公开的一些实施例的3D Fe-NAND存储器结构600的示意性截面。3D Fe-NAND存储器结构600包括类似于图5中的铁电存储单元540的第二铁电存储单元640，第二铁电存储单元640也包括控制栅333、铁电膜552和沟道层338。3D Fe-NAND存储器结构600也可以包括界面层554和阻挡层(图6中未示出)。在一些实施例中，第二铁电存储单元640还包括在铁电膜552和界面层554之间的底部电极656。在该示例中，控制栅333、铁电膜552、和底部电极656形成与浮栅晶体管(FG-MOSFET)660串联的金属-绝缘体-金属(MIM)电容器658，其中底部电极656用作浮栅，并且界面层554用作栅极电介质。3D Fe-NAND存储器结构600是基于与图5中的3D Fe-NAND存储器结构500类似的极化切换方法形成的，并且也具有相似的存储器功能。底部电极656的电压是由铁电薄膜552的底表面电荷562的数量确定的。通过切换铁电薄膜552中的极化方向，可以改变底表面电荷562的数量，并且可以相应地改变底部电极656的电压。因此，可以改变FG-MOSFET 660的阈值电压。除了通过铁电膜552的极化来控制第二铁电存储单元640中的底部电极656的电压之外，第二铁电存储单元640中的底部电极656提供了与传统NAND存储器中的浮栅类似的功能。3D Fe-NAND存储器结构500和600之间的另一个区别是，施加在控制栅333上的电压在MIM电容器658和FG-MOSFET660之间分配。结果，需要相对较大的电压来切换铁电膜552的极化。为了降低写入电压，在一些实施例中使用较薄的铁电膜552。MIM电容器658可以通过缩放铁电膜552的厚度df而具有更大的电容器，使得所施加的电压的较大部分可以跨MIM电容器658下降。
图7示出了根据本公开的一些实施例的3D Fe-NAND存储器阵列700的示意性电路图。3D Fe-NAND存储器阵列700类似于先前在图1-图3中描述的3D存储器阵列103，并且还包括多个存储串212(例如，存储串212-1、212-2、212-3、…)，每个存储串212具有多个堆叠的存储单元(例如，如图5和图7中所示的铁电存储单元540、或图6中所示的第二铁电存储单元640)。出于说明的目的，为了简单起见，在随后的讨论中将使用铁电存储单元540作为示例。然而，在下面的讨论中，铁电存储单元540可以由第二铁电存储单元640代替。
在一些实施例中，每个存储串212在每一端还包括至少一个场效应晶体管(例如MOSFET)，其分别由下部选择栅(LSG)332和顶部选择栅(TSG)334控制。并且两个相应的晶体管被称为下部选择晶体管332-T和顶部选择晶体管334-T。垂直堆叠的铁电存储单元540可以由控制栅333控制，其中控制栅333连接到3D Fe-NAND存储器阵列700的字线。因此，控制栅333也被称为字线333(例如，字线333-a、333-b、333-c等)。顶部选择晶体管334-T的漏极端子可以连接到位线341(例如，位线341-1、341-2、341-3等)，并且下部选择晶体管332-T的源极端子可以连接到掺杂源极线区域344(参见图3)，可以从掺杂源极线区域344形成阵列公共源极(ACS)(例如764-1、764-2、764-3，...)。在一些实施例中，阵列公共源极764-1、764-2、764-3、…可以彼此电连接并且由整个存储块中的存储串212共享。因此，在一些实施例中，阵列公共源极764也被称为公共源极线。在该示例中，要协调地对TSG 334和LSG 332进行寻址以支持目标存储单元(例如，铁电存储单元540-b-2)的读取、编程(即，写入)和禁止操作。
参照图5和图7，在3D Fe-NAND存储器阵列700中，可以在存储页764中执行读取和写入操作，该存储页764包括共享相同的字线(例如，图7所示的字线333-a)的存储单元。在3D Fe-NAND存储器阵列700中，每个铁电存储单元540可以被编程为逻辑状态“0”或“1”。初始，所有铁电存储单元540中的铁电膜552可以具有零极化并且可以被设置或重置为逻辑状态“1”或“0”，如先前针对图5中的铁电存储单元540所讨论的。在逻辑状态“1”的情况下，可以将铁电存储单元540设置为较低阈值电压Vth_L，并且对于字线上的给定偏置，流过源极端子(连接至阵列共源极764)与漏极端子(连接至位线341)之间的铁电存储单元540的电流可以处于较高的电平。在逻辑状态“0”的情况下，铁电存储单元540可以被重置为较高阈值电压Vth_H(即，Vth_H＞Vth_L)，并且对于字线上的给定偏置，流过源极端子和漏极端子之间的铁电存储单元540的电流可以处于较低的电平。通过测量(即，读取)流过选定的存储单元的源极和漏极端子的电流，可以相应地确定铁电存储单元540的阈值电压Vth_H或Vth_L，从而确定铁电存储单元540的逻辑状态(或编程的数据)。在一些实施例中，较高和较低阈值电压Vth_H和Vth_L可以在约-3V至约3V之间的范围内。
例如，为了对图7中所示的目标存储单元540-b-2(与字线333-b和位线341-2连接)中的数据进行读取，可以向选定的存储串212-2的对应的TSG 334-2和LSG 332-2施加顶部选择栅电压Vtsg和下部选择栅电压Vlsg，以接通对应的顶部选择晶体管334-T和下部选择晶体管332-T。在该示例中，可以为选定的存储串212-2建立穿过铁电存储单元540-b-2的电流路径。可以从与选定的存储串212-2电连接的位线341-2和阵列公共源极764-2检测流过选定的存储串212-2的电流。
为了对目标存储单元(例如，铁电存储单元540-b-2)中的存储数据进行读取，可以向未选定的存储串的TSG(例如图7中的存储串212-1的TSG334-1)施加截止电压(Voff)以关断对应的顶部选择晶体管(例如334-T-1)。由此可以断开未选定的存储串212-1和位线341-1之间的电流路径。在该示例中，可以一次从一个存储单元540读取存储数据。
在一些实施例中，也可以向未选定的存储串212的TSG 334和LSG 332分别施加顶部选择栅电压Vtsg和下部选择栅电压Vlsg，以接通相应的顶部选择晶体管334-T和下部选择晶体管332-T，并在位线341和未选定的存储串212之间建立导电路径。在该示例中，可以通过在共享的字线334-b处施加读取电压Vread，在相应的位线341处同时测量存储在相同的存储页(例如，540-b-1、540-b-2、540-b-3，...)中的铁电存储单元540中的数据。在该示例中，可以同时从一个存储页764中的所有存储单元540读取存储数据。
为了对选定的存储串212-2中的目标存储单元540-b-2进行读取，可以向选定的字线(例如，字线333-b)施加读取电压Vread，同时可以向其他的未选定的字线(例如，字线333-a和333-c)施加通过电压Vpass。通过电压Vpass可以高于所有铁电存储单元540的最高阈值电压，使得选定的存储串212-2上的所有其他铁电存储单元540可以被完全接通。可以调节施加在选定的字线333-b上的读取电压Vread，以感测(即，读取或测量)目标存储单元540-b-2的阈值电压。在一些实施例中，读取电压Vread可以具有在较低阈值电压Vth_L和较高阈值电压Vth_H之间的值，即，Vth_L＜Vread＜Vth_H。例如，如果Vth_L＝-2.5V并且Vth_H＝-1.5V，则读取电压Vread可以在约-2.5V和约-1.5V之间的范围内。例如，读取电压Vread可以是-2.0V，并且通过电压Vpass可以是0V。如果目标存储单元540-b-2处于具有较低阈值电压Vth_L的逻辑状态“1”，那么当在字线333-b上施加读取电压Vread＝-2.0时，目标存储单元540-b-2可以被接通。然后，顶部和下部选择晶体管334-T-2和332-T-2以及选定的存储串212-2中的所有存储单元540被接通。较高电平的电流通过具有较低电阻的导电路径在位线341-2和阵列公共源极764-2之间流动。如果目标存储单元540-b-2处于具有较高阈值电压Vth_H的逻辑状态“0”，则当在如以上示例中所使用的字线333-b上施加读取电压Vread＝-2.0V时，可以关断目标存储单元540-b-2。在该操作条件下，即使顶部和下部选择晶体管334-T-2和332-T-2以及选定的存储串212-2的所有其他存储单元540被接通，目标存储单元540-b-2也被关断。较低电平的电流通过具有较高电阻的导电路径在位线341-2和阵列公共源极764之间流动。通过测量位线341-2处的电流，可以确定目标存储单元540-b-2的逻辑状态。
在电流测量期间，可以将感测电压Vsensing施加到位线341-2，同时可以将阵列公共源极764-2接地(即，保持在0V)。为了避免干扰铁电存储单元540中的铁电膜552的极化，读取电压Vread和通过电压Vpass应当小于矫顽电压Vc。例如，在一些实施例中，如果矫顽电压Vc＝3.0V，则读取电压Vread和通过电压Vpass可以在约-3.0V和约3.0V之间的范围内。施加到用于感测(或读取)电流的位线的感测电压Vsensing可以足够低而不会在沟道层338中引起显著的电势变化。可以从所测量的电流和感测电压Vsensing中提取目标存储单元540-b-2的电阻。在一些实施例中，感测电压Vsensing可以在约0.1V至约0.5V之间的范围内。如上所述，可以基于Vth_H和Vth_L的阈值电压来相应地确定目标存储单元540-b-2的逻辑状态“0”和“1”。
图8示出了根据本公开的一些实施例的用于图7中的3D Fe-NAND存储器阵列700的写入操作800的波形。在写入操作800期间，通过在LSG 332上施加截止电压Voff以关断下部选择晶体管332-T，可以使图7中的阵列公共源极764(例如764-1、764-2、764-3、…)与相应的存储串212(例如212-1、212-2、212-3，...)断开。在一些实施例中，阵列公共源极764也可以被偏置在与对应的位线341相同的电压。
在写入操作800期间，可以向选定的和未选定的存储串212的TSG 334全部施加顶部选择栅电压Vtsg以接通对应的顶部选择晶体管334-T并在位线341和对应的存储串212之间建立导电路径。在该示例中，可以根据施加在相应位线341-1、341-2、341-3、...上的电压，对相同的存储页764中的铁电存储单元540-b-1、540-b-2、540-b-3、…进行编程(或写入)。
例如，为了对存储串212-1中的铁电存储单元540-b-1进行写入，可以向未选定的字线(例如，字线333-a和333-c)施加通过电压Vpass，使得可以完全接通存储串212-1上的所有未选定的存储单元540。在该示例中，当在每个未选定的字线333(例如，WL 333-a)上施加通过电压Vpass时，位于铁电存储单元540-b-1和位线341-1之间的上部存储单元被接通。因此在铁电存储单元540-b-1的漏极端子和位线341-1之间建立了导电路径。铁电存储单元540-b-1的漏极端子可以具有与位线341-1相同的电势(或电压)。控制栅333-b与铁电存储单元540-b-1的漏极端子之间的电压差可以与字线333-b与位线341-1之间的电压差相同。因此，通过控制字线333-b和位线341-1之间的电压差，可以控制跨铁电存储单元540-b-1中的铁电膜552(参见图5)的外部施加的电场，这可以用于切换铁电膜552的极化方向，即，设置或重置铁电存储单元540-b-1的逻辑状态“1”或“0”。
如图8所示，在时间段801期间，可以向选定的字线333-b施加设置电压Vset。同时，位线341-1、341-2、341-3可以分别被偏置在重置电压Vreset、设置电压Vset和通过电压Vpass。字线333-b与位线341-1之间的电压差为Vset-Vreset。在一些实施例中，可以选择设置电压Vset和重置电压Vreset，使得Vset和Vreset之间的差(即，Vset-Vreset)大于铁电存储单元540的矫顽电压Vc(即，Vset-Vreset>Vc)。在这种条件下，铁电存储单元540-b-1的铁电膜552可以被正极化，并且铁电存储单元540-b-1可以被设置为较低阈值电压Vth_L并且被编程为逻辑状态“1”。”在一些实施例中，设置电压Vset和重置电压Vreset可以具有是编程电压Vp的一半的幅值，即，Vset＝+Vp/2且Vreset＝-Vp/2。例如，如果Vp＝4.0V，并且Vc＝3.0V，则设置电压Vset＝2.0V，并且重置电压Vreset＝-2.0V，并且Vset-Vreset＝4.0V＝Vp。在一些实施例中，设置和重置电压可以是持续时间在10ns至100μs之间的范围内的电压脉冲。在一些实施例中，设置和重置电压具有在约1.5V至约5V之间的范围内的幅值。在这种条件下，铁电存储单元540-b-1可以被编程为逻辑状态“1”。
同时，字线333-b和位线341-2都可以被偏置在设置电压Vset，并且字线333-b和位线341-2之间的电压差为零。因此，在该条件下不能切换铁电存储单元540-b-2中的铁电膜552的极化方向，并且不对铁电存储单元540-b-2进行编程或写入，即，禁止对铁电存储单元540-b-2进行编程。类似地，字线333-b和位线341-3之间的电压差可以是Vset-Vpass。在一些实施例中，可以选择设置电压Vset和通过电压Vpass，使得设置电压Vset和通过电压Vpass之间的电压差(即，Vset-Vpass)可以小于矫顽电压Vc，并且大于反向矫顽电压-Vc，即-Vc<Vset-Vpass<Vc。例如，在上面的示例中，如果Vpass＝0，则Vset-Vpass＝+Vp/2＝2.0V，而±Vc＝±3.0V。在这种情况下，铁电存储单元540-b-3中的铁电膜552的极化方向不能切换，并且逻辑状态保持与先前相同。铁电存储单元540-b-3未被编程或写入，即，被禁止编程。
类似地，由未选定的字线333控制的铁电存储单元540不能被编程或写入(即被禁止)，因为对应的字线和位线之间的电压差小于矫顽电压Vc且大于反向矫顽电压–Vc。例如，字线333-a与位线341-1、341-2和341-3之间的电压差分别为Vpass-Vreset，Vpass-Vset和零。在上面的示例中，Vpass-Vreset＝2.0V，Vpass-Vset＝-2.0V，均小于矫顽电压(例如，Vc＝3.0V)且大于反向矫顽电压(例如，-Vc＝-3.0V)。因此，未选定的字线333上的这些铁电存储单元540不受干扰并且未被编程。
通过在选定的字线上施加不同的电压，可以对相同的存储页中的不同存储单元进行编程。在图8中，写入操作800还包括时间段802，其中选定的字线333-b上的电压被改变为重置电压Vreset，并且位线341-1、341-2和341-3和未选定的字线333-a、333-b、...的电压不变。在这种条件下，选定的字线333-b与位线341-1、341-2和341-3之间的电压差现在分别为零，Vreset-Vset和Vreset-Vpass。在一些实施例中，可以选择重置电压Vreset和通过电压Vpass，使得电压差Vreset-Vpass大于反向矫顽电压-Vc并且小于矫顽电压Vc，即，-Vc＜Vreset-Vpass＜Vc。在前面讨论的示例中，当±Vc＝±3.0V，Vreset＝-2.0V和Vpass＝0V时，Vreset-Vpass＝-2.0V的电压差在±Vc之间。在这种情况下，铁电存储单元540-b-1和540-b-3中的铁电膜552的极化方向不能被切换，并且逻辑状态保持与先前的逻辑状态相同。铁电存储单元540-b-1和540-b-3未被编程或写入(即被禁止)。同时，Vreset-Vset的电压差可以小于负矫顽电压–Vc，即Vreset-Vset<-Vc，或者电压差为负且幅值大于矫顽电压Vc，即|Vset-Vreset|≥Vc。在先前讨论的示例中，Vreset-Vset的电压差＝-4.0V<-Vc，或|Vset-Vreset|＝4.0V≥Vc。换句话说，字线333-b与位线341-1之间的电压差为负，电压差的幅值足够大以创建比反向矫顽电场强的反向电场。因此，铁电存储单元540-b-1的铁电膜552中的极化方向从正切换为负，并且FeFET 540-b-1的阈值电压从较低阈值电压Vth_L改变为较高阈值电压Vth_H。铁电存储单元540-b-1因此被编程为逻辑状态“0”。
如前所述，未选定的字线333-a、333-c、…上的铁电存储单元540不受干扰或未被编程，因为相应的字线和位线之间的电压差在矫顽电压Vc和反向矫顽电压-Vc之间，即其幅值并未大到足以切换铁电膜中的极化方向。
如写入操作800所示，通过设计合适的波形，可以将相同的选定的字线上的铁电存储单元540编程为逻辑状态“0”或“1”，而无需改变施加在位线上的电压。未选定的字线上的存储单元可以被禁止编程并且保持在先前的逻辑状态。
图9示出根据本公开的一些实施例的用于图7中的3D Fe-NAND存储器阵列700的写入操作900的波形。写入操作900类似于写入操作800。不同之处在于，位线341-1仅在时间段901期间被偏置在重置电压Vreset，并且在写入操作900的另一时间段被偏置在通过电压Vpass。类似地，位线341-2仅在时间段902期间被偏置在设置电压Vset，并且在写入操作900的另一时间段被偏置在通过电压Vpass。因此，写入操作900基于与先前针对写入操作800所讨论的相同的施加电压和相同的方法，在时间段901期间将铁电存储单元540-b-1有效地编程为逻辑状态“1”，并且在时间段902期间将铁电存储单元540-b-2有效地编程为逻辑状态“0”。与写入操作800中的条件相同，铁电存储单元540-b-3也被禁止编程并且保持其逻辑状态。
在时间段901期间，位线341-2和341-3都被偏置在通过电压Vpass。如先前针对写入操作800所讨论的，铁电存储单元540-b-2和540-b-3被禁止编程。类似地，在时间段902期间，位线341-1和341-3都被偏置在通过电压Vpass。出于相同的原因，铁电存储单元540-b-1和540-b-3被禁止编程。
图10示出了根据本公开的一些实施例的用于图7中的3D Fe-NAND存储器阵列700的写入操作1000的波形。写入操作1000类似于写入操作800和900。不同之处在于，位线341-1在时间段1001和时间段1002两者期间被偏置在重置电压Vreset，并且位线341-2在时间段1001和1002两者期间被偏置在设置电压Vset。至于位线341-3，其在时间段1001期间被偏置在设置电压Vset并且在时间段1002期间被偏置在重置电压Vreset。在写入操作900的其他时间段期间，位线341被偏置在通过电压Vpass。
写入操作1000基于与先前针对写入操作800和900所讨论的相同的施加电压和相同的方法，在时间段1001期间将铁电存储单元540-b-1有效地编程为逻辑状态“1”，并且在操作1002期间将铁电存储单元540-b-2编程为逻辑状态“0”。在铁电存储单元540-b-1被编程为逻辑状态“1”的时间段1001期间，选定的字线333-b与位线341-2和341-3之间的电压差保持为零。类似地，在铁电存储单元540-b-2被编程为逻辑状态“0”的时间段1002期间，选定的字线333-b与位线341-1和341-3之间的电压差也保持为零。换句话说，在编程期间，被禁止的存储单元被偏置在与选定的字线相同的电压，这可以使字线和位线之间的电压差保持为零，并且在相同的字线上的其他存储单元的编程期间，降低了对这些被禁止的存储单元的极化或逻辑状态进行切换的可能性。
在本公开中，公开了对3D Fe-NAND存储器进行写入的方法。通过在相应的选定的字线和选定的位线上施加设置电压和重置电压，并在目标存储单元的控制栅和漏极端子之间产生幅值大于目标存储单元中的铁电膜的矫顽电压的电压差，可以将目标存储单元的逻辑状态从“0”切换到“1”，或反之亦然，而不会有干扰未选定或被禁止的铁电存储单元的风险。在一些实施例中，设置电压和重置电压可以具有相反的符号(即，正与负)，并且幅度为编程电压的一半。因此，可以避免来自施加在铁电存储单元上的单个大电压脉冲的电应力。另外，通过在未选定或被禁止的存储单元的字线和位线上施加相同的电压，可以对电应力的减少进行优化。另外，本公开中提出的读取和写入方法使得能够以高吞吐率(即，逐存储页地)快速进行读取和写入。此外，铁电存储单元可以在位级别被感测和编程。消除了传统3D NAND存储器的高压擦除。
总之，本公开提供了一种三维铁电存储器件的读取方法。该读取方法包括在目标存储单元的选定的字线上施加读取电压。目标存储单元具有对应于较高阈值电压和较低阈值电压的两个逻辑状态，该两个逻辑状态是由目标存储单元中的铁电膜的两个相反的电极化方向确定的。读取电压小于较高阈值电压且大于较低阈值电压。该读取方法还包括测量流过目标存储单元的电流。
本公开还提供了一种三维铁电存储器件的编程方法。该编程方法包括在目标存储单元的选定的字线上施加第一电压。目标存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态。第一和第二阈值电压是由目标存储单元中的铁电膜的两个相反的电极化方向确定的。该编程方法还包括在连接到目标存储单元的漏极端子的选定的位线上施加第二电压。第一和第二电压之间的电压差具有大于铁电膜的矫顽电压的幅值，以将目标存储单元从第一逻辑状态切换到第二逻辑状态。
本公开还提供了一种三维铁电存储器件。三维铁电存储器件的存储单元包括铁电膜。该存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态。可以通过铁电膜的两个相反的电极化方向来确定第一和第二阈值电压。存储单元被配置为通过在选定的字线上施加第一电压并在选定的位线上施加第二电压来编程，其中第一电压与第二电压之间的电压差包括大于铁电膜的矫顽电压的幅值，以将存储单元从第一逻辑状态切换到第二逻辑状态。
对具体实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种具体实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的公开内容和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述公开内容和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (28)

1.一种三维铁电存储器件的编程方法，包括：
在目标存储单元的选定的字线上施加第一电压，其中：
所述目标存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态，所述第一阈值电压和所述第二阈值电压是由所述目标存储单元中的铁电膜的两个相反的电极化方向确定的；以及
在连接到所述目标存储单元的漏极端子的选定的位线上施加第二电压，其中，
所述第一电压和所述第二电压之间的电压差包括大于所述铁电膜的矫顽电压的第一幅值，以使所述目标存储单元从所述第一逻辑状态切换到所述第二逻辑状态；
在未选定的位线上施加通过电压，其中，
所述第一电压和所述通过电压之间的第二电压差包括小于所述铁电膜的所述矫顽电压的第三幅值；并且禁止未选定的存储单元在所述第一逻辑状态和所述第二逻辑状态之间切换。
2.根据权利要求1所述的编程方法，其中，使所述目标存储单元从所述第一逻辑状态切换到所述第二逻辑状态包括使所述电极化方向切换到相反方向。
3.根据权利要求1所述的编程方法，其中，施加所述第一电压和所述第二电压包括施加具有相反符号和相同幅值的电压。
4.根据权利要求3所述的编程方法，其中，施加所述第一电压包括施加正电压，并且其中，施加所述第二电压包括施加负电压。
5.根据权利要求4所述的编程方法，其中，使所述目标存储单元从所述第一逻辑状态切换到所述第二逻辑状态包括：使所述目标存储单元从所述第一阈值电压切换到所述第二阈值电压，所述第一阈值电压高于所述第二阈值电压。
6.根据权利要求3所述的编程方法，其中，施加所述第一电压包括施加负电压，并且其中，施加所述第二电压包括施加正电压。
7.根据权利要求6所述的编程方法，其中，使所述目标存储单元从所述第一逻辑状态切换到所述第二逻辑状态包括：使所述目标存储单元从所述第一阈值电压切换到所述第二阈值电压，所述第一阈值电压低于所述第二阈值电压。
8.根据权利要求1所述的编程方法，还包括：
在未选定的字线上施加所述通过电压，其中，所述通过电压高于所述第一阈值电压和所述第二阈值电压，并且所述通过电压具有小于所述铁电膜的所述矫顽电压的第二幅值。
9.根据权利要求1所述的编程方法，还包括：
在未选定的位线上施加所述第一电压，使得禁止未选定的存储单元在所述第一逻辑状态和所述第二逻辑状态之间切换。
10.根据权利要求1所述的编程方法，其中，施加所述第一电压和所述第二电压包括施加持续时间在10ns至100μs之间的范围内的电压脉冲。
11.根据权利要求1所述的编程方法，其中，施加所述第一电压和所述第二电压包括施加幅值在约1.5V至约5V之间的范围内的电压。
12.根据权利要求1所述的编程方法，还包括：
接通连接到所述目标存储单元的源极端子和阵列公共源极的下部选择晶体管；以及
在所述阵列公共源极上施加所述第二电压。
13.根据权利要求1所述的编程方法，还包括：
关断连接到所述目标存储单元的源极端子的下部选择晶体管。
14.根据权利要求1所述的编程方法，还包括：
接通连接到所述目标存储单元的所述漏极端子和所述选定的位线的顶部选择晶体管。
15.一种三维铁电存储器件，包括：
包括铁电膜的存储单元，其中：
所述存储单元包括分别对应于第一阈值电压和第二阈值电压的第一逻辑状态和第二逻辑状态，所述第一阈值电压和所述第二阈值电压是由所述铁电膜的两个相反的电极化方向确定的，并且
所述存储单元被配置为通过在选定的字线上施加第一电压并在选定的位线上施加第二电压来编程，其中，所述第一电压与所述第二电压之间的电压差包括大于所述铁电膜的矫顽电压的幅值，以使所述存储单元从所述第一逻辑状态切换到所述第二逻辑状态，并且
所述存储单元被配置为通过在未选定的位线上施加通过电压来编程，其中，所述第一电压和所述通过电压之间的第二电压差包括小于所述铁电膜的所述矫顽电压的第三幅值；并且禁止未选定的存储单元在所述第一逻辑状态和所述第二逻辑状态之间切换。
16.根据权利要求15所述的三维铁电存储器件，其中，
所述第一电压包括正电压；
所述第二电压包括负电压；并且
所述第一阈值电压高于所述第二阈值电压。
17.根据权利要求15所述的三维铁电存储器件，其中，
所述第一电压包括负电压；
所述第二电压包括正电压；并且
所述第一阈值电压低于所述第二阈值电压。
18.根据权利要求15所述的三维铁电存储器件，还包括：
交替的导电层和电介质层的膜堆叠体；以及
垂直延伸穿过所述膜堆叠体的多个存储串，其中，所述多个存储串均包括一个或多个所述存储单元。
19.根据权利要求18所述的三维铁电存储器件，其中，所述存储单元还包括被沟道层和所述铁电膜围绕的芯填充膜。
20.根据权利要求19所述的三维铁电存储器件，其中，所述存储单元还包括在所述铁电膜与所述沟道层之间的界面层。
21.根据权利要求19所述的三维铁电存储器件，其中，所述存储单元还包括在所述铁电膜与所述沟道层之间的底部电极。
22.根据权利要求19所述的三维铁电存储器件，其中，当所述铁电膜包括具有从所述沟道层指向所述导电层的方向的电极化时，所述存储单元处于较高阈值电压。
23.根据权利要求22所述的三维铁电存储器件，其中，所述存储单元处于逻辑状态0。
24.根据权利要求19所述的三维铁电存储器件，其中，当所述铁电膜包括具有从所述导电层指向所述沟道层的方向的电极化时，所述存储单元处于较低阈值电压。
25.根据权利要求24所述的三维铁电存储器件，其中，所述存储单元处于逻辑状态1。
26.根据权利要求15所述的三维铁电存储器件，其中，所述铁电膜包括在5nm与100nm之间的厚度。
27.根据权利要求15所述的三维铁电存储器件，其中，所述铁电膜包括高k电介质材料。
28.根据权利要求27所述的三维铁电存储器件，其中，所述高k电介质材料包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铌(Nb2O5)、氧化钽(Ta2O5)、氧化钨(WO3)、氧化钼(MO3)、氧化钒(V2O3)、氧化镧(La2O3)、和/或其任何组合。
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