CN114446348A - 存储器单元布置及其方法 - Google Patents

存储器单元布置及其方法 Download PDF

Info

Publication number
CN114446348A
CN114446348A CN202111267026.9A CN202111267026A CN114446348A CN 114446348 A CN114446348 A CN 114446348A CN 202111267026 A CN202111267026 A CN 202111267026A CN 114446348 A CN114446348 A CN 114446348A
Authority
CN
China
Prior art keywords
memory cell
capacitive
memory
lever
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111267026.9A
Other languages
English (en)
Other versions
CN114446348B (zh
Inventor
J·奥克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ferroelectric Memory Co ltd
Original Assignee
Ferroelectric Memory Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ferroelectric Memory Co ltd filed Critical Ferroelectric Memory Co ltd
Publication of CN114446348A publication Critical patent/CN114446348A/zh
Application granted granted Critical
Publication of CN114446348B publication Critical patent/CN114446348B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器单元布置可包括：第一存储器单元，包括第一场效应晶体管结构，耦合至第一场效应晶体管结构的栅极的第一电容存储器结构，以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构，耦合至第二场效应晶体管结构的栅极的第二电容存储器结构，以及耦合至第二场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容存储器结构和/或第二电容存储器结构中的至少一个设置在第一电容杠杆结构和第二电容杠杆结构之间的存储器结构区域中。

Description

存储器单元布置及其方法
技术领域
各个方面涉及存储器单元布置及其方法，例如用于操作存储器单元布置的方法。
背景技术
总体上，半导体行业中已经开发了各种计算机存储器技术。计算机存储器的基本构建块可被称为存储器单元。存储器单元可以是被配置为存储至少一个信息(例如，按位的方式)的电子电路。作为实例，存储器单元可具有表示例如逻辑“1”和逻辑“0”的至少两种存储器状态。通常，信息可保持(存储)在存储器单元中，直至例如以受控方式修改存储器单元的存储器状态为止。可通过确定存储器单元驻留在哪种存储器状态中来获得存储器单元中存储的信息。目前，可使用各种类型的存储器单元来存储数据。通常，可将大量存储器单元实现为存储器单元阵列，其中，可对每个存储器单元或预定义的存储器单元组单独寻址。在这种情况下，可通过对存储器单元进行相应寻址来读出信息。此外，在半导体工业中已开发出各种驱动器电路来控制存储器件的一个或多个存储器单元的操作。可以如下方式来实现存储器单元，即，使得每个单个存储器单元或至少各个存储器单元组明确可寻址，例如用于对相应存储器单元或存储器单元组进行写入(例如，编程和/或擦除)和/或读取。
附图说明
在附图中，相同的参考数字在不同视图中通常表示相同的部分。附图不一定按比例绘制，而是重点通常放在示出本发明的原理上。在以下描述中，参考以下附图描述本发明的各个方面，在附图中：
图1示意地示出根据各个方面的存储器单元；
图2示意地示出根据各个方面的存储器单元布置；
图3A示意地示出根据各个方面的在对存储器单元布置的存储器单元进行写入期间的具有NOR架构的存储器单元布置；
图3B示意地示出根据各个方面的在对存储器单元布置的存储器单元进行读取期间的具有NOR架构的存储器单元布置；
图3C示意地示出根据各个方面的具有NOR架构的存储器单元布置；
图4A示意地示出根据各个方面的在对存储器单元布置的存储器单元进行写入期间的具有NAND架构的存储器单元布置；
图4B示意地示出根据各个方面的在对存储器单元布置的存储器单元进行读取期间的具有NAND架构的存储器单元布置；
图4C示意地示出根据各个方面的具有NAND架构的存储器单元布置；
图5示意地示出根据各个方面的具有AND架构的存储器单元布置；
图6A至图6F示意地示出根据各个方面的存储器单元布置及其布局；
图7A至图7F示意地示出根据各个方面的存储器单元布置及其布局；以及
图8示出根据各个方面的用于处理存储器单元布置的方法的流程图。
具体实施方式
下面的详细描述参考附图，这些附图通过说明的方式示出可实施本发明的具体细节和方面。这些方面被足够详细地描述以使本领域技术人员能够实践本发明。在不脱离本发明的范围的情况下，可利用其他方面并可进行结构、逻辑和电气改变。各个方面不一定是相互排斥的，因为一些方面可与一个或多个其他方面结合以形成新的方面。结合方法描述了各个方面，并且结合器件(例如布置)描述了各个方面。然而，可理解，结合方法描述的方面可类似地应用于器件，反之亦然。
术语“至少一个”和“，一个或多个”可理解为包括大于或等于一的任何整数，即一、二、三、四......等。术语“多个”可理解为包括大于或等于二的任何整数，即二、三、四、五......等。
关于一组元件的短语“至少一个”在本文中可用于表示来自由这些元件组成的组中的至少一个元件。例如，关于一组元件的短语“中的至少一个”在本文中可用于表示以下选择：所列元件中的一个、所列元件中的多个、多个单独的所列元件、或多个多重个所列出的元件。
元件或一组元件“包括”另外的元件或另一组元件这一短语在本文中可用于表示该另外的元件或另一组元件可以是该元件或该组元件的一部分或该元件或该组元件可被配置或形成为另外的元件或另一元件组(例如，该元件可以是另一元件)。
短语“明确分配”在本文中可用于表示一对一分配(例如，分派，如对应)或双射分配。例如，第一元件被明确分配给第二元件可包括第二元件被明确分配给第一元件。作为另一示例，第一组元件被明确分配给第二组元件可包括第一组元件的每个元件被明确分配给第二组元件的对应元件，并且第二组元件的对应元件被明确分配给第一组元件的该元件。
术语“连接”在本文中可针对节点、集成电路元件等来用于表示电连接，电连接可包括直接连接或间接连接，其中，间接连接可仅包括电流路径中不影响所描述的电路或器件的基本功能的附加结构。本文中用于描述一个或多个端子、节点、区域、触点等之间的电气连接的术语“导电连接”可理解为具有例如欧姆特性的导电连接，例如电流路径中不存在p-n结的情况下由金属或简并半导体提供。术语“导电连接”也可称为“电连接”。
术语“电压”在本文中可关于“一个或多个位线电压”、“一个或多个字线电压”、“一个或多个杠杆线电压”、“一个或多个源极线电压”、“一个或多个控制线电压”、“一个或多个基极电压”等使用。作为示例，术语“基极电压”在本文中可用于表示电路的参考电压和/或参考电位。对于电路，基极电压也可被称为地电压、地电位、虚拟地电压或零伏特(0V)。电路的基极电压可由用于操作电子电路的电源限定。作为另一示例，术语“控制线电压”在本文中可用于表示被提供给例如存储器单元布置的控制线的电压(例如，“字线电压”可被提供给“字线”，“杠杆线电压”可被提供给“字线”，“位线电压”可被提供给位线，并且“源极线电压”可被提供给源极线)。电压差(例如，电压降)的符号可定义为存储器单元内部(例如，第一电极部分处)的电位减去存储器单元的第二电极部分处的电位。
说明性地，根据对包括节点或端子的电路的预期操作，被提供给节点或端子的电压可采用任何合适的值。例如，位线电压(被称为VBL或VBL)可根据对存储器单元布置的预期操作而变化。类似地，字线电压(被称为VWL或VWL)、板线电压(被称为VPL或VPL)和/或源极线电压(被称为VSL或VSL)可根据对存储器单元布置的预期操作而变化。被提供给节点或端子的电压可由施加至该节点或端子的相对于电路的基极电压(被称为VB)的相应电位来限定。此外，与电路的两个不同节点或端子相关联的电压降可由施加在两个节点或端子处的相应电压/电位限定。作为示例，与存储器单元布置的存储器单元(例如，存储器单元的电极)相关联的位线电压降可由施加在对应存储器单元(例如，存储器单元的电极)处的相应电压/电位限定。例如，基于n型或p型场效应晶体管(FET)的存储器单元可具有第一阈值电压和第二阈值电压，第一阈值电压也被称为低阈值电压(VL-th)，第二阈值电压也被称为高阈值电压(VH-th)。在基于n型场效应晶体管(n-FET)的存储器单元的情况下，高阈值电压VH-th可大于低阈值电压VL-th，无论是关于电压值还是绝对电压值(例如，VL-th可以是1V并且VH-th可以是3V，仅作为数值示例)，或高阈值电压VH-th可大于低阈值电压VL-th，仅关于电压值(例如，VL-th可以是-1V并且VH-th可以是1V，或VL-th可以是-2V并且VH-th可以是0V，或VL-th可以是-3V并且VH-th可以是-1V，仅作为数值示例)。在基于p型场效应晶体管(p-FET)的存储器单元的情况下，高阈值电压VH-th可能低于低阈值电压VL-th(关于电压值)并且高于低阈值电压VL-th(关于绝对电压值)(例如，VL-th可以是-1V并且VH-th可以是-3V，仅作为数值示例)，或高阈值电压VH-th可低于低阈值电压VL-th，仅关于电压值(例如，VL-th可以是1V并且VH-th可以是-1V，或VL-th可以是2V并且VH-th可以是0V，或VL-th可以是3V并且VH-th可以是1V，仅作为数值示例)。
根据各个方面，场效应晶体管或基于场效应晶体管的存储器单元的阈值电压可定义为恒流阈值电压(被称为Vth(ci))。在这种情况下，恒流阈值电压Vth(ci)可以是确定的栅极源极电压VGS，在该电压下漏极电流(被称为ID)等于预定义(恒定)电流。预定义(恒定)电流可以是参考电流(被称为ID0)乘以栅极宽度(W)与栅极长度(L)之比。可选择参考电流ID0的量级以适合于给定技术，例如0.1μA。在一些方面中，恒流阈值电压Vth(ci)可基于以下等式来确定：
Vth(ci)＝VGS(at ID＝ID0·W/L)。
场效应晶体管或基于场效应晶体管的存储器单元的阈值电压可由场效应晶体管或基于场效应晶体管的存储器单元的特性(例如，材料、掺杂等)来限定，因此它可以是场效应晶体管或基于场效应晶体管的存储器单元的(例如，本征)特性。
在一些方面中，两个电压可通过诸如“更大”、“更高”、“更低”、“更少”或“相等”等相对术语来相互比较。应当理解，在一些方面中，比较可包括电压值的符号(正或负)，或在其他方面中，可以考虑将绝对电压值(也被称为量级或振幅，例如电压脉冲的量级或振幅)用于比较。
根据各个方面，可经由对应存取器件对存储器单元进行寻址。存取器件可包括或可以是例如场效应晶体管(FET)，例如n型或p型场效应晶体管、传输门(比如，基于n型或p型的传输门)等。存取器件可具有与其相关联的阈值电压。存取器件(例如，场效应晶体管)的阈值电压可由存取器件(例如，场效应晶体管)的特性来限定，诸如材料、掺杂等，并且因此它可以是存取器件的(例如，本征)属性。
根据各个方面，存储器单元可具有与其相关联的至少两种不同状态，例如具有两种不同的电导率，它们可被确定以评估存储器单元驻留在至少两种不同状态中的哪一种中。存储器单元通常可包括相变或基于相变的存储器单元、铁电或基于铁电的存储器单元、反铁电或基于反铁电的存储器单元、自发极化存储器单元——诸如剩余极化存储器单元、电容器或基于电容器的存储器单元和/或铁电电容器或基于铁电电容器的存储器单元(“FeCAP”)。存储器单元可至少包括第一存储器状态和第二存储器状态。在一些方面中，存储器单元所驻留的存储器状态可在存储器单元的读出期间影响电流特性和/或电压特性。例如，第一存储器状态可与逻辑“1”相关联，并且第二存储器状态可例如与逻辑“0”相关联。然而，可任意选择存储器状态的定义和/或逻辑“0”和逻辑“1”的定义。基于FET的存储器单元(例如，自发极化存储器单元——比如剩余极化存储器单元)可包括第一存储器状态以及第二存储器状态，第一存储器状态例如是低阈值电压状态(称为LVT状态)，第二存储器状态例如是高阈值电压状态(被称为HVT状态)。在一些方面中，高阈值电压状态可与在读出期间低于低阈值电压状态的电流相关联。低阈值电压状态可以是导电状态(例如，与逻辑“1”相关联)并且高阈值电压状态可以是非导电状态或至少比低阈值电压导电性低的状态(例如，与逻辑“0”相关联)。然而，可任意选择LVT状态和HVT状态的定义和/或逻辑“0”和逻辑“1”的定义。说明性地，第一存储器状态可与基于FET的存储器单元的第一阈值电压相关联，并且第二存储器状态可与基于FET的存储器单元的第二阈值电压相关联。
例如，相变存储器单元可包括相变部分。相变部分可用于例如在存储器单元中实现存储功能。相变部分可包括第一相状态和第二相状态。例如，相变存储器单元可在施加电信号时从第一相状态变为第二相状态反之亦然，并且可保持在相应相状态下至少一段时间(被称为保留时间)。
根据各个方面，自发极化存储器单元(例如，剩余极化存储器单元)可包括自发极化部分(也被称为自发可极化部分，例如，剩余极化部分)。自发极化部分可用于例如在存储器单元中实现存储功能。因此，根据各个方面，存储器单元可实现为电容器结构，例如，实现为自发极化电容器(例如，剩余极化电容器)。通常，在施加电场E后材料可具有非零电极化P的情况下，材料部分(例如，材料层)中可存在自发极化；因此，可检测出材料部分的特定值。例如，自发极化可以是铁电极化或反铁电极化。通常，当材料在所施加的电场E减小到零时可保持极化的情况下，在材料部分(例如，材料层)中可能存在剩余极化(也被称为保持性或剩磁)；因此，可检测出材料部分的电极化(P)的特定值。说明性地，当电场减小到零时材料中的剩余的极化可被称为剩余极化或残余极化。因此，在去除外加电场的情况下，材料的剩磁可以是材料中的残余极化的量度。自发极化材料可以是或可包括表现出剩磁的自发极化材料，例如铁电材料，和/或可包括不表现出剩磁的自发极化材料，例如反铁电材料。一般来说，铁电性和反铁电性可以是描述材料的极化的概念，类似于用于描述磁性材料中的磁化的铁磁性和反铁磁性的概念。自发极化部分可在(电压相关)极化上表现出滞后。自发极化部分可表现出反铁电特性，例如，在自发极化部分上没有电压降的情况下，自发极化部分可能不具有剩余极化或未剩余基本剩余极化。在其他方面中，自发极化部分可表现出铁电特性，例如，在自发极化部分上没有电压降的情况下，自发极化部分可具有剩余极化或基本剩余极化。
在一些方面中，在各种类型的应用中，例如在存储器技术中，低至0μC/cm2至3μC/cm2的剩余极化可被视为无基本剩余极化。由于不期望的影响，例如由于不理想的层形成，如此低的剩余极化值可能存在于层或材料中。在一些方面中，在各种类型的应用中，例如在存储器技术中，大于3μC/cm2的剩余极化可被视为基本剩余极化。这样的基本剩余极化可允许根据自发极化部分或自发极化材料的极化状态来存储信息。
此外，剩余极化材料可包括自发极化，例如，参考超出介电极化的材料的极化能力。材料的矫顽力可以是去除剩余极化可能需要的反向极化电场强度的量度。根据各个方面，矫顽电场(也被称为矫顽场)可以是或表示使剩余极化层去极化所需的电场。剩余极化可通过分析一个或多个滞后测量值(例如滞后曲线)来评估，例如在极化P对电场E的图中，其中，材料被极化成相反的方向。可使用电容谱分析材料的极化能力(介电极化、自发极化和剩余极化)，例如，通过静态(C-V)和/或时间分辨测量或通过极化电压(P-V)或正上负下(PUND)测量。
剩余极化部分的极化状态可通过电容器结构进行切换。剩余极化部分的极化状态可通过电容器结构读出。剩余极化部分的极化状态可限定例如存储器单元的存储器状态。作为示例，剩余极化部分的极化状态可影响电容器结构的一个或多个电特性，例如在对电容器结构充电期间的充电电流。
在通常的电容器结构中，存储在其中的电荷量可用于限定存储器状态例如，存储在电容器结构中的第一电荷量可限定第一存储器状态，并且存储在电容器结构中的第二电荷量可限定第二存储器状态。
根据各个方面，对存储器单元进行写入或执行对存储器单元的写入操作可包括将存储器单元所驻留的存储器状态从(例如，第一)存储器状态修改为另外的(例如，第二)存储器状态的操作或进程。根据各个方面，对存储器单元进行写入可包括对存储器单元进行编程(例如，执行存储器单元的编程操作)，其中，在编程之后存储器单元所驻留的存储器状态可被称为“编程状态”。例如，对剩余极化存储器单元进行编程可将剩余极化存储器单元的极化状态从第一极化状态修改为第二极化状态(例如，与第一极化状态相反)。根据各个方面，对存储器单元进行写入可包括擦除存储器单元(例如，执行存储器单元的擦除操作)，其中，存储器单元在擦除之后所驻留的存储器状态可被称为“擦除状态”。例如，擦除剩余极化存储器单元可将剩余极化存储器单元的极化状态从第二极化状态修改为第一极化状态。例如，编程状态可与逻辑“1”相关联，并且擦除状态可与逻辑“0”相关联。然而，编程状态和擦除状态的定义可任意选择。例如，对基于n型FET的存储器单元进行编程可将存储器单元所驻留的状态从HVT状态修改为LVT状态，而对基于p型FET的存储器单元进行编程可将存储器单元所驻留的状态从LVT状态修改为HVT状态。根据各个方面，对存储器单元进行写入可包括擦除存储器单元(例如，执行存储器单元的擦除操作)，其中，存储器单元在擦除之后所驻留的存储器状态可被称为“擦除状态”。例如，擦除基于n型FET的存储器单元可将存储器单元所驻留的状态从LVT状态修改为HVT状态，而擦除基于p型FET的存储器单元可将存储器单元所驻留的状态从HVT状态修改为LVT状态。例如，编程状态可以是导电状态(例如，与逻辑“1”相关联)并且擦除状态可以是非导电状态或至少比编程状态导电性低的状态(例如，与逻辑“0”相关联)。然而，编程状态和擦除状态的定义可任意选择。
术语“切换”在本文中可用于描述对存储器单元驻留的存储器状态的修改。例如，在存储器单元驻留在第一存储器状态的情况下，存储器单元驻留的存储器状态可被切换，使得在切换之后，存储器单元可驻留在不同于第一存储器状态的第二存储器状态。因此，术语“切换”在本文中可用于描述存储器单元所驻留的存储器状态从第一存储器状态修改为第二存储器状态。术语“切换”在本文中还可用于描述对极化的修改，例如，对剩余极化部分的修改。例如，可对剩余极化部分的极化进行切换，使得极化的符号从正变为负或从负变为正，而极化的绝对值在一些方面中可保持基本不变。
根据各个方面，基于铁电电容器的存储器单元(也被称为铁电电容器“FeCAP”)可包括电容器结构，其包括铁电材料作为自发极化部分，例如，作为剩余极化部分(例如，铁电电容器)。术语“铁电体”在本文中可用于例如描述表现出滞后电荷电压关系(Q-V)的材料。铁电材料可以是或可包括铁电HfO2和/或铁电ZrO2。铁电HfO2可包括可表现出铁电特性的任何形式的氧化铪。铁电材料可包括例如HfO2、ZrO2、HfO2和ZrO2的固溶体(例如但不限于1∶1混合物)或掺杂或取代有以下元素(非穷尽列表)中的一种或多种的HfO2：硅、铝、钆、钇、镧、锶、锆、任何稀土元素或在氧化铪中提供或维持铁电性的任何其他适合的掺杂剂(也称为掺杂物)。根据各个方面，铁电材料可以是在自发极化部分(例如，在剩余极化部分)中使用的材料的示例。根据各个方面，铁电部分可以是自发极化部分(例如，剩余极化部分)的示例。
在半导体行业中，非易失性存储器技术的集成可能对诸如微控制器(MCU)等片上系统(SoC)产品有用。根据各个方面，非易失性存储器可被集成在处理器的处理器核旁边。作为另一实例，一个或多个非易失性存储器可用作大容量存储器件的一部分。在一些方面中，非易失性存储器技术可基于如下所述的存储器单元布置。存储器单元布置可包括FeCAP存储器单元。由于包括在FeCAP存储器单元中的铁电材料可具有至少两种稳定的极化状态，因此铁电电容器可用作非易失性存储器单元。因此，FeCAP存储器单元通过在电容器结构的至少第一电极与第二电极之间的铁电材料来存储数据。根据各个方面，基于非易失性场效应晶体管的存储器结构或存储器单元可将数据存储从几小时(例如，多于5小时)到几十年(例如，10年、20年等)的时间段，而易失性存储器单元可将数据存储从纳秒到几小时(例如，少于5小时)的时间段。
与其他新兴存储器技术相比，剩余极化存储器单元，比如基于FeCAP的存储器单元可集成在前道工序(FEoL)和/或后道工序(BEoL)工艺流程中，这是因为它可实现为一种电容器型存储器。因此，基于FeCAP的存储器单元的集成可符合标准FEoL和/或BEoL互补金属氧化物半导体(CMOS)工艺流程。因此，各种集成方案可用于以不同的工艺技术集成基于FeCAP的存储器单元。
在一些方面中，可基于一个或多个写入操作(例如，编程和/或擦除操作)和/或一个或多个读出操作来操作存储器单元布置(例如，包括多个存储器单元的阵列)。例如，在写入操作期间，可向电线(也被称为控制线或驱动器线)提供预定义电压，其中，电线可连接至存储器单元的相应节点(例如，相应电极)以允许用于期望操作。电线可被称为例如位线、字线、板线和/或源极线。不旨在被写入的所有存储器单元可看见至少小于编程电压的电压。编程电压可由存储器单元的类型和/或设计限定。在一些方面中，编程电压可介于1V至约10V的范围内。编程电压可通过一个或多个电测量来确定。可使用各种定时来提供相应电压，例如，提供期望写入电压和/或期望读出电压。
通常，存储器单元布置可包括多个(例如，易失性或非易失性)存储器单元，这些存储器单元可通过相应寻址方案单独或成组存取。例如，矩阵架构可被称为“NOR”、“AND”或“NAND”架构，这取决于相邻存储器单元彼此连接的方式，即，取决于相邻存储器单元的端子被共享的方式，但不限于这两种类型(另一种类型是例如“AND”架构)。例如，在NAND架构中，存储器单元可被组织在存储器单元的扇区(也被称为块)中，其中，存储器单元串联连接成串(例如，源极和漏极区由相邻的晶体管共享)，并且串联连接至第一控制线和第二控制线。例如，NAND架构中的存储器单元组可彼此串联连接。在NOR架构中，存储器单元可彼此并联连接。NAND架构因此可能更适合于对存储在存储器单元中的数据的串行存取，而NOR架构可能更适合于对存储在存储器单元中的数据的随机存取。
各个方面涉及包括一个或多个存储器单元的存储器单元布置。一个或多个存储器单元可以是例如一个或多个FeCAP存储器单元。在一些方面中，控制电路可被配置为执行和/或指示与存储器单元布置的一个或多个存储器单元的写入相关联的一个或多个写入操作。在一些方面中，控制电路可用于控制对存储器单元布置的单个存储器单元(说明性地，旨在被写入的存储器单元)的写入。根据各个方面，对存储器单元进行写入可包括使存储器单元从至少两种存储器状态中的一种进入存储器单元的至少两种存储器状态中的另一种。
根据各个方面，一种存储器单元布置可包括多个存储器单元。多个存储器单元中的第一存储器单元可包括：第一场效应晶体管结构；耦合至第一场效应晶体管结构的栅极的第一电容存储器结构；以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构。多个存储器单元中的第二存储器单元可包括：第二场效应晶体管结构；耦合至第二场效应晶体管结构的栅极的第二电容存储器结构；以及耦合至第二场效应晶体管结构的栅极的第二电容杠杆结构。第一电容杠杆结构可设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中。第二电容杠杆结构可设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中。在一些方面中，例如，在存储器单元布置处于NOR配置的情况下，第一电容存储器结构和第二电容存储器结构可设置在第一凹槽和第二凹槽之间的存储器结构区域中。在一些方面中，例如，在存储器单元布置处于NAND配置或AND配置的情况下，第一电容存储器结构或第二电容存储器结构可设置在第一凹槽和第二凹槽之间的存储器结构区域中。
在以下各个方面中，参考图1至图5描述了包括杠杆类型的存储器单元的存储器单元布置的例如各种配置、读取方案、写入方案等。
图1示意示出根据各个方面的存储器单元100。存储器单元100可包括第一控制节点104c(例如，待连接至字线的节点、施加写入电压VFE＝VPP的节点、施加读取电压VFE＝VG的节点，作为示例)和第二控制节点106c(例如，待连接至杠杆线的节点、待施加杠杆电压VLE的节点，作为示例)。第一电容器结构104可包括第一电极104e-1，例如，连接至存储器单元100的第一控制节点104c。第一电容器结构104还可以包括连接至场效应晶体管结构102的第二电极104e-2，例如连接至场效应晶体管结构102的栅极结构或栅极节点。在一些方面中，场效应晶体管结构102可包括栅极结构102g以控制场效应晶体管结构102，例如，以控制流过场效应晶体管结构102的电流或控制场效应晶体管结构102的沟道的导电性。根据一些方面，场效应晶体管结构102可包括或可以是长沟道MOSFET。长沟道MOSFET可包括大于约50nm的沟道长度。存储器单元100可包括栅极节点102f，在该栅极节点处可提供栅极电压VFG以控制场效应晶体管结构102。场效应晶体管结构102的栅极结构102g可被配置为是电浮动的。根据各个方面，第一电容器结构104的第二电极104e-2可连接至栅极节点102f。
根据各个方面，第一电容器结构104可包括设置在第一电极104e-1与第二电极104e-2之间的存储器层或区域104r。在一些方面中，存储器层或区域104r可包括或可以是剩余极化层或区域。在其他方面中，存储器层或区域104r可包括一个或多个自发极化层或区域(例如，一个或多个反铁电层或区域104r)以及一个或多个电荷存储层或区域。一个或多个自发极化层或区域由于施加电场所引起的自发极化可以增加一个或多个电荷存储层或区域的电荷变化率。根据各个方面，第一电容器结构104可具有分层设计，该分层设计具有夹置在两个电极层之间的一个或多个剩余极化层。可在第一电容器结构104的电极104e-1、104e-2之间提供一个或多个剩余极化层。根据各个方面，第一电容器结构可以是第一电容存储器结构。根据各个方面，第一电容器结构可以是铁电电容器(也被称为FeCAP)。FeCAP可以是用于按位存储信息的存储器单元100的存储元件。
根据各个方面，第二电容器结构106可包括连接至第二控制节点106c的第一电极106e-1和连接至场效应晶体管结构102(例如场效应晶体管的栅极)的第二电极106e-2。根据各个方面，第二电容器结构106的第二电极106e-2可连接至栅极节点102f。
根据各个方面，第二电容器结构106可包括设置在第二电容器结构106的第一电极106e-1与第二电极106e-2之间的电隔离区106i。根据各个方面，可在第二电容器结构106的电极106e-1、106e-2之间提供一个或多个介电层(换言之，一个或多个电绝缘层)。在另一方面中，可在第二电容器结构106的电极106e-1、106e-2之间提供一个或多个剩余极化层。根据各个方面，第二电容器结构可以是介电电容器或铁电电容器(也被称为FeCAP)。根据各个方面，第二电容器结构106可包括具有夹置在两个电极层之间的一个或多个剩余极化层和/或一个或多个介电层的分层设计。然而，如果集成允许，则可提供第二电容器结构106的电极106e-1、106e-2之间的不含任何固体材料的间隙。在这种情况下，在第二电容器结构106的电极106e-1、106e-2之间可不设置介电材料。
根据各个方面，第二电容器结构106可以是电容杠杆结构。因此，即使在第二电容器结构106包括一个或多个剩余极化层的情况下，这些一个或多个剩余极化层在操作期间也可不被切换作为杠杆电容器。说明性地，第二电容器结构106可有效地用作介电(非自发极化)电容器结构。
根据各个方面，第一电容器结构104与第二电容器结构106可包括相同的材料但是可具有彼此不同的相应电容。在一些方面中，第一电容器结构104具有第一电容CFE并且第二电容器结构106具有第二电容CLE，其中，第一电容CFE不同于第二电容CLE。例如，第二电容器结构106的电容CLE可大于第一电容器结构104的电容CFE。这可允许例如存储器单元100的有效读出，并例如同时允许存储器单元100的有效写入。例如，在读出过程期间可在第二控制节点106c处施加具有第一电压值的杠杆电压VLE，并且在写入过程期间可在第二控制节点106C处施加具有第二电压值的杠杆电压VLE，其中，第一电压值可不同于第二电压值。
可有多种选择来修改电容器结构的电容，例如，可减小电容器电极的距离以增加电容器结构的电容，反之亦然。另一种可能性可包括增加电容器电极的有效面积以增加电容器结构的电容。另一种可能性可包括使用设置在电容器电极之间的介电材料，介电材料的相对介电常数越高，电容器结构的电容就越高。根据各个方面，电容器结构的有效面积可由电容器结构的一个电极到电容器结构的另一电极的几何竖直投影确定。增加电容器结构的有效面积(例如，同时保持相对较低的占用面积)可以是将电容器结构配置为包括至少一个弯曲或成角度部分的三维电容器结构。
根据各个方面，存储器单元100可包括耦合至场效应晶体管结构102的第一区(例如，第一源极/漏极区)102d的第三控制节点(例如，第一源极/漏极节点)102c-1和耦合至场效应晶体管结构102的第二区(例如，第二源极/漏极区)102s的第四控制节点(例如，第二源极/漏极节点)102c-2。
根据各个方面，场效应晶体管结构102可具有与其相关联的第三电容CMOS。在一些方面中，场效应晶体管结构102的电容CMOS可至少部分地由其门控设计产生。
可注意，第一电容器结构104和第二电容器结构106被示出(例如，在图1中)为单个电容器。然而，第一电容器结构104可包括多于一个电容器，例如，包括并联耦合在第一控制节点104c与栅极节点102f之间的至少两个电容器(例如，至少两个FeCAP)的电容器布置。此外，第二电容器结构106可包括多于一个电容器，例如，包括并联耦合在第二控制节点106c与栅极节点102f之间的至少两个电容器(例如，至少两个介电电容器，例如，至少两个铁电电容器)的电容器布置。
根据各个方面，第二电容器结构106可以是非铁电电容器结构，即，除铁电材料之外的另一种材料可设置在第二电容器结构106的两个电极106e-1、106e-2之间。
根据各个方面，第二电容器结构106可以是或可包括线性电容器(比如介电电容器)。线性电容器可被配置为在电流电压特性中表现出线性特性，即，线性I-V曲线。
在下文中描述了与如果第二电容器结构106不包括在存储器单元100中相关的一个或多个问题，即，与在其中不包括杠杆电容器结构的标准1T1C存储器单元相关的一个或多个问题。
1T1C铁电场效应晶体管(FeFET)可包括连接至单个场效应晶体管结构(例如，具有电容CMOS)的栅极的单个铁电电容器(例如，具有电容CFE)。铁电电容器产生的电荷可修改有效栅极电压以控制场效应晶体管。根据各个方面，可调整两个元件的电容CMOS和CFE，因此，铁电电容器上的电压降可被调整为具有高效写入操作或高效读取操作，即，要么减少栅极电压，要么减少(例如，最小化)读取干扰，如下文更详细解释的。
在第一种情况下，电容CMOS可基本大于电容CFE。这可允许降低写入电压VPP。优点是可降低写入电压，这是因为大部分电压可能跨铁电电容器(CFE)下降。然而，缺点可能是在读取操作期间，读取电压VG可能主要跨铁电电容器(CFE)下降，这会降低对场效应晶体管结构(CMOS)的控制。在CMOS与CFE的电容比很高的情况下，场效应晶体管在某些情况下可能无法被有效控制，这是因为大部分电压可能跨铁电电容器(CFE)下降，这可能会由于在读取过程期间对重写存储器状态而导致读取干扰。此外，场效应晶体管(例如，MOSFET)的电容可以是非线性的，这可能使得难以设置特定电容比CMOS/CFE。
在第二种情况下，CFE可显著大于CMOS。这可允许减少读取干扰。优点是可避免读取干扰，这是因为大部分电压可能跨场效应晶体管(CMOS)下降。然而，缺点可能是在写入操作期间所有电压可能跨场效应晶体管下降，这会增加对存储器单元进行写入所需的电压。此外，由于铁电电荷导致的跨CMOS和CFE的电压降可能随着CMOS/CFE比的降低而增加，这可能导致铁电电容器(CFE)的去极化。
与常用方法相比，除了铁电电容器之外，本文描述的存储器单元100可还包括杠杆电容器结构。在这种情况下，铁电电容器可用于在存储器单元中存储实际信息，而杠杆电容器可用于修改存储器单元100中的电压状态以改进操作。杠杆电容器(例如，由第二电容器结构106体现)可用于修改存储器单元100的元件之间的电压分布，以使得可有效地执行读取和写入，如下文更详细解释的。
根据各个方面，提供包括杠杆电容器(CLE)的存储器单元100，例如，其中，杠杆电容器(CLE)可用于改变在写入和读取期间跨铁电电容器下降的电压。例如，使用杠杆电容器可允许降低写入电压并避免破坏性读取或任何其他读取干扰。杠杆电容器可以是铁电电容器、介电电容器，例如任何合适的电容器结构。存储实际信息的铁电电容器(例如，由第一电容器结构104体现)与杠杆电容器可具有不同的电容。计算浮动栅极电位的等式可由下式给出：
VFG≈(VFECFE+VLECLE+VMOSCMOS+QFE)/(CFE+CLE+CMOS)，其中，VFE可以是施加至铁电电容器的电压，VLE可以是施加至电平电容器的电压，VMOS可以是施加至场效应晶体管(例如，场效应晶体管的源极/主体和漏极)的电压，QFE可以是铁电电荷，CLE可以是杠杆电容器的电容，而CFE可以是铁电电容器的电容(见图1)。
作为示例，在写入操作期间，电压/电位VPP可施加至铁电电容器节点，使得VFE可基本等于VPP，而杠杆电容器和场效应晶体管(例如，由场效应晶体管结构102体现)可接地，使得VSS(基极电压)可基本等于VLE并且使得VLE可基本等于VMOS。根据杠杆电容CLE和场效应晶体管电容CMOS，跨铁电电容器的电压降可被调谐成CMOS+CLE，其基本大于CFE，并且大部分电压VPP可跨铁电电容器下降。这可能显著降低写入电压并产生铁电极极化电荷QFE。
在CMOS+CLE基本大于CFE的假设下，计算浮动栅极电位的等式给出以下结果：
VFG≈VFECFE/(CLE+CMOS)≈VSS·
可注意到，在选择足够大的CMOS的情况下，这一目标可通过仅具有连接至栅极的一个电容器的经典FeFET结构实现。然而，这可能导致如上的读取干扰问题。然而，如下文更详细解释的，可通过使用本文关于存储器单元100描述的配置来防止读取干扰。
在对存储器单元进行读取期间(例如，为了检测铁电电荷QFE)，可将读取电压VG施加至铁电电容器节点(使得VFE可基本等于VG)和杠杆电容器节点(使得VLE可基本等于VG)。然而，可向杠杆电容器节点施加低于读取电压VG的电压，例如，介于VG/2至VG的范围内的电压。作为示例，读取电压可被施加至存储器单元100的第一控制节点104c和第二控制节点106c两者。因此，由存储器单元100的两个电容器104、106和场效应晶体管结构102提供的电容分压器可通过施加的电压来改变并提供CMOS可显著小于CLE+CFE的条件，并且结果是，大部分电压可能跨场效应晶体管结构102下降，这允许非破坏性读取。
根据各个方面，由于连接至杠杆电容器的附加端子(例如，由于第二控制端子106c)，在写入和/或读取期间改变存储器单元100的有效电容分压器是可行的。例如，这允许避免上面参考标准1T1C存储器单元描述的缺点。如果CLE可基本大于CMOS并且如果CLE可基本大于CFE，则在杠杆电容器CLE是线性电容器的情况下，可显著降低MOS电容的非线性。
在CMOS基本小于CLE+CFE的假设下，计算浮动栅极电位的等式给出以下结果：
VFG≈VG+QFE/CLE。
根据各个方面，施加至第三控制节点102c-1的漏极电压可用于在场效应晶体管结构102的反型层上转移电荷并读出第一电容器结构104的铁电状态。
在保持期间，存储器单元100的所有端子(换言之，所有控制节点102c-1、102c-2、104c、106c)可接地，并且浮动栅极电位(VFG)可主要取决于杠杆电容(CLE)，假设CLE可能基本大于CMOS并且CLE可能基本大于CFE，这可用来降低铁电体的去极化场，如从以下等式可看出的：
VFG≈QFE/CLE。
根据各个方面，可相应地选择杠杆电容值以在读取操作期间获得场效应晶体管的栅极电压的足够高的变化并且在保持阶段期间获得低浮动栅极它位。
图2示意地示出根据各个方面的存储器单元布置200的示例配置。在一些方面中，存储器单元布置200可包括多个存储器单元100，如本文所描述的。然而，可以相同或类似的方式使用其他合适的存储器单元。作为示例，存储器单元布置200的每个存储器单元202可包括场效应晶体管结构(被称为场效应晶体管，FET)、铁电电容器结构(被称为铁电电容器，FeCAP)和附加电容器结构(被称为杠杆电容器，LeCAP)。附加电容器结构可包括或可以是铁电电容器、介电电容器或任何其他合适的电容器。在一些方面中，存储器单元布置200的存储器单元202可如参考图1所示的存储器单元100描述的那样配置。在另一方面中，存储器单元布置200的每个存储器单元202可被配置为使得铁电电容器结构和附加电容器结构具有相同的电容。在一些方面中，存储器单元布置200的每个存储器单元202可包括两个铁电电容器，其中，两个铁电电容器中的一个可被配置为存储表示存储器单元202的实际信息(例如，表示逻辑“0”或逻辑“1”)的电荷，并且其中，两个铁电电容器中的另一个可被配置为杠杆电容器。
根据各个方面，存储器单元布置200的每个存储器单元202可包括四个节点，或换言之，四个端子。节点/端子可用于寻址存储器单元布置200的存储器单元202以对相应存储器单元202进行读取和/或写入。如图4B所示，每个存储器单元202可包括第一控制节点202-1、第二控制节点202-2、第三控制节点202-3与第四控制节点202-4。第一控制节点202-1可连接至存储器单元202的铁电电容器。第二控制节点202-2可连接至存储器单元202的杠杆电容器。第三控制节点202-3可连接至存储器单元202的场效应晶体管(例如，连接至场效应晶体管的第一源极/漏极区，被称为漏极)。第四控制节点202-4可连接至存储器单元202的场效应晶体管(例如，连接至场效应晶体管的第二源极/漏极区，被称为源极)。
作为示例，通过在控制节点处施加相应电压，可控制相应存储器单元202的第三控制节点202-3与第四控制节点202-4的电气特性。例如，可通过向第一控制节点202-1和第二控制节点202-2施加相应电压来控制第三控制节点202-3与第四控制节点202-4之间的电流。作为另一示例，可通过向第一控制节点202-1和第二控制节点202-2施加相应电压来控制第三控制节点202-3处的电压输出。
根据各个方面，存储器单元布置200的多个存储器单元202中的每个存储器单元可以是基于场效应晶体管(FET)的存储器单元，并可包括两个源极/漏极区和栅极区(也被称为栅极结构)来控制两个源极/漏极区之间的电流。在各个方面中，一个或多个存储器单元202中的每个可包括场效应晶体管结构。作为示例，每个存储器单元202可包括栅极节点、源极节点和漏极节点。栅极节点可经由第一电容器结构104(例如，经由铁电电容器)耦合至存储器单元202的栅极区。源极节点可耦合至存储器单元的源极区。漏极节点可耦合至存储器单元202的漏极区。
存储器单元布置200的存储器单元202可例如布置在矩阵架构中。存储器单元202可被布置在n个列和m个行中，其中m和n是大于1的整数。仅作为示例，图4B示出各自包括两个存储器单元202的存储器单元布置200的两个列(例如，第一列和第二列)和两个行(第一行和第二行)。存储器单元布置200可包括任何合适数量的存储器单元202，这些存储器单元以任何合适数量n个列和任何合适数量m个行布置。每个行中的存储器单元202可来自存储器单元的相应第一子集，并且每个列中的存储器单元202可来自存储器单元的相应第二子集。
根据各个方面，存储器单元布置200可包括耦合至存储器单元202的多个控制线204、206、208(例如，一个或多个字线WL、一个或多个位线BL以及一个或多个杠杆线LL)。控制线204、206、208可用于提供电压/电位以控制存储器单元202的节点。多个控制线204、206、208可以任何合适的方式布置，例如由存储器单元布置200的期望矩阵架构限定。
根据各个方面，每个存储器单元202的第一控制节点202-1可连接至对应的第一控制线204(1)、204(2)(例如，对应的字线WL)。每个存储器单元202的第二控制节点202-2可连接至对应的第二控制线206(1)、206(2)(例如，对应的杠杆线LL)。
根据各个方面，每个存储器单元202的第三控制节点202-3可连接至对应的第三控制线208(1)、208(2)(例如，对应的位线BL)。
根据各个方面，每个存储器单元202的第四控制节点202-4可连接至公共控制节点(例如，公共源极节点或公共源极区)。然而，如果需要，第四控制节点202-4可经由一个或多个对应第四控制线(未示出)(例如，经由一个或多个对应源极线(未示出))来寻址。
说明性地，存储器单元布置200的每个存储器单元202可明确地分配给一个字线WL、一个杠杆线LL和一个位线BL。根据各个方面，存储器单元布置202可包括一组字线(例如，第一字线WL(1)和第二字线WL(2)，作为示例)、一组位线(例如、第一位线BL(1)和第二位线BL(2)，作为示例)以及一组杠杆线(例如，第一杠杆线LL(1)和第二杠杆线LL(2))，作为示例)。存储器单元布置200可包括任何合适数量的控制线。
根据各个方面，每个字线WL可耦合至存储器单元202的同一行中的每个存储器单元202。每个位线BL可耦合至存储器单元202的同一行中的每个存储器单元202。每个杠杆线LL可耦合至存储器单元102的同一列中的每个存储器单元202。
根据各个方面，字线和杠杆线可连接至存储器单元布置200的存储器单元202的不同子集。根据各个方面，位线和杠杆线可连接至存储器单元布置200的存储器单元202的不同子集。根据各个方面，位线和字线可连接至存储器单元布置200的存储器单元202的相同子集。
根据各个方面，存储器单元布置200的每个存储器单元202可包括剩余极化层(例如，一个或多个存储器单元102中的每个可包括FeCAP)。因此，存储器单元202所驻留的存储器状态可与相应剩余极化层的至少两种极化状态中的一种相关联。存储器单元202的场效应晶体管的第一阈值电压VL-th可与剩余极化层的第一(例如，正)残余极化相关联(例如，它可以是第一残余极化的函数)，并且存储器单元202的场效应晶体管的第二阈值电压VH-th可与剩余极化层的第二(例如，负)残余极化相关联(例如，它可以是第二残余极化的函数)。
根据各个方面，存储器单元布置200可包括控制电路210。控制电路210可被配置为执行和/或指示与存储器单元布置200的存储器单元202的读取和/或写入相关联的一个或多个读取操作和/或一个或多个写入操作。控制电路210可被配置为向存储器单元202提供一个或多个控制信号(例如，一个或多个读取信号、一个或多个写入信号等)。说明性地，可将一个或多个读取信号和一个或多个写入信号提供给旨在被读取和/或写入的相应存储器单元。控制信号可理解为在存储器单元的相应节点处提供的以及/或者提供至存储器单元布置200的控制线的任何(例如，恒定或随时间变化的)电位或电压。
根据各个方面，控制电路210可包括或可控制一个或多个电压供应电路。一个或多个电压供应电路可用于向存储器单元布置200的控制线204、206、208供应控制电压(例如，读取电压VG、写入电压VPP、基极电压VSS，作为示例)，例如，用于向一个或多个存储器单元202的相应控制节点201-1、201-2、201-3、201-4提供电压。根据各个方面，控制电路210可限定与存储器单元布置200相关联的基极电压，例如VSS，例如地电压(例如0V)。
根据各个方面，在存储器单元的读出期间，可在与待读出的存储器单元对应的位线处产生漏极电流ID(例如，通过相应地施加读出电压和杠杆电压)，其中，漏极电流可根据栅极源极电压降的函数并因此根据存储器单元所驻留的存储器状态(例如，LVT状态或HVT状态)而变化。例如，在栅极源极电压落在第一阈值电压VL-th与第二阈值电压VH-th之间的情况下，穿过存储器单元的电流流动可反映存储器单元所驻留的存储器状态。
在下文中，描述了可能与用于实现在其中不包括杠杆电容器结构的基于标准1T1C-FeFET存储器单元的存储器单元布置的常规AND架构相关的一个或多个问题。
一般来说，铁电晶体管(FeFET)可以AND架构来组织，这可允许例如单个位编程但仅允许基于字的擦除。例如，如果存储器单元布置的存储器单元包括长沟道MOS晶体管，则可一次仅擦除整行存储器单元。对于通过向源极区和漏极区施加电压而使耗尽区合并的短沟道MOS晶体管，位擦除可能是可行的。然而，在禁止期间或位擦除期间必须在源极区和漏极区处使用高电压，这可能导致大量反向结泄漏，从而在操作期间增加存储器单元布置的功耗。
相较于常用的方法，本文描述的存储器单元可包括至少两个电容器；并且在一些方面中，存储器单元可嵌入至阵列中以防止上文提到的缺点，例如以防止位擦除期间的大量反向结泄漏，例如以避免大量读取和写入干扰。
根据各个方面，存储器单元布置(例如，本文参考图1描述的存储器单元布置200)的1T2C存储器单元可被组织为基于NOR架构的阵列，如图3A、图3B和图3C所示。
图3A示例地示出根据各个方面的存储器单元布置300的存储器单元(1)的写入。存储器单元布置300可以与本文参考存储器单元布置200描述的相同或类似的方式来配置，见图1。存储器单元布置300的每个存储器单元302可包括杠杆电容器LE、铁电电容器FE和场效应晶体管FT。相应存储器单元302的杠杆电容器LE可连接至对应杠杆线LL(1)、LL(2)和相应存储器单元302的场效应晶体管FT的浮动栅极。相应存储器单元302的铁电电容器FE可连接至对应字线WL(1)、WL(2)和相应存储器单元302的场效应晶体管FT的浮动栅极。场效应晶体管FT可用其源极S连接至公共源极电位并且用其漏极D连接至对应位线BL(1)、BL(2)。
在此示例中，可假设仅存储器单元布置300的存储器单元(1)旨在被写入(选定以被写入，例如，被称为选定存储器单元)。为了对存储器单元(1)进行编程或擦除，可将写入电压VPP施加至连接至选定存储器单元(1)的铁电电容器FE的有源字线。在这种情况下，施加在对应字线(WL(1))处的电压(VFE，ACT)可以是写入电压VPP(也被称为编程电压VPP)。此外，为了对存储器单元(1)进行编程或擦除，可将基极电压(例如，VSS)或接近基极电压的电压施加至连接至选定存储器单元(1)的杠杆电容器LE的有源杠杆线。在这种情况下，施加至对应杠杆线(LL(1))的电压(VLE，ACT)可以是例如基极电压(例如，0V)或接近基极电压的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。然而，可将大于基极电压的电压(例如，在介于约VSS至约VPP/2的范围内的电压)施加至连接至选定存储器单元(1)的杠杆电容器LE的有源杠杆线。此外，为了对存储器单元(1)进行编程或擦除，可将基极电压(例如，VSS)或接近基极电压的电压施加至连接至选定存储器单元(1)的场效应晶体管FT的有源位线。在这种情况下，施加至对应位线(BL(1))的电压(VBL，ACT)可以是例如基极电压(例如，0V)或接近基极电压的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。
根据各个方面，场效应晶体管结构在对选定存储器单元进行写入期间可处于非导电状态。说明性地，场效应晶体管结构可在对选定存储器单元进行写入期间闭合。这可例如增加对选定存储器单元进行写入的速度(例如，以少于15ns的写入时间，例如以少于10ns的写入时间)。
根据各个方面，写入电压VPP可介于例如约1V至约10V的范围内，例如，约1.5V至约6V。
根据各个方面，写入电压VPP的电压值和施加至与对应杠杆线的电压(VLE，ACT)(在下文也被称为第一杠杆电压)的电压值可以是双极性的(例如，符号相反)。例如，写入电压(VPP)可具有正电压值，并且第一(有源)杠杆电压(VLE，ACT)可具有负电压值，反之亦然。根据示例，写入电压VPP可具有+1.0V的电压值，并且第一杠杆电压VLE，ACT可具有-1.0V的电压值。
根据各个方面，可在对选定存储器单元(1)进行写入期间防止存储器单元布置300的其他存储器单元302的干扰。
例如，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置300的存储器单元(2)，可将不同于VSS的电压施加至连接至非选定存储器单元(2)的杠杆电容器LE的无源杠杆线。不同于VSS的电压可施加到连接至存储器单元布置300的与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的杠杆电容器LE的所有无源杠杆线。根据各个方面，施加至对应杠杆线(LL(2))的电压(VLE，PAS)可例如介于约1/2*|VPP|至约|VPP|的范围内。
根据各个方面，第一杠杆电压(VLE，ACT)的电压值和施加至连接至存储器单元布置300的非选定存储器单元的杠杆电容器LE的所有无源杠杆线的电压(VLE，PAS)(在下文中也被称为第二杠杆电压)的电压值可以是双极性的。例如，第一(有源)杠杆电压(VLE，ACT)可具有负电压值，并且第二(无源)杠杆电压(VLE，PAS)可具有正电压值，反之亦然。根据示例，第一杠杆电压VLE，ACT可具有-1.0V的电压值，并且第二杠杆电压VLE，PAS可具有+0.4V的电压值。
根据各个方面，施加与第一杠杆电压(VLE，ACT)和/或与写入电压(VPP)相比符号相反的第二(无源)杠杆电压(VLE，PAS)可确保非选定存储器单元的存储器状态不改变(例如，既不被写入也不被擦除)。
例如，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置300的存储器单元(3)、(4)，可将不同于VPP的电压施加至连接至非选定存储器单元(3)、(4)的铁电电容器FE的无源字线。不同于VPP的电压可施加到连接至存储器单元布置300的不与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的铁电电容器FE的所有无源字线。根据各个方面，施加至对应字线(WL(2))的电压(VFE，PAS)可例如介于约0V(或VSS)至约1/2*|VPP|的范围内。
根据各个方面，写入电压(VPP)的电压值和施加至连接至存储器单元布置300的非选定存储器单元的铁电电容器FE的所有无源字线的电压(VFE，PAS)(在下文中也被称为禁止电压)的电压值可以是双极性的。例如，写入电压(VPP)可具有正电压值，并且禁止电压(VFE，PAS)可具有负电压值，反之亦然。根据示例，写入电压VPP可具有+1.0V的电压值，并且禁止电压VFE，PAS可具有-0.2V的电压值。
此外，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置300的存储器单元(3)、(4)，基极电压(例如，VSS)或接近基极电压的电压可施加至连接至非选定存储器单元(3)、(4)的场效应晶体管FT的无源位线。在这种情况下，施加至对应位线(BL(2))的电压(VBL，PAS)可以是例如0V或接近0V的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。
如上示例地描述的，可擦除存储器单元布置300的各个单元。应当注意，所描述的电压中的一些或全部仅仅是示例，并且与所描述的电压的偏差是可能的。
如上面进一步示例地描述的，连接至位线(例如，连接至存储器单元302的场效应晶体管的源极/漏极区)的存储器单元302的端子可保持在VSS(或至少接近VSS)，从而消除禁止期间从主体到源极和漏极的反向结泄漏的功耗。
图3B示例地示出根据各个方面的存储器单元布置300的存储器单元(1)的读取。
在此示例中，可假设仅存储器单元布置300的存储器单元(1)旨在被读取(选定以被写入，被称为选定存储器单元)。为了对存储器单元(1)进行读取，可将读取电压VG施加至连接至选定存储器单元(1)的铁电电容器FE的有源字线。在这种情况下，施加至对应字线(WL(1))的电压(VFE，ACT)可以是读取电压VG。
此外，为了读取存储器单元(1)，可将电压(VLE，ACT)施加至连接至选定存储器单元(1)的杠杆电容器LE的有源杠杆线。在这种情况下，施加至对应杠杆线(LL(1))的电压(VLE，ACT)可基本等于读取电压VG。
此外，为了对存储器单元(1)进行读取，可将大于VSS的电位/电压施加至连接至选定存储器单元(1)的场效应晶体管FT的有源位线。在这种情况下，施加至对应位线(BL(1))的电压(VBL，ACT)可例如大于0V。在示例中，施加至对应位线(BL(1))的电压(VBL，ACT)可以是1V。
存储器单元的场效应晶体管的主体端子和源极端子可保持在等于或接近VSS的电压(例如，0V或在介于约-0.25V至约0.25V的范围内的电压)。
根据各个方面，读取电压VG的电压值和施加至对应杠杆线的电压(VLE，ACT)(在下文中也被称为第一杠杆电压)的电压值可以是双极性的。例如，读取电压(VG)可具有正电压值，并且第一(有源)杠杆电压(VLE，ACT)可具有负电压值，反之亦然。
根据各个方面，在对选定存储器单元(1)进行读取期间可防止存储器单元布置300的其他存储器单元302的干扰。
例如，为了避免在对存储器单元(1)进行读取期间干扰存储器单元布置300的存储器单元(2)，可将不同于VG的电压施加至连接至非选定存储器单元(2)的杠杆电容器LE的无源杠杆线。不同于VG的电压可施加到连接至存储器单元布置300的与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的杠杆电容器LE的所有无源杠杆线。根据各个方面，施加至对应杠杆线(LL(2))的电压(VLE，PAS)可例如介于约VSS(例如，0V)至约1/2*|VG|的范围内。
根据各个方面，第一杠杆电压(VLE，ACT)的电压值和施加至连接至存储器单元布置300的非选定存储器单元的杠杆电容器LE的所有无源杠杆线的电压(VLE，PAS)(在下文中也被称为第二杠杆电压)的电压值可以是双极性的。例如，第一(有源)杠杆电压(VLE，ACT)可具有正电压值，并且第二(无源)杠杆电压(VLE，PAS)可具有负电压值，反之亦然。根据示例，第一杠杆电压VLE，ACT可具有+0.6V的电压值，并且第二杠杆电压VLE，PAS可具有-0.1V的电压值。
根据各个方面，施加与第一杠杆电压(VLE，ACT)和/或与读取电压(VG)相比符号相反的第二(无源)杠杆电压(VLE，PAS)可确保非选定存储器单元的存储器状态不改变(例如，既不被写入也不被擦除)。
例如，为了避免在对存储器单元(1)进行读取期间干扰存储器单元布置300的存储器单元(3)、(4)，可将不同于VG的电压施加至连接至非选定存储器单元(3)、(4)的铁电电容器FE无源字线。不同于VG的电压可施加到连接至存储器单元布置300的不与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的铁电电容器FE的所有无源字线。根据各个方面，施加至对应字线(WL(2))的电压(VFE，PAS)可例如介于约VSS(例如，0V)至约1/2*|VG|的范围内。
根据各个方面，读取电压(VG)的电压值和施加至连接至存储器单元布置300的非选定存储器单元的铁电电容器FE的所有无源字线的电压(VFE，PAS)(在下文中也被称为禁止电压)的电压值可以是双极性的。例如，读取电压(VG)可具有正电压值，并且禁止电压(VFE，PAS)可具有负电压值，反之亦然。
此外，为了避免在对存储器单元(1)进行读取期间干扰存储器单元布置300的存储器单元(3)、(4)，基极电压(例如，VSS)或接近基极电压的电压可施加至连接至非选定存储器单元(3)、(4)的场效应晶体管FT的无源位线。可将等于基极电压或接近基极电压的电压施加到连接至存储器单元布置300的不与选定存储器单元(1)共享相同位线(BL(1))的非选定存储器单元的场效应晶体管的所有无源位线。在这种情况下，施加至对应位线(BL(2))的电压(VBL，PAS)可以是例如0V或接近0V的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。
如上示例地描述的，可对存储器单元布置300的各个单元进行读取。应当注意，所描述的电压中的一些或全部仅仅是示例，并且与所描述的电压的偏差是可能的。
根据各个方面，存储器单元302(包括半导体材料)的晶体管的主体端子和源极端子可保持在VSS，但是有源位线电位可被充电到大于VSS的电位以检测由铁电电容器FE产生的电荷。
根据各个方面，本文描述的存储器单元包括或由一个晶体管和两个电容器组成，两个电容器中的一个是铁电电容器。通过增加不表现出铁电电荷的电容器(例如，杠杆电容器)的电容，可获得编程电压，其接近独立铁电电容器的编程电压。在读取期间，可改变电压分布(与写入相比)，从而可避免对铁电电容器中的铁电材料的干扰，并且可获得对晶体管(例如，MOS晶体管)的良好控制。在保持条件期间，可降低跨铁电材料的电压以避免铁电部分的去极化。
根据各个方面，本文描述了NOR架构以将1T2C存储器单元组织成阵列结构以构建存储器阵列。通过协调施加在两个电容器上的电压，可有效减少读写过程中的干扰。对于写入禁止，可避免结泄漏，这是因为所有半导体端子都可保持接地。该结构允许长沟道晶体管的位可变性。根据各个方面，如果需要，可使用另外的存储器元件代替铁电电容器。根据各个方面，如果需要，可使用另外的晶体管代替场效应晶体管。
根据各个方面，杠杆电容器(或第二电容器结构)可被配置为使得其具有介于约0.01fF至约100fF、0.1fF至约10fF的范围内的电容。然而，杠杆电容器的电容可视需要适应于存储器单元的其他元件。
图3C示出包括具有NOR配置的六个存储器单元302的存储器单元布置310的示例配置。存储器单元布置310的存储器单元302可如参考图3A所描述的那样被写入。存储器单元布置310的存储器单元302可如参考图3B所描述的那样被读取。在示例中，为了读取选定存储器单元，可向对应于选定存储器单元的字线(WL)施加具有约0.6V电压值的读取电压，并可向对应于选定存储器单元的杠杆线(LL)施加具有约0.9V的电压值的第一(有源)杠杆电压。例如，可向对应于非选定存储器单元相对应的无源杠杆线施加具有约0.3V的电压值的第二(无源)杠杆电压。
根据各个方面，存储器单元布置(例如，本文参考图1描述的存储器单元布置200)的1T2C存储器单元可被组织为基于NAND架构的阵列(例如，多个存储器单元中的存储器单元可处于NAND配置)，如图4A、图4B和图4C所示。
在NAND配置中，与共享对应字线(例如WL(1)，例如WL(2))的存储器单元相关联的场效应晶体管结构可串联连接。例如，场效应晶体管结构的第一区与第二区可串联连接。例如，两个相应相邻存储器单元是第一区连接至第二区的。例如，两个相应相邻存储器单元可具有共享的第一/第二区，其包括一个场效应晶体管结构的第一区和另外的场效应晶体管结构的第二区。说明性地，场效应晶体管结构的串联连接的第一区与第二区可形成位线。存储器单元布置可包括一个或多个第三控制节点。一个或多个第三控制节点中的每个可连接至串联连接的场效应晶体管结构的每个场效应晶体管结构的第一区。存储器单元布置可包括一个或多个第四控制节点。一个或多个第四控制节点中的每个可连接至串联连接的场效应晶体管结构的每个场效应晶体管结构的第二区。
图4A示例地示出根据各个方面的存储器单元布置400的存储器单元(1)的写入。存储器单元布置400可以与本文参考存储器单元布置200所描述的相同或类似的方式来配置，见图1。存储器单元布置400的每个存储器单元402可包括杠杆电容器LE、铁电电容器FE和场效应晶体管FT。相应存储器单元402的杠杆电容器LE可连接至对应杠杆线LL(1)、LL(2)和相应存储器单元402的场效应晶体管FT的浮动栅极。相应存储器单元402的铁电电容器FE可连接至对应字线WL(1)、WL(2)和相应存储器单元402的场效应晶体管FT的浮动栅极。与共享对应字线WL(1)、WL(2))的存储器单元相关联的场效应晶体管结构可串联连接。说明性地，存储器单元的串联连接可形成对应控制线。例如，施加至控制线的电压可施加至存储器单元的对应于控制线的公共漏极D连接。例如，施加至控制线的电压可施加至存储器单元的对应于控制线的公共源极S连接。根据各个方面，可将位线电压施加至存储器单元的对应于控制线的公共漏极D连接(例如，存储器单元布置400的第三端子BL(1)、BL(2))，并且可将源极线电压施加至存储器单元的对应于控制线的公共源极S连接(例如，存储器单元布置400的第四端子SL(1)、SL(2))。
根据各个方面，每个第三端子可连接至对应的位线(例如，BL(1)、BL(2))。根据各个方面，每个第四端子可连接至对应的源极线(例如，SL(1)、SL(2))。
在此示例中，可假设仅存储器单元布置400的存储器单元(1)旨在被写入(选定以被写入，例如，被称为选定存储器单元)。为了对存储器单元(1)进行编程或擦除，可将写入电压VPP施加至连接至选定存储器单元(1)的铁电电容器FE的有源字线。在这种情况下，施加在对应字线(WL(1))处的电压(VFE，ACT)可以是写入电压VPP(也被称为编程电压VPP)。此外，为了对存储器单元(1)进行编程或擦除，可将基极电压(例如，VSS)或接近基极电压的电压施加至连接至选定存储器单元(1)的杠杆电容器LE的有源杠杆线。在这种情况下，施加至对应杠杆线(LL(1))的电压(VLE，ACT)可以是例如基极电压(例如，0V)或接近基极电压的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。然而，可将大于基极电压的电压(例如，在介于约VSS至约VPP/2的范围内的电压)施加至连接至选定存储器单元(1)的杠杆电容器LE的有源杠杆线。此外，为了对存储器单元(1)进行编程或擦除，可将基极电压(例如，VSS)或接近基极电压的电压施加至连接至选定存储器单元(1)的场效应晶体管FT的有源位线。在这种情况下，施加至对应位线(BL(1))的电压(VBL，ACT)可以是例如基极电压(例如，0V)或接近基极电压的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。例如，施加至对应位线(BL(1))的电压(VBL，ACT)可施加至第三端子。此外，为了对存储器单元(1)进行编程或擦除，可将基极电压(例如，VSS)或接近基极电压的电压施加至连接至选定存储器单元(1)的场效应晶体管FT的有源源极线。在这种情况下，施加至对应源极线(BL(1))的电压可以是例如基极电压(例如，0V)或接近基极电压的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。例如，施加至对应源极线(SL(1))的电压可施加至第四端子。
根据各个方面，场效应晶体管结构在对选定存储器单元进行写入期间可处于非导电状态。说明性地，场效应晶体管结构可在对选定存储器单元进行写入期间闭合。这可例如增加对选定存储器单元进行写入的速度(例如，以少于15ns的写入时间，例如以少于10ns的写入时间)。
根据各个方面，写入电压VPP可介于例如约1V至约10V的范围内，例如约1.5V至约6V。
根据各个方面，写入电压VPP的电压值和施加至与对应杠杆线的电压(VLE，ACT)(在下文也被称为第一杠杆电压)的电压值可以是双极性的(例如，符号相反)。例如，写入电压(VPP)可具有正电压值，并且第一(有源)杠杆电压(VLE，ACT)可具有负电压值，反之亦然。根据示例，写入电压VPP可具有+1.0V的电压值，并且第一杠杆电压VLE，ACT可具有-1.0V的电压值。
根据各个方面，可在对选定存储器单元(1)进行写入期间防止存储器单元布置400的其他存储器单元402的干扰。
例如，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置400的存储器单元(2)，可将不同于VSS的电压施加至连接至非选定存储器单元(2)的杠杆电容器LE的无源杠杆线。不同于VSS的电压可施加到连接至存储器单元布置400的与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的杠杆电容器LE的所有无源杠杆线。根据各个方面，施加至对应杠杆线(LL(2))的电压(VLE，PAS)可例如介于约1/2*|VPP|至约|VPP|的范围内。
根据各个方面，第一杠杆电压(VLE，ACT)的电压值和施加至连接至存储器单元布置400的非选定存储器单元的杠杆电容器LE的所有无源杠杆线的电压(VLE，PAS)(在下文中也被称为第二杠杆电压)的电压值可以是双极性的。例如，第一(有源)杠杆电压(VLE，ACT)可具有负电压值，并且第二(无源)杠杆电压(VLE，PAS)可具有正电压值，反之亦然。根据示例，第一杠杆电压VLE，ACT可具有-1.0V的电压值，并且第二杠杆电压VLE，PAS可具有+0.4V的电压值。
根据各个方面，第二杠杆电压VLE，PAS可选择为，使得存储器单元布置400的非选定存储器单元的场效应晶体管结构可处于反转状态。
根据各个方面，施加与第一杠杆电压(VLE，ACT)和/或与写入电压(VPP)相比符号相反的第二(无源)杠杆电压(VLE，PAS)可确保非选定存储器单元的存储器状态不改变(例如，既不被写入也不被擦除)。
根据各个方面，在多个存储器单元的NAND配置中，多个存储器单元的每个场效应晶体管结构可被配置为，使得(例如，经由相应场效应晶体管结构的沟道的注入)相应存储器单元的LVT状态对应于场效应晶体管结构的常开状态。
例如，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置400的存储器单元(3)、(4)，可将不同于VPP的电压施加至连接至非选定存储器单元(3)、(4)的铁电电容器FE无源字线。不同于VPP的电压可施加到连接至存储器单元布置400的不与选定存储器单元(1)共享相同字线(WL(1))的非选定存储器单元的铁电电容器FE的所有无源字线。根据各个方面，施加至对应字线(WL(2))的电压(VFE，PAS)可例如介于约0V(或VSS)至约1/2*|VPP|的范围内。
根据各个方面，写入电压(VPP)的电压值和施加至连接至存储器单元布置400的非选定存储器单元的铁电电容器FE的所有无源字线的电压(VFE，PAS)(在下文中也被称为禁止电压)的电压值可以是双极性的。例如，写入电压(VPP)可具有正电压值，并且禁止电压(VFE，PAS)可具有负电压值，反之亦然。根据示例，写入电压VPP可具有+1.0V的电压值，并且禁止电压VFE，PAS可具有-0.2V的电压值。
此外，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置400的存储器单元(3)、(4)，基极电压(例如，VSS)或接近基极电压的电压可施加至连接至非选定存储器单元(3)、(4)的场效应晶体管FT的无源位线。在这种情况下，施加至对应位线(BL(2))的电压(VBL，PAS)可以是例如0V或接近0V的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。例如，施加至对应位线(BL(2))的电压(VBL，ACT)可施加至对应于位线(BL(2))的第三端子。
此外，为了避免在对存储器单元(1)进行写入期间干扰存储器单元布置400的存储器单元(3)、(4)，基极电压(例如，VSS)或接近基极电压的电压可施加至连接至非选定存储器单元(3)、(4)的场效应晶体管FT的无源源极线。在这种情况下，施加至对应源极线(SL(2))的电压可以是例如0V或接近0V的电压(例如，介于约-0.25V至约0.25V的范围内的电压)。例如，施加至对应源极线(SL(2))的电压可施加至对应于源极线(SL(2))的第四端子。
如上示例地描述的，可擦除存储器单元布置400的各个单元。应当注意，所描述的电压中的一些或全部仅仅是示例，并且与所描述的电压的偏差是可能的。
如上面进一步示例地描述的，连接至位线(例如，连接至存储器单元402的场效应晶体管的源极/漏极区)的存储器单元402的端子可保持在VSS(或至少接近VSS)，从而消除禁止期间从主体到源极和漏极的反向结泄漏的功耗。
根据各个方面，可对存储器单元布置400的存储器单元进行读取。为了提高读取速度，可对存储器单元布置400的多于一个存储器单元进行基本同时读取。在以下示例中，描述了对存储器单元布置400的两个存储器单元(1)、(2)进行读取。注意，可以类似方式执行对存储器单元布置400的单个存储器单元的读取。
图4B示例地示出根据各个方面的存储器单元布置400的存储器单元(1)、(2)的读取。
在此示例中，可假设NAND配置的存储器单元布置400的两个对应存储器单元(1)和(2)旨在被读取(选定以被读取，被称为选定存储器单元)。为了对存储器单元(1)、(2)进行读取，可将读取电压VG施加至连接至选定存储器单元(1)、(2)的铁电电容器FE的有源字线。在这种情况下，施加至对应字线(WL(1)、WL(2))的电压(VFE，ACT)可以是读取电压VG。
此外，为了对存储器单元(1)、(2)进行读取，可将电压(VLE，ACT)施加至连接至选定存储器单元(1)、(2)的杠杆电容器LE的有源杠杆线。在这种情况下，施加至对应杠杆线(LL(1))的电压(VLE，ACT)可基本等于读取电压VG。
此外，为了对存储器单元(1)、(2)进行读取，可向连接至选定存储器单元(1)、(2)的场效应晶体管FT的有源位线施加大于VSS的电位/电压。在这种情况下，施加至对应位线(BL(1)、BL(2))的电压(VBL，ACT)可例如大于0V。在示例中，施加至对应位线(BL(1)、BL(2))的电压(VBL，ACT)可以是1V。例如，施加至对应位线(BL(1)、BL(2))的电压(VBL，ACT)可被施加到对应于相应位线(BL(1)、BL(2))的第三端子。
此外，为了对存储器单元(1)、(2)进行读取，可将大于VSS的电位/电压施加至连接至选定存储器单元(1)、(2)的场效应晶体管FT的有源源极线)。在这种情况下，施加至对应源极线(SL(1)、SL(2))的电压可例如基本等于0V。在示例中，施加至对应源极线(SL(1)、SL(2))的电压可以是0V。例如，施加至对应源极线(SL(1)、SL(2))的电压可施加至对应于相应源极线(SL(1)、SL(2))的第四端子。对选定存储器单元(1)、(2)进行读取可包括向第三端子和第四端子提供电压，使得与包括选定存储器单元在内的存储器单元的相应第一子集中的其他存储器单元相关联的每个场效应晶体管结构处于导电状态。例如，可将电压施加至第三端子和第四端子，使得与选定存储器单元(1)、(2)串联连接的每个场效应晶体管结构处于导电状态。
存储器单元的场效应晶体管的主体端子和源极端子可保持在等于或接近VSS的电压(例如，0V或在介于约-0.25V至约0.25V的范围内的电压)。
根据示例，读取电压VG可具有0.7V的电压值，并且施加至对应杠杆线的电压(VLE，ACT)可具有0.5V的电压值。
根据各个方面，读取电压VG的电压值和施加至对应杠杆线的电压(VLE，ACT)(在下文中也被称为第一杠杆电压)的电压值可以是双极性的。例如，读取电压(VG)可具有正电压值，并且第一(有源)杠杆电压(VLE，ACT)可具有负电压值，反之亦然。
根据各个方面，在对选定存储器单元(1)、(2)进行读取期间可防止存储器单元布置400的其他存储器单元402的干扰。
例如，为了避免在对存储器单元(1)、(2)进行读取期间干扰存储器单元布置400的存储器单元(2)，可将不同于VG的电压施加至连接至非选定存储器单元(2)的杠杆电容器LE的无源杠杆线。不同于VG的电压可施加至连接至存储器单元布置400的与选定存储器单元(1)、(2)共享相同字线(WL(1)、WL(2))的非选定存储器单元的杠杆电容器LE的所有无源杠杆线。根据各个方面，施加至对应杠杆线(LL(2))的电压(VLE，PAS)可例如介于约VSS(例如，0V)至约1/2*|VG|的范围内。根据示例，第一杠杆电压VLE，ACT可以是+0.5V，并且第二杠杆电压VLE，PAS可以是1.0V。
根据各个方面，第一杠杆电压(VLE，ACT)的电压值和施加至连接至存储器单元布置400的非选定存储器单元的杠杆电容器LE的所有无源杠杆线的电压(VLE，PAS)(在下文中也被称为第二杠杆电压)的电压值可以是双极性的。例如，第一(有源)杠杆电压(VLE，ACT)可具有正电压值，并且第二(无源)杠杆电压(VLE，PAS)可具有负电压值，反之亦然。
根据各个方面，施加与第一杠杆电压(VLE，ACT)和/或与读取电压(VG)相比符号相反的第二(无源)杠杆电压(VLE，PAS)可确保非选定存储器单元的存储器状态不改变(例如，既不被写入也不被擦除)。
作为示例，存储器单元布置400可包括附加存储器单元，并且为了避免在对存储器单元(1)、(2)进行读取期间干扰存储器单元布置400的一个或多个附加存储器单元，不同于VG的电压可施加至连接至非选定存储器单元的铁电电容器FE的无源字线。不同于VG的电压可施加到连接至存储器单元布置400的不与选定存储器单元(1)、(2)共享相同字线(WL(1)、WL(2))的非选定存储器单元的铁电电容器FE的所有无源字线。根据各个方面，施加至非选定存储器单元的对应字线的电压(VFE，PAS)可例如介于约VSS(例如，0V)至约1/2*|VG|的范围内。
根据各个方面，读取电压(VG)的电压值和施加至连接至存储器单元布置400的非选定存储器单元的铁电电容器FE的所有无源字线的电压(VFE，PAS)(在下文中也被称为禁止电压)的电压值可以是双极性的。例如，读取电压(VG)可具有正电压值，并且禁止电压(VFE，PAS)可具有负电压值，反之亦然。
此外，为了避免在对存储器单元(1)、(2)进行读取期间，存储器单元布置400的一个或多个附加存储器单元受到干扰，基极电压(例如，VSS)或接近基极电压的电压可应用于连接至非选定存储器单元的场效应晶体管FT的无源位线。等于基极电压或接近基极电压的电压可施加到连接至存储器单元布置400的不与选定存储器单元(1)、(2)共享相同字线(WL(1)、WL(2))的非选定存储器单元的场效应晶体管的所有无源位线和源极线。在这种情况下，施加至非选定存储器单元的对应位线和/或源极线的电压(VBL，PAS)可以是例如0V或接近0V的电压(例如，介于-0.25V至约0.25V的范围内的电压)。
如上示例地描述的，可对存储器单元布置400的各个NAND单元对进行读取。应当注意，所描述的电压中的一些或全部仅仅是示例，并且与所描述的电压的偏差是可能的。
根据各个方面，存储器单元402(包括半导体材料)的晶体管的主体端子和源极端子可保持在VSS，但是有效位线电位可被充电到大于VSS的电位以检测由铁电电容器FE产生的电荷。
根据各个方面，本文描述的存储器单元包括或由一个晶体管和两个电容器组成，两个电容器中的一个是铁电电容器。通过增加不表现出铁电电荷的电容器(例如，杠杆电容器)的电容，可获得接近独立铁电电容器的编程电压的编程电压。在读取期间，可改变电压分布(与写入相比)，从而可避免对铁电电容器中的铁电材料的干扰，并且可获得对晶体管(例如，MOS晶体管)的良好控制。在保持条件期间，可降低跨铁电材料的电压以避免铁电部分的去极化。
根据各个方面，本文描述了NAND架构以将1T2C存储器单元组织成阵列结构以构建存储器阵列。通过协调施加在两个电容器上的电压，可有效减少读写过程中的干扰。对于写入禁止，可避免结泄漏，这是因为所有半导体端子都可保持接地。该结构允许长沟道晶体管的位可变性。根据各个方面，如果需要，可使用另外的存储器元件代替铁电电容器。根据各个方面，如果需要，可使用另外的晶体管代替场效应晶体管。
根据各个方面，杠杆电容器(或第二电容器结构)可被配置为使得其具有介于约0.01fF至约100fF、0.1fF至约10fF的范围内的电容。然而，杠杆电容器的电容可视需要适应于存储器单元的其他元件。
图4C示出包括具有NAND配置的六个存储器单元402的存储器单元布置410的示例配置。存储器单元布置410的存储器单元402可如参考图4A所描述的那样被写入。存储器单元布置410的存储器单元402可如参考图4B所描述的那样被读取。在示例中，为了对选定存储器单元进行读取，可向对应于选定存储器单元的字线(WL)施加具有约1.7V电压值的读取电压，并可向对应于选定存储器单元的杠杆线(LL)施加具有约1.3V的电压值的第一(有源)杠杆电压。例如，可向对应于非选定存储器单元相对应的无源杠杆线施加具有约2.0V的电压值的第二(无源)杠杆电压。
根据各个方面，1T2C存储器单元的两个电容器都可以是存储器电容器(在一些方面中也被称为存储器电容器结构)。两种存储器电容器结构都可包括自发极化材料作为介电材料。在下文中，存储器电容器结构被示例地描述为铁电电容器(例如，包括铁电材料作为自发极化的材料)。两个铁电电容器可被配置为存储表示存储器单元的实际信息(例如，表示逻辑“0”或逻辑“1”)的电荷。因此，每个存储器单元可被配置为存储两个位。在下文中，被配置为存储多于一位的存储器单元也可被称为多位存储器单元。
根据各个方面，多个1T2C存储器单元可组织成AND架构。图5示出包括具有AND配置的六个存储器单元502的存储器单元布置500的示例配置。存储器单元布置500的存储器单元502可以类似于相对于NOR配置所描述的方式被写入或读取，其中，可在相应源极线SL处施加另外的电压。在示例中，为了对选定存储器单元进行读取，可向对应于选定存储器单元的字线(WL)施加具有约0.6V电压值的读取电压，并可向对应于选定存储器单元的杠杆线(LL)施加具有约0.9V的电压值的第一(有源)杠杆电压。例如，可向对应于非选定存储器单元的无源杠杆线施加具有约0.3V的电压值的第二(无源)杠杆电压。
在下文中，参考图6A至图7F描述了存储器单元布置布局的各个方面。相应存储器单元布置布局可包括存储器单元布置(包括杠杆类型的存储器单元)的有效制造。
图6A、图6C和图6E示出根据各个方面的示例存储器单元布置600的示意横截面视图。图6B、图6D和图6F示出根据各个方面的存储器单元布置600的示意示例布局。每个示例布局包括沿剖面线CS1的俯视图和横截面视图。图6A和图6B示出根据各个方面的存储器单元布置600的第一电平L1和存储器单元布置布局，图6C和图6D示出根据各个方面的存储器单元布置600的第二电平L1和存储器单元布置布局，并且图6E和图6F示出根据各个方面的存储器单元布置600的第三电平L3和存储器单元布置布局。
根据各个方面，存储器单元布置600可包括多个存储器单元。每个存储器单元可具有与其相关联的存储器单元区域600a，参见例如图6B和图6D。
根据各个方面，多个存储器单元中的第一存储器单元600(1)可包括：第一场效应晶体管结构600T(1)；耦合至第一场效应晶体管结构600T(1)的栅极606的第一电容存储器结构600M(1)；以及耦合至第一场效应晶体管结构600T(1)的栅极606的第一电容杠杆结构600L(1)，参见例如图6C至图6F。根据各个方面，多个存储器单元中的第二存储器单元600(2)可包括：第二场效应晶体管结构600T(2)；耦合至第二场效应晶体管结构600T(2)的栅极606的第二电容存储器结构600M(2)；以及耦合至第二场效应晶体管结构600T(2)的栅极606的第二电容杠杆结构600L(2)，参见例如图6C至图6F。
根据各个方面，第一电容杠杆结构600L(1)可设置在第一场效应晶体管结构600T(1)的栅极606上方，例如，在形成在第一场效应晶体管结构600T(1)的栅极606上方的介电层600d中的第一凹槽中。根据各个方面，第二电容杠杆结构600L(2)可设置在第二场效应晶体管结构600T(2)的栅极606上方，例如，在形成在第二场效应晶体管结构600T(2)的栅极606上方的介电层600d中的第二凹槽中。
根据各个方面，第一电容存储器结构600M(1)和第二电容存储器结构600M(2)可分别设置在存储器结构区域600r(1)、600r(2)中，参见例如图6D。第一电容存储器结构600M(1)可设置在第一电容杠杆结构600L(1)和第二电容杠杆结构600L(2)之间。第一电容存储器结构600M(1)形成在其中的第一存储器结构区域600r(1)设置在与第一存储器单元600(1)相关联的第一杠杆结构区域600g(1)和与第二存储器单元600(1)相关联的第二杠杆结构区域600g(2)之间。说明性地，第一电容存储器结构600M(1)形成在第一电容杠杆结构600L(1)和第二电容杠杆结构600L(2)之间。第二电容存储器结构600M(2)形成在其中的第二存储器结构区域600r(2)设置在与第二存储器单元600(2)相关联的第二杠杆结构区域600g(2)和与又一存储器单元相关联的又一杠杆结构区域600g(3)之间，参见例如图6D。说明性地，第二电容存储器结构600M(2)形成在第二电容杠杆结构600L(2)和又一电容杠杆结构600L(3)之间。
应当注意，存储器单元布置600的一些部件可以是第三存储器单元的一部分；这样的部件可以标记为(3)。应当理解，存储器单元布置可包括多个的两个或三个存储器单元，例如，数百个存储器单元或更多。
根据各个方面，每个场效应晶体管结构600T(1，2，3)具有与其相关联的栅极606(1，2，3)，参见例如图6B。相应的栅极606(1，2，3)可限定对应的电容杠杆结构600L(1，2，3)形成的位置。每个电容杠杆结构600L(1，2，3)可以直接形成在对应的栅极606(1，2，3)上方，例如，与对应的栅极606(1，2，3)直接物理接触。每个电容杠杆结构600L(1，2，3)可以形成在对应的凹槽中，直接位于对应的栅极606(1，2，3)上方，例如，与对应的栅极606(1，2，3)直接物理接触。为了实现区域有效布局，可形成相应的电容存储器结构600M(1，2，3)，使得电容存储器结构600M(1，2，3)中的一个设置在两个邻近的电容杠杆结构600L(1，2，3)之间。此外，为了实现区域有效布局，可形成相应的电容杠杆结构600L(1，2，3)，使得电容杠杆结构600L(1，2，3)中的一个设置在两个邻近的电容存储器结构600M(1，2，3)之间。请注意，存储器单元布置600中的每个存储器单元600(1，2，3)可包括(可由以下结构形成)电容杠杆结构600L(1，2，3)中的对应的一个电容杠杆结构、电容存储器结构600M(1，2，3)中的对应的一个电容存储器结构以及场效应晶体管结构600T(1，2，3)中的对应的一个场效应晶体管结构。
根据各个方面，每个场效应晶体管结构600T(1，2，3)可包括源极区域602s、漏极区域602d以及从源极区域602s延伸到漏极区域602d的沟道区域602c。栅极结构可与沟道区域602c相邻设置，以控制其一个或多个电气特性(例如，导电性)(参见例如图1)。存储器单元布置600中的存储器单元600(1，2，3)的控制(例如，寻址、写入、读取，作为示例)可如本文参考图1至图5所描述的那样执行。相应的场效应晶体管结构600T(1，2，3)的栅极结构可包括栅极绝缘604和栅极电极(606)。栅极绝缘604可包括一个或多个栅极绝缘层，并且栅极电极可包括一个或多个电极层。
根据各个方面，电容杠杆结构600L(1，2，3)中的每一个可由介电层600d横向包围。电容杠杆结构600L(1，2，3)可形成为沟槽电容器结构，如图6C至图6F所说明的。沟槽(也称为凹槽)可由介电层600d提供。介电层600d可以设置在比相应的场效应晶体管结构600T(1，2，3)的栅极606的高度更高的高度处。
根据各个方面，第一场效应晶体管结构600T(1)的源极区域602s和第二场效应晶体管结构600T(2)的漏极区域602d可以彼此导电连接。
根据各个方面，存储器单元布置600可包括在半导体衬底602上方或在半导体衬底602中的至少一种方式的扩散(例如，源极/漏极扩散602di)。扩散可被配置为使第一场效应晶体管结构600T(1)的源极区域602s和第二场效应晶体管结构600T(2)的漏极区域602d彼此导电连接。以这种方式，存储器单元布置的NAND配置可被有效地提供。
根据各个方面，相应的存储器结构区域600r(1，2)可以设置在对应的扩散上方(例如，在对应于场效应晶体管结构600T(1，2)的相应的源极/漏极扩散602di上方)。根据各个方面，相应的存储器结构区域600r(1，2)可关于沿竖直方向的投影与对应的扩散(例如，在对应于场效应晶体管结构600T(1，2)的相应的源极/漏极扩散602di上方)重叠。在附图中，竖直方向可由Z轴表示，并且横向平面和横向方向可由Y轴和X轴表示。
根据各个方面，电容存储器结构600M(1，2，3)中的每一个可包括底部电极608。此外，电容杠杆结构600L(1，2，3)中的每一个可包括底部电极608。电容杠杆结构600L(1，2，3)的底部电极和对应的电容存储器结构600M(1，2，3)的底部电极608可由单电极层形成。电容杠杆结构600L(1，2，3)的底部电极和对应的电容存储器结构600M(1，2，3)的底部电极608可以彼此导电连接。在一些方面中，电容杠杆结构600L(1，2，3)和对应的电容存储器结构600M(1，2，3)可分享公共电极。
根据各个方面，包括在电容存储器结构600M(1，2，3)和电容杠杆结构600L(1，2，3)中的所有的底部电极608可通过对单电极层进行图案化来形成。单电极层在本文中可称为第一单电极层。在一些方面中，第一单电极层可从存储器结构区域600r(1，2)延伸进入杠杆结构区域600g(1，2)，例如，进入与电容杠杆结构600L(1，2，3)中的一个或多个对应的一个或多个凹槽。
在一些方面中，第一单电极层可从第一存储器结构区域600r(1)延伸进入第一杠杆结构区域600g(1)，例如，进入对应于第一电容杠杆结构600L(1)的凹槽，从而提供与第一电容杠杆结构600L(1)和第一电容存储器结构600M(1)相关联的经连接的底部电极608。在一些方面中，第二单电极层可从第二存储器结构区域600r(2)延伸进入第二杠杆结构区域600g(2)，例如，进入对应于第二电容杠杆结构600L(2)的凹槽，从而提供与第二电容杠杆结构600L(2)和第二电容存储器结构600M(2)相关联的经连接的底部电极608。第一单电极层可与第二单电极层电气分离，以允许对第一存储器单元和第二存储器单元分别单独寻址。第一单电极层可与第二单电极层电气分离，以允许对第一电容存储器结构600M(1)和第二电容存储器结构600M(2)分别单独寻址。第一单电极层可与第二单电极层电气分离，以允许对第一电容杠杆结构600L(1)和第二电容杠杆结构600L(2)分别单独寻址。
根据各个方面，电容存储器结构600M(1，2，3)中的每一个可包括顶部电极612b。根据各个方面，电容杠杆结构600L(1，2，3)中的每一个可包括顶部电极612a。在一些方面中，电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)的所有的顶部电极612b、612a可彼此电气分离，以允许对电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)分别单独寻址。
根据各个方面，存储器单元布置可包括一个或多个功能层610，例如单一功能层，以修改电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)的特性。
根据各个方面，电容存储器结构600M(1，2，3)中的每一个可包括自发极化层610(例如，剩余极化层)。包括在电容存储器结构600M(1，2，3)中的相应的自发极化层610可以是一个或多个功能层610的一部分，例如，单一功能层。
根据各个方面，电容杠杆结构600L(1，2，3)中的每一个可包括介电层，例如，自发极化层、非自发极化层、剩余极化层或非剩余极化层。根据各个方面，由于电容杠杆结构600L(1，2，3)可在介电模式下操作，电容杠杆结构600L(1，2，3)的极化特性可具有较低的优先级。在电容杠杆结构600L(1，2，3)包括剩余极化层的情况下，电容杠杆结构600L(1，2，3)可在电压低于切换电压(也称为编程电压)的情况下操作，使得电容杠杆结构600L(1，2，3)是未剩余极化的。因此，包括在电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)中的功能层部分的各种组合都是可能的。然而，这可能允许所有的层部分610通过沉积单一功能层形成在底部电极608和顶部电极612a、612b之间。
根据各个方面，单一功能层610可被配置(例如，热处理，例如，结晶，作为示例)为使得包括在电容杠杆结构600L(1，2，3)中的功能层部分可包括非剩余极化和/或非自发极化的介电材料、剩余极化的介电材料以及/或者自发极化的介电材料中的至少一种。根据各个方面，单一功能层610可被配置(例如，热处理，例如，结晶，作为示例)为使得包括在电容存储器结构600M(1，2，3)中的功能层部分可包括剩余极化和/或自发极化的介电材料中的至少一种。
根据各个方面，包括在存储器单元布置600中的电极或电极层可包括或可由以下组成：Cu、Au、Ag、W、Al、Ru、Ti、TiN、Ta、TaN、Co、CoN、Nb、NbN、Pd、Pt、Ir、IrO2、RuO2、Poly-Si等。
根据各个方面，存储器单元布置600可包括金属化结构616，参见例如图6E和图6F。金属化结构616可与电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)的顶部电极612a、612b电接触。金属化结构616可包括接触孔616a和金属线616b。金属线616b可以是可用于如上所述的对存储器单元布置600的存储器单元600(1，2，3)进行寻址的相应控制线的一部分。接触孔616a和金属线616b可嵌入在介电材料中。
根据各个方面，电容杠杆结构600L(1，2，3)和电容存储器结构600M(1，2，3)的底部电极608可以是电浮动的，例如，可以不连接到外部寻址节点。
根据各个方面，电容杠杆结构600L(1，2，3)、电容存储器结构600M(1，2，3)和场效应晶体管结构600T(1，2，3)可形成如本文中参考图1所描述的电容分压器。
根据各个方面，包括在存储器单元布置600中的存储器单元600(1，2)可限定单元区域600(也称为占用面积)，其只包括一个场效应晶体管结构、一个电容存储器结构和一个电容杠杆结构，如图6B所示例地示出的。图6B还示出半导体衬底602中的有源区域AA。这可以允许有效形成各种存储器单元布置。然而，在一些方面中，可能需要接触包括在半导体衬底中的扩散中的一个。在其他方面中，可能需要减少包括在存储器单元布置600中的存储器单元的整体占用面积。在下文中，参考可满足这些需求的存储器单元布置700来描述各个方面，参见例如图7A至图7F。应当注意，为简洁起见，存储器单元布置700的部件——例如，如参考图7A至图7F所描述的——以与存储器单元布置600的部件相同或相似的方式配置——例如，如参考图6A-图6F所描述的，用相同的附图标记表示。因此，关于下文所描述的包括在存储器单元布置700的部件中的一个或多个部件，附图标记可参考以上公开。
图7A、图7C和图7E示出根据各个方面的示例存储器单元布置700的示意横截面视图。图7B、图7D和图7F示出根据各个方面的存储器单元布置700的示意示例布局。每个示例布局包括沿剖面线CS1的俯视图和横截面视图。图7A和图7B示出根据各个方面的存储器单元布置700和存储器单元布置布局的第一高度L1，图7C和图7D示出根据各个方面的存储器单元布置700和存储器单元布置布局的第二高度L2，并且图7E和图7F示出根据各个方面的存储器单元布置700和存储器单元布置布局的第三高度L3。
存储器单元布置700可包括多个存储器单元700(1，2，3)。以如上所描述的相同或相似的方式，多个存储器单元700(1，2，3)中的第一存储器单元600(1)可包括：第一场效应晶体管结构600T(1)、耦合至第一场效应晶体管结构600T(1)的栅极606的第一电容存储器结构600M(1)以及耦合至第一场效应晶体管结构600T(1)的栅极606的第一电容杠杆结构600L(1)，并且多个存储器单元700(1，2，3)中的第二存储器单元600(2)可包括：第二场效应晶体管结构600T(2)、耦合至第二场效应晶体管结构600T(2)的栅极606的第二电容存储器结构600M(2)以及耦合至第二场效应晶体管结构600T(2)的栅极606的第二电容杠杆结构600L(2)。
以如上所描述的相同或相似的方式，第一电容杠杆结构600L(1)可设置(例如，直接地)在第一场效应晶体管结构600T(1)的栅极606上方，例如，在形成在第一场效应晶体管结构600T(1)的栅极606上方的介电层600d中的第一凹槽中。以如上所描述的相同或相似的方式，第二电容杠杆结构600L(2)可设置(例如，直接地)在第二场效应晶体管结构600T(2)的栅极606上方，例如，在形成在第二场效应晶体管结构600T(2)的栅极606上方的介电层600d中的第二凹槽中。
然而，与存储器单元布置600的配置相反，存储器单元布置700的第一电容存储器结构600M(1)和第二电容存储器结构600M(2)两者都可设置在第一凹槽和第二凹槽之间的存储器结构区域700r中，参见例如图7D。第一电容存储器结构600M(1)和第二电容存储器结构600M(2)两者都可设置在第一电容杠杆结构600L(1)和第二电容杠杆结构600L(2)之间。第一电容存储器结构600M(1)和第二电容存储器结构600M(2)形成在其中的存储器结构区域700r可设置在与第一存储器单元600(1)相关联的第一杠杆结构区域600g(1)和与第二存储器单元600(1)相关联的第二杠杆结构区域600g(2)之间。
应当注意，存储器单元布置700的一些部件可以是第三存储器单元的一部分；这些部件可以标记为(3)。应当理解，存储器单元布置可包括多于两个或三个的存储器单元，例如，数百个存储器单元或更多。
根据各个方面，存储器单元布置700可包括在半导体衬底602上方或在半导体衬底602中的至少一种方式的扩散(例如，源极/源极扩散702ds)。扩散可被配置为使第一场效应晶体管结构600T(1)的源极区域602s和第二场效应晶体管结构600T(2)的源极区域602d彼此导电连接。以这种方式，存储器单元布置的NOR配置可被有效地提供。根据各个方面，存储器单元布置700可包括在半导体衬底602上方或在半导体衬底602中的至少一种方式的另一扩散(例如，漏极/漏极扩散702dd)。扩散可被配置为使第二场效应晶体管结构600T(2)的漏极区域602s和第三场效应晶体管结构600T(3)的漏极区域彼此导电连接。
根据各个方面，存储器结构区域700r(相邻的存储器单元700(1，2)中的电容存储器结构600M(1，2)两者都设置在其中)可以设置在对应的扩散上方(例如，在对应于场效应晶体管结构600T(1，2)的源极/源极扩散702ds上方)，参见例如图7D。根据各个方面，存储器结构区域700r可关于沿竖直方向的投影与扩散(例如，在对应于场效应晶体管结构600T(1，2)的相应的源极/源极扩散702ds上方)重叠。在附图中，竖直方向可由Z轴表示，并且横向平面和横向方向可由Y轴和X轴表示。
说明性地，存储器单元布置700的两个邻近的存储器单元700(1，2)可分享电容杠杆结构600L(1，2)之间(或相邻的凹槽之间——电容杠杆结构600L(1，2)形成在其中——或场效应晶体管结构600T(1，2)的相邻的栅极606之间)的存储器结构区域700r。因此，双单元区域700a可与存储器单元布置700的这样的一对存储器单元700(1，2)相关联。
在下文中，描述了各种处理过程，其可允许有效(例如，时间高效、材料高效、成本高效)制造如本文所描述的存储器单元布置。应当注意，处理过程中的一个或多个可提供根据各个方面的用于处理存储器单元布置的方法800的多个方面，如在图8中的示意流程图所示出的。
用于处理存储器单元布置的方法800可包括：在810，至少形成(例如，横向地)彼此邻近(例如，彼此相邻)的第一场效应晶体管结构600T(1)和第二场效应晶体管结构600T(2)，第一场效应晶体管结构600T(1)包括第一栅极电极，并且第二场效应晶体管结构600T(2)包括第二栅极电极606；在820，至少在第一场效应晶体管结构600T(1)和第二场效应晶体管结构600T(2)上方形成图案化(例如，介电)层600d，图案化层600d包括电绝缘材料和至少第一凹槽和第二凹槽，第一凹槽暴露第一场效应晶体管结构600T(1)的栅极电极606并且第二凹槽暴露第二场效应晶体管结构600T(2)的栅极电极606；在830，在图案化层600d上方形成第一电极层，其中，第一电极层的第一部分608设置在第一凹槽中并且与第一场效应晶体管结构600T(1)的栅极电极电接触，其中，第一电极层的第二部分608设置在第二凹槽中并且与第二场效应晶体管结构600T(2)的栅极电极电接触，其中，第一电极层的第三部分608设置在图案化层600d上的第一凹槽的外部和第二凹槽的外部并且与第一电极层的第一部分电接触，并且其中，第一电极层的第四部分608设置在图案化层600d上的第一凹槽的外部和第二凹槽的外部并且与第一电极层的第二部分电接触；在840，在图案化层600d上方和第一电极层上方形成功能层610；以及在850，在功能层610上方形成第二电极层，其中，第二电极层的第一部分612a设置在第一凹槽中，其中，第二电极层的第二部分612a设置在第二凹槽中，其中，第二电极层的第三部分612b设置在位于第一电极层的第三部分608上方的功能层610上的第一凹槽的外部和第二凹槽的外部，并且其中，第二电极层的第四部分612b设置在位于第一电极层的第四部分608上方的功能层610上的第一凹槽的外部和第二凹槽的外部，其中，第一电极层的第一部分608、第二电极层的第一部分612a和设置在该两者之间(即，在第一电极层的第一部分和第二电极层的第一部分之间)的功能层610的第一部分形成第一杠杆电容器结构600L(1)(也称为电容杠杆结构)，其中，第一电极层的第二部分608、第二电极层的第二部分612a和设置在该两者之间(即，在第一电极层的第二部分和第二电极层的第二部分之间)的功能层610的第二部分形成第二杠杆电容器结构600L(2)，其中，第一电极层的第三部分608、第二电极层的第三部分612b和设置在该两者之间(即，在第一电极层的第三部分和第二电极层的第三部分之间)的功能层610的第三部分形成与第一杠杆电容器结构600L(1)相关联的第一存储器电容器结构600M(1)(也称为电容存储器结构)，并且其中，第一电极层的第四部分608、第二电极层的第四部分612b和设置在该两者之间(即，在第一电极层的第四部分和第二电极层的第四部分之间)的功能层610的第四部分形成与第二杠杆电容器结构600L(2)相关联的第二存储器电容器结构600M(2)。
根据各个方面，方法或该方法800还可包括：形成金属化结构616，金属化结构616与第二电极层的第一部分612a、第二电极层的第二部分612a、第二电极层的第三部分612b和第二电极层的第四部分612b电接触。
根据各个方面，形成功能层610可包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分。根据各个方面，形成功能层610可包括形成剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分。
根据各个方面，形成功能层610可包括形成剩余极化材料，剩余极化材料形成功能层的第一部分、功能层的第二部分、功能层的第三部分和功能层的第四部分。
根据各个方面，形成功能层610可包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分。根据各个方面，形成功能层610可包括形成层堆叠件，层堆叠件包括一个或多个电荷存储层以及一个或多个自发极化层，其形成功能层的第三部分和功能层的第四部分。
根据各个方面，形成功能层610可包括形成自发极化材料，自发极化材料形成功能层的第一部分和功能层的第二部分。根据各个方面，形成功能层610可包括形成层堆叠件，层堆叠件包括一个或多个电荷存储层以及一个或多个自发极化层，其形成功能层的第三部分和功能层的第四部分。
根据各个方面，形成功能层610可包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分；以及修改介电材料以提供剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分。
根据各个方面，形成功能层610可包括形成剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分；以及修改剩余极化材料以提供介电材料，介电材料形成功能层的第一部分和功能层的第二部分。
根据各个方面，功能层的介电材料可以是非剩余极化的和非自发极化的。根据各个方面，图案化层600d的介电材料可以是非剩余极化的和非自发极化的。
根据各个方面，形成第一电极层可包括：沉积一个或多个导电层；以及对一个或多个导电层进行图案化，以形成与第一电容杠杆结构600L(1)相关联的第一电极层的第一部分608、与第二电容杠杆结构600L(2)相关联的第一电极层的第二部分608、与第一电容存储器结构600M(1)相关联的第一电极层的第三部分608以及与第二电容存储器结构600M(2)相关联的第一电极层的第四部分608。根据各个方面，与第一电容杠杆结构600L(1)相关联的第一电极层的第一部分以及与第一电容存储器结构600M(1)相关联的第一电极层的第三部分是和与第二电容杠杆结构600L(2)相关联的第一电极层的第二部分以及与第二电容存储器结构600M(2)相关联的第一电极层的第四部分电气分离的(例如，不导电连接，例如，不短路，作为示例)。
根据各个方面，第一电极层的第一部分和第一电极层的第二部分中的每一个可具有弯曲的或成角度的形状(例如，U形)。这种形状可通过将第一电极层的一部分沉积到与对应的场效应晶体管结构600T(1，2)相关联的介电层600d中的相应凹槽内来实现。根据各个方面，第一电极层的第三部分和第一电极层的第四部分中的每一个可具有平坦形状(例如，板形)。这种形状可通过不将第一电极层的一部分沉积到介电层600d中的凹槽中的一个内，而是沉积到介电层600d中的平坦表面上来实现。
根据各个方面，本文参考示出平坦的场效应晶体管结构的附图来描述相应的场效应晶体管结构。然而，应当注意，场效应晶体管结构可包括或可以是以下场效应晶体管结构中的至少一种：平坦的场效应晶体管结构；沟渠式场效应晶体管结构；鳍式场效应晶体管结构；纳米片场效应晶体管结构；和/或纳米线场效应晶体管结构。在一些方面中，任何门控装置可用作场效应晶体管结构。
根据各个方面，存储器单元布置600、700的电容存储器结构600M(1，2)可形成为沟道电容器结构。在一些方面中，图案化层600d可包括第三凹槽和第四凹槽；其中，第一电极层的第三部分至少部分地设置在第三凹槽中，并且其中，第一电极层的第四部分至少部分地设置在第四凹槽中。功能层610的对应的部分可至少部分地设置在相应凹槽中。电容存储器结构600M(1，2)的顶部电极可部分地设置在相应凹槽中。
根据各个方面，与第一电容杠杆结构600L(1)相关联的第二电极层的第一部分612a可以和与第一电容存储器结构600M(1)相关联的第二电极层的第三部分612b彼此电气分离(例如，不导电连接，例如，不短路，作为示例)，以允许对第一电容存储器结构600M(1)和第一电容杠杆结构600L(1)单独寻址。根据各个方面，与第二电容杠杆结构600L(2)相关联的第二电极层的第二部分612a可以和与第二电容存储器结构600M(2)相关联的第二电极层的第四部分612b彼此电气分离(例如，不导电连接，例如，不短路，作为示例)，以允许对第二电容存储器结构600M(2)和第二电容杠杆结构600L(2)单独寻址。
根据各个方面，第一电容存储器结构600M(1)和第二电容存储器结构600M(2)可以形成在第一凹槽和第二凹槽之间的存储器结构区域700r中。根据各个方面，第一电容存储器结构600M(1)和第二电容存储器结构600M(2)可以形成在第一电容杠杆结构600L(1)和第二电容杠杆结构600L(2)之间的存储器结构区域700r中。根据各个方面，第一电容存储器结构600M(1)和第二电容存储器结构600M(2)可以形成在第一场效应晶体管结构600T(1)的栅极和第二场效应晶体管结构600T2)的栅极之间的存储器结构区域700r中。
根据各个方面，方法或该方法800还可包括：在第一接触结构区域中形成第一接触结构，第一接触结构电接触第一场效应晶体管结构600T(1)的第一源极/漏极区域，其中，第一凹槽或第二凹槽设置在第一接触结构区域和存储器结构区域700r之间。第一接触结构可以是金属化结构的一部分，参见例如图7F中与金属化结构616的一部分接触的漏极/漏极扩散702dd。
根据各个方面，方法或该方法800还可包括：在第二接触结构区域中形成第二接触结构，第二接触结构电接触第二场效应晶体管结构的第一源极/漏极区域，其中，第二凹槽或第一凹槽设置在第二接触结构区域和存储器结构区域700r之间。
根据各个方面，第一场效应晶体管结构600T(1)的源极/漏极区域602s、602d可以导电连接至第二场效应晶体管结构600T(2)的源极/漏极区域602s、602d。在NOR布置中，例如，第一场效应晶体管结构600T(1)的源极602s可以导电连接至第二场效应晶体管结构600T(2)的源极602s，参见例如图7A至图7F。在NAND布置中，例如，第一场效应晶体管结构600T(1)的源极602s可以导电连接至第二场效应晶体管结构600T(2)的漏极602d，参见例如图6A至图6F。根据各个方面，第一电容存储器结构600M(1)和第二电容存储器结构600M(2)可以分别形成在第一存储器结构区域600r(1)和第二存储器结构区域600r(2)中，参见例如图6D。在一些方面中，第二凹槽(或第一凹槽)可以设置在第一存储器结构600r(1)区域和第二存储器结构区域600r(2)之间。在一些方面中，第二电容杠杆结构600L(2)(或第一电容杠杆结构600L(1))可以设置在第一存储器结构600r(1)区域和第二存储器结构区域600r(2)之间。
在下文中，提供了各种示例，其可包括上文参考存储器单元布置600、存储器单元布置700和方法800所描述的一个或多个方面。可预期，关于存储器布置600、700所描述的方面也可应用于方法800，反之亦然。
示例1是一种存储器单元布置，包括：多个存储器单元；其中，多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至第二场效应晶体管结构的栅极的第二电容存储器结构以及耦合至第二场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容杠杆结构设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中，其中，第二电容杠杆结构设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，第一电容存储器结构和/或第二电容存储器结构设置在第一凹槽和第二凹槽之间的存储器结构区域中。另一示例1是一种存储器单元布置，包括：多个存储器单元；其中，多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至第二场效应晶体管结构的栅极的第二电容存储器结构以及耦合至第二场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容杠杆结构设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中，其中，第二电容杠杆结构设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，第一电容存储器结构和/或第二电容存储器结构设置在第一电容杠杆结构和第二电容杠杆结构之间的存储器结构区域中。
在示例2中，根据示例1的存储器单元布置可选地还可以包括：第一存储器单元和第二存储器单元彼此相邻。
在示例3中，根据示例1或示例2的存储器单元布置可选地还可以包括：第一存储器单元是设置在第一存储器单元行中的一组存储器单元的一部分，并且第二存储器单元是设置在第二存储器单元行中的一组存储器单元的一部分，其中第一存储器单元行平行于第二存储器单元行，并且其中，第一存储器单元行和第二存储器单元行彼此相邻。
在示例4中，根据示例3的存储器单元布置可选地还可以包括：第一存储器单元行形成在包括第一存储器结构区域和第一杠杆结构区域的第一存储器单元区域中，并且第二存储器单元行形成在包括第二存储器结构区域和第二杠杆结构区域的第二存储器单元区域中。第一存储器结构区域可以设置在第一杠杆结构区域和第二杠杆结构区域之间。
在示例5中，根据示例3的存储器单元布置可选地还可以包括：第一存储器单元行和第二存储器单元行形成在包括存储器结构区域、第一杠杆结构区域和第二杠杆结构区域的双存储器单元区域中。存储器结构区域可以设置在第一杠杆结构区域和第二杠杆结构区域之间。
在示例6中，根据示例1至5中任一项的存储器单元布置可选地还可以包括：第一存储器单元中的场效应晶体管结构和第二存储器单元中的场效应晶体管结构各自包括：源极区域；漏极区域；从源极区域延伸到漏极区域的沟道区域，其中，相应栅极邻近沟道区域设置，以控制其一个或多个电气(例如，电导性、电阻性等)特性。
在示例7中，根据示例6的存储器单元布置可选地还可以包括：第一场效应晶体管结构的源极区域和第二场效应晶体管结构的源极区域彼此导电连接。
在示例8中，根据示例6或示例7的存储器单元布置可选地还可以包括：在半导体衬底上方和/或在半导体衬底中的至少一种方式的扩散(也称为扩散区域或扩散面积)，其中，第一场效应晶体管结构的源极区域和第二场效应晶体管结构的源极区域以在半导体衬底上方和/或在半导体衬底中的至少一种方式形成，并且其中，扩散将第一场效应晶体管结构的源极或漏极区域和第二场效应晶体管结构的源极或漏极区域彼此导电连接。
示例9中，根据示例8的存储器单元布置可选地还可以包括：存储器结构区域设置在扩散上方。
在示例10中，根据示例8或示例9的存储器单元布置可选地还可以包括：存储器结构区域关于沿竖直方向的投影与扩散重叠。
在示例11中，根据示例1至10中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括底部电极，并且第一电容杠杆结构包括底部电极，其中，第一电容存储器结构的底部电极和第一电容杠杆结构的底部电极由第一单电极层形成。
在示例12中，根据示例1至11中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括底部电极，并且第一电容杠杆结构包括底部电极，其中，第一电容存储器结构的底部电极和第一电容杠杆结构的底部电极彼此导电连接。
在示例13中，根据示例1至12中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括底部电极，并且第一电容杠杆结构包括底部电极，其中，第一电容存储器结构的底部电极和第一电容杠杆结构的底部电极被配置为公共浮动节点。
在示例14中，根据示例1至13中任一项的存储器单元布置可选地还可以包括：第二电容存储器结构包括底部电极，第二电容杠杆结构包括底部电极，并且第二电容存储器结构的底部电极和第二电容杠杆结构的底部电极由第二单电极层形成。
在示例15中，根据示例1至14中任一项的存储器单元布置可选地还可以包括：第一单电极层从存储器结构区域延伸进入对应于第一电容杠杆结构的凹槽中；并且第二单电极层从存储器结构区域延伸进入对应于第二电容杠杆结构的凹槽中。
在示例16中，根据示例1至15中任一项的存储器单元布置可选地还可以包括：第一单电极层与第二单电极层电气分离，以允许对第一存储器单元和第二存储器单元分别单独寻址。
在示例17中，根据示例1至16中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括顶部电极，第一电容杠杆结构包括顶部电极，并且第一电容存储器结构的顶部电极和第一电容杠杆结构的顶部电极彼此电气分离，以允许对第一电容杠杆结构和第一电容存储器结构分别单独寻址。
在示例18中，根据示例1至17中任一项的存储器单元布置可选地还可以包括：第二电容存储器结构包括顶部电极，第二电容杠杆结构包括顶部电极，并且第二电容存储器结构的顶部电极和第二电容杠杆结构的顶部电极彼此电气分离，以允许对第二电容杠杆结构和第二电容存储器结构分别单独寻址。
在示例19中，根据示例1至18中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括自发极化层；并且第二电容存储器结构包括自发极化层。
在示例20中，根据示例1至18中任一项的存储器单元布置可选地还可以包括：第一电容存储器结构包括剩余极化层；并且第二电容存储器结构包括剩余极化层。
在示例21中，根据示例1至18中任一项的存储器单元布置可选地还可以包括：第一电容杠杆结构包括自发极化层；并且第二电容杠杆结构包括自发极化层。
在示例22中，根据示例1至18中任一项的存储器单元布置可选地还可以包括：第一电容杠杆结构包括剩余极化层；并且第二电容杠杆结构包括剩余极化层。
在示例23中，根据示例1至18中任一项的存储器单元布置可选地还可以包括：第一电容杠杆结构包括非剩余极化的介电层；并且第二电容杠杆结构包括非剩余极化的介电层。
在示例24中，根据示例1至23中任一项的存储器单元布置可选地还可以包括：第一电容杠杆结构包括第一功能层部分；第一电容存储器结构包括第二功能层部分；第二电容杠杆结构包括第三功能层部分；第二电容存储器结构包括第四功能层部分；并且第一功能层部分、第二功能层部分、第三功能层部分和第四功能层部分是单一功能层的部分。
在示例25中，根据示例1至24中任一项的存储器单元布置可选地还可以包括：单一功能层被配置(例如，热处理，例如，结晶，作为示例)成使得第一功能层部分和第三功能层部分各自包括非剩余极化或非自发极化的介电材料、剩余极化的介电材料以及/或者自发极化的介电材料中的至少一种；并且单一功能层被配置(例如，热处理，例如，结晶，作为示例)成使得第二功能层部分和第四功能层部分各自包括剩余极化或自发极化的介电材料中的至少一种。
示例26是一种存储器单元布置，包括：多个存储器单元；其中，多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第二电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容杠杆结构设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中，其中，第二电容杠杆结构设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，第一电容存储器结构或第二电容存储器结构设置在第一凹槽和第二凹槽之间的存储器结构区域中。另一示例26是一种存储器单元布置，包括：多个存储器单元；其中，多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第二电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容杠杆结构设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中，其中，第二电容杠杆结构设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，第一电容存储器结构和/或第二电容存储器结构设置在第一场效应晶体管结构和第二场效应晶体管结构之间的存储器结构区域中。另一示例26是一种存储器单元布置，包括：多个存储器单元；其中，多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至第一场效应晶体管结构的栅极的第二电容存储器结构，以及耦合至第一场效应晶体管结构的栅极的第二电容杠杆结构；其中，第一电容杠杆结构设置在形成在第一场效应晶体管结构的栅极上方的第一凹槽中，其中，第二电容杠杆结构设置在形成在第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，第一电容存储器结构和/或第二电容存储器结构设置在第一电容杠杆结构和第二电容杠杆结构之间的存储器结构区域中。
在示例27中，根据示例26的存储器单元布置可选地还可以包括：第一电容存储器结构和第二电容存储器结构分别形成在第一存储器结构区域和第二存储器结构区域中，其中第一凹槽设置在第一存储器结构区域和第二存储器结构区域之间。
在示例28中，根据示例26或27的存储器单元布置可选地还可以包括：第一场效应晶体管结构的第二源极/漏极区域导电连接至第二场效应晶体管结构的第一源极/漏极区域。
示例29是一种用于处理存储器单元布置的方法，该方法包括：至少形成彼此横向相邻的第一场效应晶体管结构和第二场效应晶体管结构，第一场效应晶体管结构包括第一栅极电极，并且第二场效应晶体管结构包括第二栅极电极；至少在第一场效应晶体管结构和第二场效应晶体管结构上方形成图案化层，图案化层包括电绝缘材料以及至少第一凹槽和第二凹槽，第一凹槽暴露第一栅极电极并且第二凹槽暴露第二栅极电极；在图案化层上方形成第一电极层，其中，第一电极层的第一部分设置在第一凹槽中并且与第一栅极电极电接触，其中，第一电极层的第二部分设置在第二凹槽中并且与第二栅极电极电接触，其中，第一电极层的第三部分设置在图案化层上的第一凹槽的外部和第二凹槽的外部并且与第一电极层的第一部分电接触，并且其中，第一电极层的第四部分设置在图案化层上的第一凹槽的外部和第二凹槽的外部并且与第一电极层的第二部分电接触；在图案化层上方和第一电极层上方形成功能层；以及在功能层上方形成第二电极层，其中，第二电极层的第一部分设置在第一凹槽中，其中，第二电极层的第二部分设置在第二凹槽中，其中，第二电极层的第三部分设置在位于第一电极层的第三部分上方的功能层上的第一凹槽的外部和第二凹槽的外部，并且其中，第二电极层的第四部分设置在位于第一电极层的第四部分上方的功能层上的第一凹槽的外部和第二凹槽的外部，其中，第一电极层的第一部分、第二电极层的第一部分以及设置在两者之间(即，第一电极层的第一部分和第二电极层的第一部分之间)的功能层的第一部分形成第一杠杆电容器结构，其中，第一电极层的第二部分、第二电极层的第二部分以及设置在两者之间(即，第一电极层的第二部分和第二电极层的第二部分之间)的功能层的第二部分形成第二杠杆电容器结构，其中，第一电极层的第三部分、第二电极层的第三部分以及设置在两者之间(即，第一电极层的第三部分和第二电极层的第三部分之间)的功能层的第三部分形成与第一杠杆电容器结构相关联的第一存储器电容器结构，并且其中，第一电极层的第四部分、第二电极层的第四部分以及设置在两者之间(即，第一电极层的第四部分和第二电极层的第四部分之间)的功能层的第四部分形成与第二杠杆电容器结构相关联的第二存储器电容器结构。
在示例30中，根据示例29的方法可选地还可以包括：形成金属化结构，金属化结构与第二电极层的第一部分、第二电极层的第二部分、第二电极层的第三部分和第二电极层的第四部分电接触。
在示例31中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分；并且形成功能层包括形成剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分。
在示例32中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成剩余极化材料，剩余极化材料形成功能层的第一部分、功能层的第二部分、功能层的第三部分和功能层的第四部分。
在示例33中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分；并且形成功能层包括形成层堆叠件，层堆叠件包括一个或多个电荷存储层以及一个或多个自发极化层，层堆叠件形成功能层的第三部分和功能层的第四部分。
在示例34中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成自发极化材料，自发极化材料形成功能层的第一部分和功能层的第二部分；并且形成功能层包括形成层堆叠件，层堆叠件包括一个或多个电荷存储层以及一个或多个自发极化层，层堆叠件形成功能层的第三部分和功能层的第四部分。
在示例35中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成介电材料，介电材料形成功能层的第一部分和功能层的第二部分；以及修改介电材料以提供剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分。
在示例36中，根据示例29或示例30的方法可选地还可以包括：形成功能层包括形成剩余极化材料，剩余极化材料形成功能层的第三部分和功能层的第四部分；以及修改剩余极化材料以提供介电材料，介电材料形成功能层的第一部分和功能层的第二部分。
在示例37中，根据示例31、33、35或36的方法可选地还可以包括：功能层的或由功能层形成的介电材料是非剩余极化的和非自发极化的。
在示例38中，根据示例29至37中任一项的方法可选地还可以包括：形成第一电极层包括：沉积一个或多个导电层；以及对一个或多个导电层进行图案化，以形成第一电极层的第一部分、第一电极层的第二部分、第一电极层的第三部分和第一电极层的第四部分。
在示例39中，根据示例29至38中任一项的方法可选地还可以包括：第一电极层的第一部分和第一电极层的第三部分与第一电极层的第二部分和第一电极层的第四部分电气分离(例如，不导电连接，例如，不短路，作为示例)。
在示例40中，根据示例29至39中任一项的方法可选地还可以包括：第一电极层的第一部分和第一电极层的第二部分中的每一个具有弯曲的或成角度的形状(例如，U形)。
在示例41中，根据示例29至40中任一项的方法可选地还可以包括：第一电极层的第三部分和第一电极层的第四部分中的每一个具有平坦的形状(例如，板形)。
在示例42中，根据示例29至41中任一项的方法可选地还可以包括：第一凹槽和第二凹槽中的每一个具有至少15nm的深度。
在示例43中，根据示例29至42中任一项的方法可选地还可以包括：功能层具有从大约2nm到大约15nm范围的层厚度。
在示例44中，根据示例29至43中任一项的方法可选地还可以包括：场效应晶体管结构是以下场效应晶体管结构中的至少一种：平坦的场效应晶体管结构；沟渠式场效应晶体管结构；鳍式场效应晶体管结构；纳米片场效应晶体管结构；和/或纳米线场效应晶体管结构。
在示例45中，根据示例29至44中任一项的方法可选地还可以包括：图案化层包括第三凹槽和第四凹槽；其中，第一电极层的第三部分至少部分地设置在第三凹槽中，并且其中，第一电极层的第四部分至少部分地设置在第四凹槽中。
在示例46中，根据示例29至45中任一项的方法可选地还可以包括：第二电极层的第一部分与第二电极层的第三部分彼此电气分离(例如，不导电连接，例如，不短路，作为示例)，以允许对第一存储器电容器结构和第一杠杆电容器结构单独寻址；并且第二电极层的第二部分与第二电极层的第四部分彼此电气分离(例如，不导电连接，例如，不短路，作为示例)，以允许对第二存储器电容器结构和第二杠杆电容器结构单独寻址。
在示例47中，根据示例29至46中任一项的方法可选地还可以包括：第一电容存储器结构和第二电容存储器结构形成在第一凹槽和第二凹槽之间的存储器结构区域中。
在示例48中，根据示例29至47中任一项的方法可选地还可以包括：在第一接触结构区域中形成第一接触结构，第一接触结构电接触第一场效应晶体管结构的第一源极/漏极区域，其中第一凹槽或第二凹槽设置在第一接触结构区域和存储器结构区域之间。
在示例49中，根据示例29至48中任一项的方法可选地还可以包括：在第二接触结构区域中形成第二接触结构，第二接触结构电接触第二场效应晶体管结构的第一源极/漏极区域，其中第二凹槽或第一凹槽设置在第二接触结构区域和存储器结构区域之间。
在示例50中，根据示例29至49中任一项的方法可选地还可以包括：第一场效应晶体管结构的第二源极/漏极区域导电连接至第二场效应晶体管结构的第二源极/漏极区域。
在示例51中，根据示例29至50中任一项的方法可选地还可以包括：第一电容存储器结构和第二电容存储器结构分别形成在第一存储器结构区域和第二存储器结构区域中，其中第一凹槽设置在第一存储器结构区域和第二存储器结构区域之间。
在示例52中，根据示例29至51中任一项的方法可选地还可以包括：第一场效应晶体管结构的第二源极/漏极区域导电连接至第二场效应晶体管结构的第一源极/漏极区域。
根据各个方面，存储器单元布置的电容杠杆结构中的每一个的电容(例如，在存储器单元布置中实施的杠杆电容器的电容)可以大于(例如，至少大10％，至少大50％，例如，至少两倍于)存储器单元布置的电容存储器结构中的每一个的电容(例如，在存储器单元布置中实施的存储器电容器的电容)。
应当注意，本文参考存储器单元、存储器单元布置等描述的一个或多个功能因此可以是方法的一部分，例如用于操作存储器单元布置的方法的一部分。反之亦然，本文参考方法(例如参考用于操作存储器单元布置的方法)描述的一个或多个功能可相应地在器件中或器件的一部分中实现，例如在存储器单元、存储器单元布置等中实现。
虽然已经参考本发明的具体方面特定地示出并描述了本发明，但是本领域的技术人员将理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上对其进行各种改变。因此，本发明的范围由所附权利要求指示，并且因此旨在包括落入权利要求的等效含义和范围内的所有变化。

Claims (20)

1.一种存储器单元布置，包括：
多个存储器单元；
其中，所述多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至所述第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至所述第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，所述多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至所述第二场效应晶体管结构的栅极的第二电容存储器结构以及耦合至所述第二场效应晶体管结构的栅极的第二电容杠杆结构；
其中，所述第一电容杠杆结构设置在形成在所述第一场效应晶体管结构的栅极上方的第一凹槽中，其中，所述第二电容杠杆结构设置在形成在所述第二场效应晶体管结构的栅极上方的第二凹槽中，并且其中，所述第一电容存储器结构和所述第二电容存储器结构设置在所述第一电容杠杆结构和所述第二电容杠杆结构之间的存储器结构区域中。
2.根据权利要求1所述的存储器单元布置，
其中，所述第一存储器单元中的场效应晶体管结构和所述第二存储器单元中的场效应晶体管结构各自包括：
源极区域；
漏极区域；
从所述源极区域延伸到所述漏极区域的沟道区域，
其中，相应栅极邻近所述沟道区域设置，以控制其一个或多个电气特性。
3.根据权利要求2所述的存储器单元布置，
其中，所述第一场效应晶体管结构的源极区域和所述第二场效应晶体管结构的源极区域彼此导电连接。
4.根据权利要求3所述的存储器单元布置，还包括：
在半导体衬底上方和/或在半导体衬底中的至少一种方式的源极扩散，其中，所述第一场效应晶体管结构的源极区域和所述第二场效应晶体管结构的源极区域以在所述半导体衬底上方和/或在所述半导体衬底中的至少一种方式形成，并且其中，所述源极扩散将所述第一场效应晶体管结构的源极区域和所述第二场效应晶体管结构的源极区域彼此导电连接。
5.根据权利要求4所述的存储器单元布置，
其中，所述存储器结构区域设置在所述源极扩散上方。
6.根据权利要求1所述的存储器单元布置，
其中，所述第一电容存储器结构包括底部电极，并且
其中，所述第一电容杠杆结构包括底部电极，其中所述第一电容存储器结构的底部电极和所述第一电容杠杆结构的底部电极由第一单电极层形成，和/或其中，所述第一电容存储器结构的底部电极和所述第一电容杠杆结构的底部电极彼此导电连接。
7.根据权利要求6所述的存储器单元布置，
其中，第二电容存储器结构包括底部电极，
其中，所述第二电容杠杆结构包括底部电极，并且
其中，所述第二电容存储器结构的底部电极和所述第二电容杠杆结构的底部电极由第二单电极层形成，和/或其中，所述第二电容存储器结构的底部电极和所述第二电容杠杆结构的底部电极彼此导电连接。
8.根据权利要求7所述的存储器单元布置，
其中，所述第一单电极层从所述存储器结构区域延伸进入对应于所述第一电容杠杆结构的凹槽中；
其中，所述第二单电极层从所述存储器结构区域延伸进入对应于所述第二电容杠杆结构的凹槽中；并且
其中，所述第一单电极层与所述第二单电极层电气分离，以允许对所述第一存储器单元和所述第二存储器单元分别单独寻址。
9.根据权利要求1所述的存储器单元布置，
其中，所述第一电容存储器结构包括顶部电极，
其中，所述第一电容杠杆结构包括顶部电极，并且
其中，所述第一电容存储器结构的顶部电极和所述第一电容杠杆结构的顶部电极彼此电气分离，以允许对所述第一电容杠杆结构和所述第一电容存储器结构分别单独寻址。
10.根据权利要求9所述的存储器单元布置，
其中，所述第二电容存储器结构包括顶部电极，
其中，所述第二电容杠杆结构包括顶部电极，并且
其中，所述第二电容存储器结构的顶部电极和所述第二电容杠杆结构的顶部电极彼此电气分离，以允许对所述第二电容杠杆结构和所述第二电容存储器结构分别单独寻址。
11.根据权利要求1所述的存储器单元布置，
其中，所述第一电容存储器结构包括剩余极化层；并且
其中，所述第二电容存储器结构包括剩余极化层。
12.根据权利要求1所述的存储器单元布置，
其中，所述第一电容杠杆结构包括剩余极化层；并且
其中，所述第二电容杠杆结构包括剩余极化层。
13.根据权利要求1所述的存储器单元布置，
其中，所述第一电容杠杆结构包括非剩余极化的介电层；并且
其中，所述第二电容杠杆结构包括非剩余极化的介电层。
14.根据权利要求1所述的存储器单元布置，
其中，所述第一电容杠杆结构包括第一功能层部分；其中，所述第一电容存储器结构包括第二功能层部分；
其中，所述第二电容杠杆结构包括第三功能层部分；
其中，所述第二电容存储器结构包括第四功能层部分；
其中，所述第一功能层部分、所述第二功能层部分、所述第三功能层部分和所述第四功能层部分是单一功能层的部分。
15.根据权利要求14所述的存储器单元布置，
其中，所述单一功能层配置成使得所述第一功能层部分和所述第三功能层部分各自包括非剩余极化和/或非自发极化的介电材料、剩余极化的介电材料以及/或者自发极化的介电材料中的至少一种；并且
其中，所述单一功能层配置成使得所述第二功能层部分和所述第四功能层部分各自包括剩余极化和/或自发极化的介电材料中的至少一种。
16.一种存储器单元布置，包括：
多个存储器单元；
其中，所述多个存储器单元中的第一存储器单元包括：第一场效应晶体管结构、耦合至所述第一场效应晶体管结构的栅极的第一电容存储器结构以及耦合至所述第一场效应晶体管结构的栅极的第一电容杠杆结构，并且其中，所述多个存储器单元中的第二存储器单元包括：第二场效应晶体管结构、耦合至所述第二场效应晶体管结构的栅极的第二电容存储器结构以及耦合至所述第二场效应晶体管结构的所述栅极的第二电容杠杆结构；
其中，所述第一电容存储器结构和/或所述第二电容存储器结构中的至少一个设置在所述第一电容杠杆结构和所述第二电容杠杆结构之间的存储器结构区域中。
17.根据权利要求16所述的存储器单元布置，
其中所述第一电容存储器结构和所述第二电容存储器结构分别形成在第一存储器结构区域和第二存储器结构区域中，其中所述第二电容杠杆结构设置在所述第一存储器结构区域和所述第二存储器结构区域之间。
18.一种用于处理存储器单元布置的方法，所述方法包括：
至少形成彼此横向相邻的第一场效应晶体管结构和第二场效应晶体管结构，所述第一场效应晶体管结构包括第一栅极电极，并且所述第二场效应晶体管结构包括第二栅极电极；
至少在所述第一场效应晶体管结构和所述第二场效应晶体管结构上方形成图案化层，所述图案化层包括电绝缘材料以及至少第一凹槽和第二凹槽，所述第一凹槽暴露所述第一栅极电极并且所述第二凹槽暴露所述第二栅极电极；
在所述图案化层上方形成第一电极层，其中，所述第一电极层的第一部分设置在所述第一凹槽中并且与所述第一栅极电极电接触，其中，所述第一电极层的第二部分设置在所述第二凹槽中并且与所述第二栅极电极电接触，其中，所述第一电极层的第三部分设置在所述图案化层上的所述第一凹槽的外部和所述第二凹槽的外部并且与所述第一电极层的第一部分电接触，并且其中，所述第一电极层的第四部分设置在所述图案化层上的所述第一凹槽的外部和所述第二凹槽的外部并且与所述第一电极层的第二部分电接触；
在所述图案化层上方和所述第一电极层上方形成功能层；以及
在所述功能层上方形成第二电极层，其中，所述第二电极层的第一部分设置在所述第一凹槽中，其中，所述第二电极层的第二部分设置在所述第二凹槽中，其中，所述第二电极层的第三部分设置在位于所述第一电极层的第三部分上方的所述功能层上的所述第一凹槽的外部和所述第二凹槽的外部，并且其中，所述第二电极层的第四部分设置在位于所述第一电极层的第四部分上方的所述功能层上的所述第一凹槽的外部和所述第二凹槽的外部，
其中，所述第一电极层的第一部分、所述第二电极层的第一部分以及设置在所述第一电极层的第一部分和所述第二电极层的第一部分之间的所述功能层的第一部分形成第一杠杆电容器结构，其中，所述第一电极层的第二部分、所述第二电极层的第二部分以及设置在所述第一电极层的第二部分和所述第二电极层的第二部分之间的所述功能层的第二部分形成第二杠杆电容器结构，其中，所述第一电极层的第三部分、所述第二电极层的第三部分以及设置在所述第一电极层的第三部分和所述第二电极层的第三部分之间的所述功能层的第三部分形成与所述第一杠杆电容器结构相关联的第一存储器电容器结构，并且其中，所述第一电极层的第四部分、所述第二电极层的第四部分以及设置在所述第一电极层的第四部分和所述第二电极层的第四部分之间的所述功能层的第四部分形成与所述第二杠杆电容器结构相关联的第二存储器电容器结构。
19.根据权利要求18所述的方法，还包括：
形成金属化结构，所述金属化结构与所述第二电极层的第一部分、所述第二电极层的第二部分、所述第二电极层的第三部分和所述第二电极层的第四部分电接触。
20.根据权利要求18所述的方法，
其中，形成所述第一电极层包括：
沉积一个或多个导电层；以及
对所述一个或多个导电层进行图案化，以形成所述第一电极层的第一部分、所述第一电极层的第二部分、所述第一电极层的第三部分和所述第一电极层的第四部分。
CN202111267026.9A 2020-10-30 2021-10-28 存储器单元布置及其方法 Active CN114446348B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/085,100 2020-10-30
US17/085,100 US11527551B2 (en) 2020-10-30 2020-10-30 Memory cell arrangements and methods thereof

Publications (2)

Publication Number Publication Date
CN114446348A true CN114446348A (zh) 2022-05-06
CN114446348B CN114446348B (zh) 2024-02-06

Family

ID=81362253

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111267026.9A Active CN114446348B (zh) 2020-10-30 2021-10-28 存储器单元布置及其方法

Country Status (2)

Country Link
US (1) US11527551B2 (zh)
CN (1) CN114446348B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679687B2 (en) * 2017-08-22 2020-06-09 Micron Technology, Inc. Memory cells and arrays of memory cells
US11380695B2 (en) 2020-10-30 2022-07-05 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11335391B1 (en) 2020-10-30 2022-05-17 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1246709A (zh) * 1998-08-28 2000-03-08 半导体理工学研究中心股份有限公司 铁电非易失存储器中的存储器结构及其读出方法
US20020012264A1 (en) * 1999-05-19 2002-01-31 Semiconductor Technology Academic Research Center Ferroelectric non-volatile memory device
CN101252019A (zh) * 2007-02-23 2008-08-27 松下电器产业株式会社 非易失性半导体存储器件
US9786348B1 (en) * 2016-04-11 2017-10-10 Micron Technology, Inc. Dynamic adjustment of memory cell digit line capacitance
CN109155311A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
US20190130956A1 (en) * 2017-10-27 2019-05-02 Ferroelectric Memory Gmbh Memory cell and methods thereof
CN109841629A (zh) * 2017-11-24 2019-06-04 力旺电子股份有限公司 每位多单元的非易失性存储器单元
US20190288116A1 (en) * 2018-03-15 2019-09-19 SK Hynix Inc. Ferroelectric memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523964A (en) * 1994-04-07 1996-06-04 Symetrix Corporation Ferroelectric non-volatile memory unit
US6251720B1 (en) * 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
DE60021041T2 (de) 1999-10-13 2006-05-04 Rohm Co. Ltd. Nichtflüchtiger Speicher und Steuerungsverfahren dafür
JP2002170935A (ja) * 2000-11-30 2002-06-14 Matsushita Electric Ind Co Ltd 強誘電体メモリ
KR100379553B1 (ko) * 2001-01-11 2003-04-10 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
JP2003229541A (ja) * 2002-01-31 2003-08-15 Sony Corp 半導体記憶装置及びその製造方法
US6510073B1 (en) 2002-01-31 2003-01-21 Sharp Laboratories Of America, Inc. Two transistor ferroelectric non-volatile memory
JP4373647B2 (ja) 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
JP2008251763A (ja) 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
KR101057746B1 (ko) 2010-04-12 2011-08-19 매그나칩 반도체 유한회사 비휘발성 메모리 장치 및 그 제조방법
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8848428B2 (en) 2012-07-13 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory architectures having dense layouts
US9257522B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory architectures having dense layouts
US9018624B2 (en) * 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US9384815B2 (en) 2013-10-08 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for preventing leakage currents in memory cells
US11107880B2 (en) 2019-05-10 2021-08-31 Globalfoundries U.S. Inc. Capacitor structure for integrated circuit, and related methods
US11227828B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11289145B2 (en) 2020-01-10 2022-03-29 Ferroelectric Memory Gmbh Memory cell, memory cell arrangement, and methods thereof
US11716862B2 (en) * 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory with dual gated control
US11335391B1 (en) 2020-10-30 2022-05-17 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof
US11380695B2 (en) 2020-10-30 2022-07-05 Ferroelectric Memory Gmbh Memory cell arrangement and method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1246709A (zh) * 1998-08-28 2000-03-08 半导体理工学研究中心股份有限公司 铁电非易失存储器中的存储器结构及其读出方法
US20020012264A1 (en) * 1999-05-19 2002-01-31 Semiconductor Technology Academic Research Center Ferroelectric non-volatile memory device
CN101252019A (zh) * 2007-02-23 2008-08-27 松下电器产业株式会社 非易失性半导体存储器件
US9786348B1 (en) * 2016-04-11 2017-10-10 Micron Technology, Inc. Dynamic adjustment of memory cell digit line capacitance
CN109155311A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
US20190130956A1 (en) * 2017-10-27 2019-05-02 Ferroelectric Memory Gmbh Memory cell and methods thereof
CN109841629A (zh) * 2017-11-24 2019-06-04 力旺电子股份有限公司 每位多单元的非易失性存储器单元
US20190288116A1 (en) * 2018-03-15 2019-09-19 SK Hynix Inc. Ferroelectric memory device

Also Published As

Publication number Publication date
CN114446348B (zh) 2024-02-06
US20220139931A1 (en) 2022-05-05
US11527551B2 (en) 2022-12-13

Similar Documents

Publication Publication Date Title
US11289145B2 (en) Memory cell, memory cell arrangement, and methods thereof
CN114446348B (zh) 存储器单元布置及其方法
US9336858B2 (en) Semiconductor memory device and driving method thereof
Sharma et al. 1T non-volatile memory design using sub-10nm ferroelectric FETs
CN113948114B (zh) 存储器单元布置和操作存储器单元布置的方法
CN112002360A (zh) 铁电存储器和逻辑单元及操作方法
US11335391B1 (en) Memory cell arrangement and method thereof
US11158361B2 (en) Memory cell arrangement and methods thereof
US11380695B2 (en) Memory cell arrangement and method thereof
US11101291B2 (en) Memory cell arrangement and methods thereof
US11189331B1 (en) Memory cell arrangement and methods thereof
US20200357455A1 (en) Memory cell driver, memory cell arrangement, and methods thereof
CN113948115B (zh) 存储器单元布置
TW201314870A (zh) 半導體裝置
CN113948581B (zh) 存储器单元、存储器单元布置及其方法
US11081159B1 (en) Memory cell arrangement and methods thereof
US11195589B1 (en) Memory cell arrangement and methods thereof
US20240032306A1 (en) Memory cells and arrangements thereof
US11393518B1 (en) Memory cell arrangement and methods thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant