CN112002360A - 铁电存储器和逻辑单元及操作方法 - Google Patents

铁电存储器和逻辑单元及操作方法 Download PDF

Info

Publication number
CN112002360A
CN112002360A CN202010381912.3A CN202010381912A CN112002360A CN 112002360 A CN112002360 A CN 112002360A CN 202010381912 A CN202010381912 A CN 202010381912A CN 112002360 A CN112002360 A CN 112002360A
Authority
CN
China
Prior art keywords
voltage
terminal
transistor
memory cell
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010381912.3A
Other languages
English (en)
Inventor
斯特凡·斯列萨策克
米兰·佩希奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Namlab GmbH
Original Assignee
Namlab GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Namlab GmbH filed Critical Namlab GmbH
Publication of CN112002360A publication Critical patent/CN112002360A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/185—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using dielectric elements with variable dielectric constant, e.g. ferro-electric capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means

Abstract

本发明涉及铁电存储器和逻辑单元及操作方法。一个示例提供了存储单元，该存储单元包括：节点；层堆叠，其包括第一电极、连接到节点的第二电极以及设置在第一电极与第二电极之间并具有至少两种极化状态的可极化材料层。第一晶体管包括源极端子、漏极端子和栅极端子，其中栅极端子连接到节点。选择器元件至少包括第一端子和第二端子，其中第二端子连接到节点。

Description

铁电存储器和逻辑单元及操作方法
相关申请的交叉引用
该非临时申请要求2019年5月9日提交的标题为“FERROLECTRIC MEMORY ANDLOGIC CELL AND OPERATION METHOD”的临时申请第62/845,464号的权益，其通过引用并入本文。
技术领域
本公开涉及铁电存储单元、铁电逻辑单元、存储单元中的铁电逻辑以及用于神经形态计算的铁电加权单元。
背景技术
许多电子装置和系统具有在存储器结构中存储和检索信息的能力。在通常用于现代电子装置中的冯诺依曼体系结构中，信息在中央处理单元(CPU)中处理，而信息存储在单独的存储器中。因此，信息必须在CPU与存储器之间传输以进行处理和存储，从而产生所谓的冯诺依曼瓶颈。“存储器中的逻辑”(LiM)和神经形态电路通过使用用于信息处理的非易失性存储器(NVM)元件和直接与处理单元中的存储元件细粒度地实现逻辑电路来减少信息的传输时间，从而解决了冯诺依曼体系结构瓶颈。在这样的概念中已经证明了许多不同的非易失性存储装置，包括闪存、电阻RAM(ReRAM)、磁阻RAM(MRAM)和相变存储器(PCM)。
关于铁电(FE)结构体，非易失性存储器(NVM)元件可以实现为电容器型(例如，铁电随机存取存储器(FeRAM)、铁电隧道结型(FTJ))和晶体管型(例如，铁电场效应晶体管(FeFET))解决方案，其中，信息被存储为结构体内的铁电材料层的某种极化状态。所使用的铁电材料可以是二氧化铪(HfO2)、二氧化锆或两种过渡金属氧化物的固溶体。在纯氧化铪的情况下，可以通过在沉积期间将掺杂剂种类掺入HfO2层中来改善残余极化。
铁电材料旨在部分或完全替代晶体管的栅极氧化物或电容器的介电质。切换是通过经由晶体管栅极与晶体管沟道之间的电压施加电场而引起的。具体地，对于n沟道晶体管，在施加足够高的正电压脉冲之后的铁电切换导致阈值电压向更低或更多负值的偏移，而施加足够高的负电压脉冲导致阈值电压向更高或更多正值的偏移。对于p沟道晶体管，在施加足够高的正电压脉冲之后的铁电切换导致阈值电压向更高的绝对值或更多的负值的偏移，而施加足够高的负电压脉冲导致阈值电压向更低的绝对值或更多的正值的偏移。
通常，由于特定的物理存储机制，基于铪/氧化锆的存储装置在编程操作期间提供快速的感测和编程访问时间以及较低的功耗。此外，由于FeFET、FeRAM和FTJ存储装置所采用的材料已经用作栅极氧化物或DRAM介电材料，因此这些存储装置易于集成到高k金属栅极CMOS技术中。这些优点和其他优点促进了用于嵌入式存储以及用于在诸如存储卡、USB闪存驱动器、移动电话、数码相机、大容量存储装置、MP3播放器、智能手表等装置中采用的独立应用的基于铪/氧化锆的存储装置的日益普及。
图1是根据一个示例的FeFET存储单元的示意图。在FeFET存储单元中，通过感测晶体管的阈值电压来确定铁电层的极化状态。在一个示例中，进一步参考图2a，通过对连接到FeFET的源极端子或漏极端子的位线进行充电或放电，并在一定时间后通过采用合适的感测放大器(SA)感测流过FeFET的电流来感测位线处的电压变化来执行这种感测。电路元件T1表示FeFET装置。在图1所示的示例中，晶体管T1的栅极(g)连接到字线WL，而源极端子(s)和漏极端子(d)分别连接到位线BL和源极线SL。晶体管的体触点(b)连接到p阱PW端子，该p阱PW端子由存储器阵列(未示出)中的许多存储器晶体管共享。感测操作通常确定在特定读取条件下FeFET的阈值电压或导通电流。在读取操作期间保持FeFET的极化状态。因此，它是一个非破坏性的读取操作。
在图2a的示例FeRAM存储单元中。通过在施加电切换脉冲时感测铁电电容器的位移电流来确定铁电层的极化状态。根据这样的示例，这样的感测操作是破坏性的读取操作，因为极化状态必须在读取操作之后被重新写入单元中。
参考图2a，为了感测在切换操作期间由极化反转产生的位移电流，源自铁电电容器C1的极化电荷经由选择器装置T2(例如，CMOS晶体管)传输到位线(BL)。在位线处产生的电压变化由连接到相应的位线的电压感测放大器SA确定。
除了上述1T1C FeFET存储单元之外，在其他示例中，可以向1T1C铁电存储单元添加附加晶体管以形成2T1C铁电存储单元。
美国专利第7,848,131号描述了被配置为防止读取和写入干扰效应的一个示例，其中，附加预充电晶体管TP并联连接到铁电电容器C1(参见图2b)。充电晶体管TP的栅极连接到预充电控制线PCL。预充电晶体管TP用于在T2关断的情况下将形成在选择晶体管T2与铁电电容器C1之间的电节点预充电到一定电势，以防止在阵列读取/写入操作期间影响C1的存储状态的读取或写入干扰效应。
在US 10074422中描述了用于提高信噪比的2T1C铁电存储单元的第二示例。选择晶体管、位线和字线加倍以将C1连接到互补位线，一个用于数据读取信号BL(数据)，并且一个用于参考读取信号BL(参考)，如图2c示意性地描述的。在该配置中，差分读出操作提高信噪比，以提高由差分SA读出的数据的可靠性。
当在存储单元的阵列中布置这样的存储单元时，几个存储单元通常连接到共享BL，并且因此共享一个感测放大器SA。为了在位线处产生足够的电压信号以供SA进行可靠的存储状态检测，存储在每个存储单元电容器中的极化电荷的量必须足够大以在位线处感应足够的读取信号。因此，对于高度缩放的CMOS技术节点(即，具有小于130nm的半节距或具有小于90nm的半节距以及连接到一条位线的典型数目为64、128或256的存储单元)，铁电电容器的3D集成通常是实现所需存储电容器面积而不消耗太多的硅面积所必需的。在一个示例中，当在铁电电容器C1的两个端子上施加电势时，流过铁电电容器C1的漏电流可以取决于铁电电容器的极化状态。例如，当铁电体切换到负极化状态，从而表示擦除逻辑状态“0”时，与当铁电体切换到正极化状态，从而表示编程逻辑状态“1”的情况相比，当向电容器的两个端子施加非零电压时，相对较低的电流将流过电容器，或者反之亦然。漏电流的这种差异尤其对于当低于铁电电容器的矫顽电压的电压被施加到其两个端子时的情况存在。表现出这种电学行为的铁电电容器也通常被称为铁电隧道结(FTJ)。
图13a是总体上示出由两个电极(1305、1330)和隧道势垒(1340)组成的隧道结的导通状态的示意性带图，该隧道势垒(1340)是包括薄介电材料(1320)和铁电材料(1310)的两层堆叠。绘制了两个电极(1305、1330)的费米能级EFM1和EFM2、隧道势垒(1340)的价带EV和导带EB。由于施加在两个电极(1305、1330)之间的电压以及铁电材料层的极化在第一方向上，因此从电极(1330)的导带到电极(1305)的导带的隧穿是可能的。在图13b中示出了这种装置的关断状态。绘制了两个电极(1305、1330)的费米能级EFM1和EFM2、隧道势垒(1340)的价带EV和导带EB。由于在两个电极之间施加相同的电压，但是铁电材料层的极化在第二方向上，因此从电极(1330)的价带到电极(1305)的导带的隧穿是不可能的。
典型的FTJ堆叠的特征要么是非常薄的铁电材料层，这允许足够的隧穿电流。在FTJ的其他配置中，采用复合堆叠，其中，附加的薄介电层用作提供较大读取电流的隧穿势垒，而铁电材料层负责存储极化状态。
通常，FTJ的典型读取电流密度非常低(例如，典型地<1μA/cm2)。因此，需要足够的FTJ面积、BL处的低寄生漏电流和非常灵敏的SA，才能可靠地读取FTJ存储状态。对于FTJ面积在100nm×100nm范围内的烫伤装置，低读取电流可能在<1nA的范围内，该低读取电流是目前阻碍FTJ在较大存储器阵列中应用的最关键问题之一。
与FeRAM和FTJ单元相比，FeFET存储装置的优点是其易于集成到最先进的CMOS工艺中。不需要3D电容器结构来为SA的读取操作提供所需的电流或电荷。由于FeFET装置的内部增益，可以将独立于栅极面积的足够电荷提供给BL，用于由SA感测所存储的极化状态。
由于夹在硅沟道与铁电高k铪/锆氧化物层之间的界面二氧化硅层的退化，因此与FeRAM电容器装置相比，FeFET存储装置具有较低的循环耐久性。这种二氧化硅界面是在制造期间防止高k层与硅沟道之间的化学反应以及在沟道中保持足够的电子迁移率所必需的。在1MV/cm范围内用于铁电层的极化反转的相对高的矫顽场以及二氧化硅界面(对于氮化物界面约为3.8至7)与铁电氧化铪(约为30)之间的关系在极化切换操作期间在界面二氧化硅层中产生10MV/cm范围内的电场峰值。该值接近于界面氧化层的击穿场。因此，FeFET装置的重复切换导致界面二氧化硅层的磨损，这导致电荷俘获效应的增加和可测量存储窗口的减小。
为了结合不具有界面氧化物的铁电金属-绝缘体-金属电容器的高循环耐久性的优点，并因此表现出具有更小单元尺寸的改进的可靠性以及FeFET装置的较低制造复杂性，金属-铁电-金属电容器C1可以直接连接在读取晶体管T3的栅极电极与字线端子WL之间，如图3a示意性示出的。以这种方式，可以实现以与常规FeFET存储单元类似的方式操作的组合FeFET存储单元。在这种情况下，电节点n1是没有直接接地连接的浮动节点。
晶体管T3的栅极电容器与铁电电容器C1之间的电容分压器比将在WL端子与SL端子、PW端子和BL端子之间施加电压时确定节点n1处的电势。例如，对于与T3的栅极电容相比相对较大的电容C1，电压的较小部分将在电容器C1上下降，而对于与T3的栅极电容相比较小的电容C1，电压的较大部分将在电容器C1上下降。C1与晶体管T3的栅极电极之间的电容分压比将确定组合的FeFET存储单元的有效矫顽电压，其中，矫顽电压被定义为必须施加到WL端子以便感应铁电电容器C1的极化反转的电压。
为了执行写入操作，将大于组合FeFET存储单元的有效矫顽电压的正电压施加到组合FeFET存储单元的WL端子(图3b)，而所有其他端子保持接地。以这种方式，铁电电容器C1将切换到向上极化状态。所产生的极化电流将导致节点n1的电势增加。
相对照地，为了执行擦除操作，将小于组合FeFET存储单元的负有效矫顽电压的负电压施加到WL端子，而所有其他端子保持接地(图3b)，或者将其中电压的绝对值大于组合FeFET存储单元的有效负矫顽电压的正电压同时施加到SL端子、BL端子和PW端子而WL端子保持接地。以这种方式，铁电电容器C1将切换到向下极化状态。所产生的极化电流将导致节点n1的电势降低。
为了执行读取操作，将小于组合FeFET存储单元的有效矫顽电压的正电压施加到组合FeFET存储单元的WL端子。另外，在BL端子处施加电压。根据电容器C1的极化电荷和节点n1上的相应电压，T3的栅极端子将经历不同的有效施加栅极电压，并且相应的电流将在SL端子与BL端子之间流动。以这种方式，可以以非破坏性的方式确定铁电电容器C1的极化状态。
然而，由于可能流过晶体管T3的栅极介电质并流过铁电电容器C1的漏电流，节点n1处的电压可能随时间变化。例如，参考图3a，在单元的重复读取操作的情况下，将其中低于组合FeFET的矫顽电压的电压施加到WL端子，铁电电容器C1上所产生的电场可以感应漏电流Ileak，该漏电流Ileak对浮动节点n1充电。结果是T3的有效栅极电势的变化，从而分别在组合存储单元的源极线与位线端子SL和BL之间产生变化的电流流动。这种充电效应最终可能导致所存储的信息的丢失。
此外，即使在存储单元的WL端子与SL/BL/PW端子之间施加的电势为零的情况下，铁电电容器C1的极化状态也可能导致节点n1处的非零电势，该非零电势在晶体管T3的栅极处或铁电电容器C1处感应电场降，该电场降可以感应最终对浮动节点n1充电的漏电流Ileak。
对浮动节点n1充电/放电的这种漏电流可以随时间改变所存储的信息，从而限制存储单元的保持时间。即，在与浮动存储节点相结合的真实装置中出现的不可避免的漏电流可以阻止采用这种组合存储单元用于非易失性数据存储。
发明内容
本公开提供了用于感测具有可极化材料作为存储层的小规模存储元件的极化状态的集成电路的示例。在示例中，通过在存储单元内采用除了选择晶体管之外的读取晶体管来放大要由感测放大器(SA)感测的读取信号来提供仅具有少量切换电荷或小读取电流的小规模电容器或隧道结的极化状态的感测。此外，根据示例，本公开提供了针对由于漏电流而改变存储单元中的所存储的信息的问题的解决方案。
根据本文描述的一个示例实现，集成电路包括存储单元，该存储单元具有电容器、晶体管和适于作为选择器装置的第三电路元件，它们一起形成1T1S1C可极化存储单元。在一个示例中，电容器包括由金属或半导体材料或导电氧化物制成的电极和可极化材料层，并且可以包括附加的介电层。根据本公开的示例，电容器包括可极化材料，该可极化材料可以是铁电材料、反铁电材料和弛豫型铁电材料中的一种。
根据本公开的示例，存储单元包括：电容器，该电容器具有串联连接到晶体管的栅极的可极化材料(可极化电容器)；以及存储单元中的附加电路元件，该附加电路元件使得能够直接控制在可极化电容器的一个端子、晶体管的栅极与第三电路元件之间的连接或节点的电势，其中，第三电路可以包括晶体管、电阻器和二极管中的一个，其使得能够直接控制否则浮动节点(例如，参见图4a的节点n1)的电势。
根据本公开的一个示例，第三电路元件可以是第二晶体管，其具有连接到第一晶体管(例如，参见图4a，T3)的栅极的源极和漏极中的一个，该第一晶体管连接到电容器(节点n1)的一个电极，该电容器包括可极化材料。在示例中，节点n1可以通过控制电路经由第二晶体管供电，使得节点n1的电势在写入操作期间固定，使得存储单元的有效写入电压与由第一晶体管T3的栅极电容和电容器形成的电容分压比，使得有效写入电压仅由电容器的矫顽电压确定。此外，在其他示例中，在读取操作之前，n1的电势可以被设置为预定义值，该值独立于保持时间期间的任何累积漏电流，其中，该保持时间是自上次写入时间以来的时间。在节点n1不会发生由于累积漏电流而引起的数据丢失。
根据本公开的示例，在这样的存储单元中，存储单元的有效矫顽电压独立于可极化电容器与读取晶体管T3的栅极之间的电容分压器。以这种方式，可极化电容器的尺寸可以在更大的范围内变化，以优化针对不同应用的单元设计。根据本发明，增加C1的电容或减小T3的栅极电容将在读取操作期间在C1的极化反转时产生大得多的电压偏移，从而产生大得多的存储单元的存储窗口，而不增加存储单元的有效矫顽电压。
根据本公开的一些示例，包括可极化材料的一个以上的电容器可以连接到节点n1以增加存储器密度而不会降低存储单元的有效矫顽电压。这样的概念允许同时执行包括可极化材料的多个电容器的读取操作，导致被称为“位”的多个所存储的信息的组合读出结果。因此，可以在存储单元内部执行多个所存储的位之间的逻辑操作。
根据本公开的示例，可以通过在施加小于可极化电容器的矫顽电压的读出电压时测量流过可极化电容器(例如，铁电电容器)的极化相关漏电流来执行用于非破坏性读出操作的阻抗匹配。该概念在本文中也称为可极化隧道结(PTJ)。由于节点n1的电容主要由可极化电容器C1和读取晶体管T3的小栅极电容确定(不需要直接连接到n1的任何位线)，因此在读取操作期间可以使用非常小的读取电流来改变节点n1处的电势，而无需切换可极化电容器的极化。此外，源自存储单元的读取晶体管T3的跨导的内部增益可以用于放大读取信号，从而使得通常具有低读取电流密度的非常小的可极化隧道结(PTJ)能够进行快速读取操作。
在本公开的一个示例中，可极化隧道结的可极化电容器的可极化材料是铁电材料，并且隧道结是铁电隧道结(FTJ)。根据一个示例，通过在施加小于铁电电容器的矫顽电压的读出电压时测量流过铁电电容器的极化相关漏电流来执行非破坏性读出操作。在另一示例中，隧道结的可极化材料是反铁电材料或弛豫型材料，并且隧道结是反铁电隧道结(AFTJ)或弛豫型隧道结(RTJ)。
在没有约束的情况下，如本文所述的可极化电容器和可极化隧道结可以用作存储单元或存储元件，而没有如本文所述的晶体管和选择器装置。根据本公开，可极化隧道结电容器包括在可极化材料与隧道结的一个电极之间的共振隧穿势垒。在本公开的另一示例中，隧道结的可极化材料包括反铁电材料或弛豫型材料，并且隧道结包括反铁电隧道结(AFTJ)或弛豫型隧道结(RTJ)。
附图说明
图1是总体上示出已知的FeFET存储单元的示例的示意图。
图2a是总体上示出已知的1T1C FeRAM存储单元的示例的示意图。
图2b是示出已知的2T1C FeRAM存储单元的示例的示意图。
图2c是示出已知的2T1C FeRAM存储单元的另一示例的示意图。
图3a是总体上示出已知的1T1C铁电存储单元的示例的示意图，其中，通过将铁电电容器连接到FET的栅极来实现FeFET。
图3b是示出图3a的1T1C铁电存储单元的操作的示例的电压-时间图。
图4a是总体上示出根据本公开的一个示例的1T1S1C铁电存储单元的示例的示意图，其中，选择器元件被实现为晶体管。
图4b是总体上示出由如图4a所示的多个1T1S1C铁电存储单元构成的存储器阵列的示例的示意图。
图5a是示出图4a的1T1S1C铁电存储单元的操作的示例的电压-时间图。
图5b是示出图4a的1T1S1C铁电存储单元的操作的另一示例的电压-时间图。
图6a是总体上示出根据本发明的一个示例的1T1S1C铁电存储单元的示例的示意图，其中，选择器元件和读取晶体管两者都连接到位线。
图6b是总体上示出根据本公开的一个示例的1T1S1C铁电存储单元的示意图，其中，选择器元件与存储电容器并联连接。
图6c是总体上示出由如图6a或图6b所示的多个1T1S1C铁电存储单元构成的存储器阵列的示例的示意图。
图7是示出图6a的T1S1C铁电存储单元的操作的示例的电压-时间图。
图8a是总体上示出根据本发明的一个示例的1T1S1C铁电存储单元的示例的示意图，其中，选择器元件被实现为电阻器。
图8b是总体上示出由如图8a所示的多个1T1S1C铁电存储单元构成的存储器阵列的示例的示意图。
图9是示出图8a的T1S1C铁电存储单元的操作的示例的电压-时间图。
图10a是总体上示出根据本发明的一个示例的1T2S2C铁电存储单元的示例的示意图，其中，在一个存储单元内实现两个选择器装置和两个存储电容器。
图10b是总体上示出由如图10a所示的多个2T2S2C铁电存储单元构成的存储器阵列的示例的示意图。
图11a是示出图10a的2T2S2C铁电存储单元的操作的示例的电压-时间图。
图11b是示出图10a的2T2S2C铁电存储单元的操作的另一示例的电压-时间图。
图12是总体上示出1T1S1C铁电存储单元的示例的示意图，其中，存储电容器的第二端子连接到固定电势。
图13a是总体上示出包括两个电极(1305、1330)和具有包含薄介电材料(1320)和铁电材料(1310)的两层堆叠的隧道势垒(1340)的隧道结的导通状态的示意性带图。绘制具有两层堆叠(1310、1320)的隧穿势垒(1340)的价带EV和导带EB以及导通状态的两个电极(1305、1330)的费米能级EFM1和EFM2。
图13b是总体上示出包括两个电极(1310、1330)隧道结和具有包括薄介电材料(1320)和铁电材料(1310)的两层堆叠的隧道势垒(1340)的关断状态的示意性带图。绘制了包括双层堆叠(1310、1320)的隧穿势垒(1340)的价带EV和导带EB以及关断状态的两个电极(1305、1330)的费米能级EFM1和EFM2。
图14a是根据本公开的总体上示出包括两个电极(1405、1430)和反铁电材料的隧道势垒(1410)的隧道结的导通状态的示意性带图。绘制包括反铁电材料的隧穿势垒(1410)的价带EV和导带EB以及导通状态的两个电极(1405、1430)的费米能级EFM1和EFM2。
图14b是根据本公开的总体上示出由两个电极(1405、1430)和包括反铁电材料的隧道势垒(1410)组成的隧道结的关断状态的示意性带图。绘制包括反铁电材料的隧穿势垒(1410)的价带EV和导带EB以及关断状态的两个电极(1405、1430)的费米能级EFM1和EFM2。
图15a是根据本公开的总体上示出由两个电极(1505、1530)和包括可极化材料(1510)、两个势垒(1520、1522)和介于两者之间的介电材料(1521)或导体(未示出)的共振隧穿势垒(1540)组成的隧道结的导通状态的示意性带图。绘制包括可极化材料(1510)、两个势垒(1520、1522)和介电材料(1521)的隧穿势垒(1540)的价带EV和导带EB以及导通状态的两个电极(1505、1530)的费米能级EFM1和EFM2。
图15b是根据本公开的总体上示出由两个电极(1505、1530)和包括可极化材料(1510)、两个势垒(1520、1522)和介于两者之间的介电材料(1521)或导体(未示出)的共振隧穿势垒(1540)组成的隧道结的导通状态的示意性带图。绘制包括可极化材料(1510)、两个势垒(1520、1522)和介电材料(1521)的隧穿势垒(1540)的价带EV和导带EB以及关断状态的两个电极(1505、1530)的费米能级EFM1和EFM2。
具体实施方式
如本文所述，可极化存储单元包括：电容器，其具有由金属或半导体材料或导电氧化物制成的电极；以及可极化材料层；晶体管；以及第三电路元件，其适于作为选择器装置，从而形成1T1S1C可极化存储单元。根据本公开，可极化材料层可以是铁电材料、反铁电材料或弛豫型铁电材料。
图4a示意性地描绘了根据本公开的一个示例的铁电存储单元100。存储单元100包括连接在存储单元的板线端子PL与读取晶体管T3的栅极之间的铁电电容器C1，其中，该连接形成电路节点n1。读取晶体管T3的源极端子和漏极端子中的一个端子连接到存储单元的源极线SL端子，而读取晶体管T3的源极端子和漏极端子中的另一端子连接到固定电压参考，例如连接到接地端子，如图4a示意性所示。注意，当本文使用术语源极端子/漏极端子时，如果晶体管T3的第一端子是源极，则晶体管T3的第二端子是漏极，两者都独立于晶体管的栅极，其中，栅极是晶体管的第三端子。同样地，如果晶体管的第一端子是漏极端子，则晶体管T3的第二端子是源极端子，两者都独立于晶体管T3的栅极。这样，晶体管T3的源极端子和漏极端子的连通性可以互换而不损失功能性。
另外，选择晶体管T4的源极端子和漏极端子中的一个端子连接到节点n1，而T4的源极端子和漏极端子中的另一端子连接到存储单元的BL端子。选择晶体管T4的栅极连接到存储单元的字线WL端子。形成1T1S1C存储单元。
在一个示例中，如图4a所示，通过连接多个1T1S1C存储单元100形成存储器阵列110。以这种方式，许多1T1S1C存储单元100连接到字线、位线、源极线和板线。
图5a是示出根据一个示例的布置在存储器阵列110中的1T1S1C铁电存储单元100的操作的电压-时间图。
当通过在WL端子处施加合适的电势来导通选择晶体管T4时，BL经由T4连接到电路节点n1。例如，假设T4是阈值电压为VTH4＝0.5V的NFET装置，通过向WL端子施加比所施加的BL电压正至少T4的阈值电压的电压来导通T4。例如，如果BL电压设置为0V，则合适的WL电压将为1V以导通T4。在另一示例中，如果BL电压设置为1.5V，则合适的WL电压将为2.5V以导通T4。在另一示例中，假设T4是PFET装置，通过向WL端子施加比所施加的BL电压负至少T4的阈值电压的电压来导通T4。
在T4导通之后，通过在存储单元的PL端子与BL端子之间施加正电压差或负电压差来执行C1的铁电极化的反转，其中，在PL与BL之间施加的电势差大于铁电电容器C1的矫顽电压。例如，如果C1的矫顽电压为VCC1＝1V，则在PL与BL之间施加的合适电压幅度将为V＝1.5V。
例如，在与BL相比对PL施加更正的电势的情况下，铁电电容器C1切换到负极化状态，从而表示擦除逻辑状态“0”。相对照地，在与BL相比对PL施加更负的电势的情况下，铁电电容器C1切换到正极化状态，从而表示编程逻辑状态“1”。
对于读取操作，在第一步骤中，节点n1经由选择晶体管T4被预充电到施加到BL端子的特定电势。在一个示例中，对于这样的预充电操作，向WL端子施加合适的电势以导通T4，使得预充电电势从BL传输到节点n1。例如，如果施加到BL的预充电电压为0.5V，而T4的阈值电压为VTH4＝0.5V，则合适的WL电压为1.5V以导通T4。在一定的预充电时间之后，例如通过向WL端子施加另一合适的电压(诸如0V)将T4切换回关断状态。在一个示例中，预充电电势以这样的方式选择，使得读取晶体管T3在低于或高于T3的阈值电压时部分地导通，或者在另一示例中，晶体管T3关断。例如，如果T3的阈值电压为VTH3＝0.3V，则通过将节点n1预充电到0.5V，晶体管T3将导通，并且将以近似线性栅极电压至漏极电流特性在线性区域中操作。在另一示例中，如果T3的阈值电压为VTH3＝0.3V，则通过将节点n1预充电到0V，晶体管T3将被关断，并且将以指数栅极电压至漏极电流特性在亚阈值区域中操作。
在读取操作的第二步骤中，电压脉冲被施加到存储单元的PL端子，同时T4被关断。节点n1处的电势将根据形成在铁电电容器C1与读取晶体管T3的栅极电容之间的电容分压器而变化。在一个示例中，PW处的电压脉冲的幅度以这样的方式选择，使得PL与节点n1之间所产生的电势差超过铁电电容器C1的矫顽电压，使得根据先前所存储的C1的极化状态，感应铁电极化反转。
例如，在先前将C1编程为正极化状态以存储逻辑“1”的情况下，通过向PL端子施加正读取电压，将发生向C1的负极化状态的极化反转。这种极化反转将感应对节点n1充电的极化电流。因此，在向PL施加正电压脉冲之后，与节点n1的预充电值相比，节点n1的电势将停留在相对较高的电势，如图5a中的箭头“I”所示。相对照地，在先前将C1写入负极化状态以存储逻辑“0”的情况下，在向PL施加正读取电压脉冲之后，节点n1的电势将停留在大约预充电值，如图5a中的水平箭头“II”所示。
在一个示例中，当假设C1的电容值和晶体管T3的栅极的电容值相似时，电容分压器比将约为0.5。进一步假设C1的矫顽电压VCC1＝1V、节点n1的预充电电压为0V以及PL的静止电压为0V，则电压脉冲VPW＝2.2V将在节点n1处产生1.1V的电压和在PL与n1之间产生1.1V的电压差，从而超过C1的矫顽电压。本领域技术人员将理解，可以通过改变电容分压器比、n1的预充电电压、PL的脉冲幅度等来调整存储单元的操作条件，使得可以针对例如来自可能连接到SL的感测放大器设计的大量不同应用和边界条件来优化存储单元100的操作。
在一个示例中，在读取操作的第三步骤中，为了感测1T1S1C存储单元的存储状态，漏极电压经由存储单元100的SL端子施加到读取晶体管T3。因此，电流将在SL与接地端子之间流动，该电流取决于在读取操作的两个第一步骤之后n1的电势，因此，该电流取决于先前所存储的铁电电容器C1的极化状态。在一个示例中，可以使用连接到SL(图4a和图4b中未示出)的感测放大器来感测电流流动。例如，在逻辑“1”已被存储为C1的正极化状态的情况下，与逻辑“0”已被存储为C1的负极化状态的情况相比，感测放大器将在SL处感测到相对较大的电流。
在一个示例中，在读取操作之后，铁电电容器C1被擦除到负极化状态。因此，这种读取操作有时也被称为破坏性读出。因此，逻辑数据被写回存储单元中，这可以以与上述写入操作类似的方式执行。
已知当向铁电电容器C1的两个端子施加电势时流过该铁电电容器C1的漏电流可能取决于铁电电容器的极化状态。例如，在铁电电容器切换到负极化状态，从而表示擦除逻辑状态“0”的情况下，与铁电电容器切换到正极化状态，从而表示编程逻辑状态“1”的情况相比，当向电容器的两个端子施加非零电压时，相对较低的漏电流将流过电容器，或者反之亦然。漏电流的这种差异尤其对于当低于铁电电容器的矫顽电压的电压施加到其两个端子时的情况存在。表现出这种电学行为的铁电电容器有时被称为铁电隧道结。
图5b是示出根据另一示例的布置在存储器阵列110中的1T1S1C铁电存储单元100的操作的电压-时间图。
注意，执行写入操作类似于关于图5a的第一示例所描述的写入操作。然而，对于读取操作，在第一步骤中，节点n1经由选择晶体管T4被预充电到施加到BL端子的合适电势。对于预充电操作，向WL端子施加合适的电势以导通T4，使得预充电电势从BL传输到节点n1。在合适的预充电时间之后，例如通过向WL端子施加另一合适的电压(诸如0V)将T4切换回关断状态。在一个示例中，预充电电势以这样的方式选择，使得读取晶体管T3在低于或高于T3的阈值电压时部分地导通，或者在另一示例中，使得晶体管T3关断。
在读取操作的第二步骤中，电压脉冲被施加到存储单元的PL端子，同时T4被关断。因此，节点n1处的电势将根据形成在铁电电容器C1与读取晶体管T3的栅极电容之间的电容分压器而变化。在一个示例中，PW处的电压脉冲的幅度被选择，使得PL与节点n1之间所产生的电势差不超过铁电电容器C1的矫顽电压，使得根据先前所存储的C1的极化状态，漏电流将流过电容器，从而改变节点n1处的电势。
例如，在先前将C1编程为正极化状态以存储逻辑“1”的情况下，通过向PL端子施加正读取电压，将流过相对较大的漏电流。因此，在向PL施加正电压脉冲之后，与预充电值相比，n1的电势将停留在相对较高的电势，如图5b中的箭头“I”所示。相对照地，在先前将C1写入负极化状态以存储逻辑“0”的情况下，在向PL施加正读取电压脉冲之后，n1的电势将停留在大约预充电值，如图5b中的水平箭头“II”所示。
应当理解，PL与n1之间的电势差可以是正的或负的，从而感应流过C1的正的或负的漏电流。因此，根据PL与n1之间的电势差，n1的电势在读取操作期间将增加或减少。还应理解，PL与n1之间的电势差可以通过定义n1处的电势的预充电操作来调节，或者通过在读出操作期间向PL施加相应的电压来调节，或者通过组合这两种测量来调节。
根据一个示例，为了感测1T1S1C存储单元的存储状态，在第三步骤中，漏极电压可以经由存储单元的SL端子施加到读取晶体管T3。以这种方式，电流将在SL与接地端子之间流动，该电流取决于在读取操作的两个第一步骤之后n1的电势，并且因此取决于先前所存储的铁电电容器C1的极化状态。可以例如通过连接到SL的感测放大器来感测电流流动。例如，在逻辑“1”被存储为C1的正极化状态的情况下，与逻辑“0”被存储为C1的负极化状态的情况相比，感测放大器可以在SL处感测到相对较大的电流。
在一个示例中，为了防止未选择单元中的写入操作，未选择单元的WL电势保持在使得选择晶体管T4在编程阶段期间被关断的电压。以这种方式，BL处的任何编程脉冲将不会影响n1的电势，并且因此不会引起C1的极化反转。此外，PL处的编程脉冲或擦除脉冲将引起n1处的电势的变化，该电势由在C1与T3的栅极电容之间形成的电容分压器确定。通过这种电容分压器的适当设计，可以确保C1上的电势降低于铁电电容器C1的矫顽电压。以这种方式，BL处的编程脉冲将不会影响n1的电势，并且因此不会引起C1的极化反转。
应当理解，提供图5a和图5b中所示的电压-时间图仅用于说明性目的，以说明示例性铁电存储单元的操作原理的示例。
还应当理解，可以向存储器阵列中的WL、BL、SL或PL施加附加的控制信号，以改善编程或读取条件并减轻读取或写入干扰效应。例如，连接到一个BL的每个无源存储单元的n1的电势可以被预充电到使得每个无源单元的T3在读取操作期间被关断的电势。以这种方式，防止了经由无源单元流向SL的不期望的漏电流，该漏电流会使SA的信噪比恶化。
还应当理解，铁电电容器C1的极化状态可以切换到中间极化状态，其中，铁电材料的第一部分可以极化为正极化状态，铁电材料的第二部分可以极化为负极化状态，并且铁电材料的第三部分可以是非极化的。以这种方式，根据正极性、负极性或非极化材料的关系，可以将多种不同的极化水平编程到铁电电容器C1中。以这种方式，可以将两个以上的逻辑值存储到铁电电容器C1中。在铁电存储单元的读出操作期间，这种中间极化状态可以表示为节点n1处的中间电压电平或者表示为中间源极线读取电流电平ISL。
图6a示意性地示出了根据本公开的一个示例的铁电1T1S1C存储单元200。根据这样的示例，读取晶体管T3的第一源极/漏极端子连接到BL。图6b示意性示出了根据本公开的另一示例的铁电1T1S1C存储单元200。根据这样的示例，选择晶体管T4的第二源极/漏极端子连接到PL。在图6a和图6b的配置中，可以省略SL，从而降低存储器阵列的布线复杂性。
图6c总体上示出了通过连接多个1T1S1C存储单元200而形成的存储器阵列210。以这种方式，许多1T1S1C存储单元200可以连接到字线、位线和板线。
根据示例，以类似于存储器阵列110的第一示例中所述的方式来实现图6a的1T1S1C存储单元的用于设置C1的极化状态的读取和写入操作。然而，为了确保在编程操作期间没有大电流从BL流过读取晶体管T3，在一个示例中，BL电压被选择使得读取晶体管T3的源极端子与漏极端子之间所产生的电压接近于零。
图7是示出布置在存储器阵列210中的1T1S1C铁电存储单元200的操作的示例的电压-时间图。
在一个示例中，通过将具有负幅度的编程脉冲施加到PW端子而不是将具有正幅度的编程脉冲施加到存储单元200的BL来执行存储单元阵列210中的存储单元200的编程操作。以这种方式，铁电电容器将被编程为正极化状态，从而表示逻辑状态“1”，而BL端子可以例如保持在地电势。
应当理解，连接到T3的第二源极/漏极端子的固定电势可以不同于地电势。另外，编程操作期间的BL电压也可以选择为不同于地电势，同时在编程/擦除操作期间仍然确保低电流流过T3。
在另一示例中，在存储单元阵列210中的存储单元200的编程操作期间，施加到读取晶体管T3的第二源极/漏极端子的固定电势可以被选择为在铁电电容器C1的矫顽电压的范围内。以这种方式，在写入操作期间，BL电压也被设置为类似于C1的矫顽电压的电压。然后通过向存储单元的PL端子施加0V或两倍于C1的矫顽电压来感应C1的负极化状态或正极化状态。以这种方式，通过仅向存储单元的不同端子施加具有正电压极性的脉冲来编程和擦除存储单元。
在本公开的另一示例中，组合的铁电存储单元的选择晶体管T4由可能具有线性或非线性电流-电压特性的双端子选择器装置(诸如二极管、电阻器等)代替，从而形成1T1S1C铁电存储单元。如图8a的示例所示，电阻装置R的第一端子连接到节点n1，并且第二端子例如连接到位线BL。以这种方式，节点n1处的电势将在保持时间期间经由R由BL电势控制，并且可以在读取操作期间预充电。
在示例中，如图8b所示，通过连接多个1T1S1C存储单元300形成存储器阵列310。以这种方式，许多1T1S1C存储单元300可以连接到源极线、位线和板线。
图9是示出布置在存储器阵列310中的1T1S1C铁电存储单元300的操作的示例的电压-时间图。
在写入操作期间，为了切换C1的铁电极化，向PL施加正电势或负电势，使得n1与PL之间的电势差超过铁电电容器的矫顽电压。例如，对于持续时间显著长于RC延迟时间的脉冲(其中，这种RC延迟近似地计算为电阻R和浮动节点Cn1的电容的乘积)，n1处的电势将保持在大约BL电势。对于这样的长脉冲，形成在C1与T3的栅极之间的电容分压器对节点n1处的电势的影响可忽略不计。
例如，如果电容器C1的电容约为100fF，而R的电阻约为1MΩ，则所产生的RC延迟时间将在100ns的范围内。因此，当施加持续时间例如为10μs且脉冲边缘的上升和下降时间例如为1μs的编程脉冲时，节点n1的电势将保持在大约BL电势。
在读取操作期间，为了切换C1的铁电极化，向PL施加正电势或负电势，使得n1与PL之间的电势差超过铁电电容器的矫顽电压。例如，对于持续时间显著短于RC延迟时间的脉冲(其中，这种RC延迟近似地计算为电阻R和浮动节点Cn1的电容的乘积)，n1处的电势将主要由形成在C1与T3的栅极之间的电容分压器确定。对于这样的短脉冲，电阻元件R对节点n1处的电势的影响可忽略不计，并且可以以与以上针对图4a中的存储单元100所描述的类似的方式来执行读取操作。
例如，如果电容器C1的电容约为100fF，而R的电阻约为1MΩ，则所产生的RC延迟时间将在100ns的范围内。因此，当向PL施加持续时间例如为10ns且脉冲边缘的上升和下降时间例如为1ns的读取脉冲时，节点n1的电势将主要由形成在C1与T3的栅极之间的电容分压器确定，因为对于这样短的脉冲时间，经由电阻元件R进行的电荷补偿可忽略不计。
为了防止未选择单元的编程或擦除操作，例如可以经由BL将节点n1处的电势预充电到施加到PL的编程脉冲的幅度的一半或三分之一。以这种方式，将不会达到铁电电容器的矫顽电压，从而防止未选择存储单元的编程或擦除。
应当理解，在本发明的另一实施例中，电阻元件R的第二端子可以例如连接到除了BL之外的端子，诸如WL或SL，其中，该端子可以由控制电路控制。在这种情况下，操作方案必须进行相应地调整。
图10a示意性地示出了根据本公开的另一示例的铁电1T1S2C存储单元400。根据一个这样的示例，两个铁电电容器C1和C2连接到存储单元400的节点n1，使得选择晶体管T4和读取晶体管T3在两个铁电电容器C1与C2之间共享。此外，每个铁电电容器C1和C2连接到相应的板线PL-A和PL-B。
通过以如图10b所示的布置连接多个1T1S2C存储单元来形成存储器阵列410。以这种方式，许多1T1S2C存储单元400将连接到字线、位线和板线。
图11a示出了布置在存储器阵列410中的1T1S2C铁电存储单元400的操作的示例的电压-时间图。
在一个示例中，以类似于存储器阵列210的第二示例所描述的方式来实现1T1S2C存储单元的读取和写入操作。然而，为了仅写入或读取一个铁电电容器的信息，写入/读取信号在时间上仅施加到一个PL，如图11a的示例电压时间图所示。例如当访问图10a中的铁电存储单元400的电容器C1时，在读取/写入操作期间仅使用PL-A，而PL-B保持在静止电势。类似地，当访问图10a中的铁电存储单元400的电容器C2时，在读取/写入操作期间仅使用PL-B，而PL-A保持在静止电势。
应当理解，可以使用两个以上的铁电电容器和两个以上的板线来形成1T1SxC存储单元，其中，x表示铁电电容器的数量。以这种方式，存储单元用于存储2位以上的信息，同时在一个存储单元中仅共享一个选择晶体管T4和一个读取晶体管T3。
在一个示例中，可以以同时读出两个或两个以上电容器的方式来实现具有至少两个铁电电容器的1T1SxC存储单元的读出操作。根据这样的示例，可以执行来自不同电容器的单独存储的位之间的逻辑操作。对于具有两个铁电电容器C1和C2的1T1SxC存储单元，将如下描述1T1S2C存储单元的两个位之间的这种逻辑操作。
在一个示例中，如图11b所示，在第一种情况下，逻辑“0”被写入铁电电容器C1和C2。当同时在两个电容器上执行读出操作时，节点n1处的电势将大致保持在预充电电平V0，其对应于要在BL处感测的低读出电流I0。在第二种情况下，逻辑“1”被写入铁电电容器中的一个，而逻辑“0”被写入第二铁电电容器。当同时在两个电容器上执行读出操作时，节点n1处的电势将增加到中间电平V1，其对应于要在BL处感测的中间读出电流I1。在第三种情况下，逻辑“1”被写入两个铁电电容器。当同时在两个电容器上执行读出操作时，节点n1处的电势将增加到相对高的电平V2，其对应于要在BL处感测的相对高的读出电流I2。以这种方式，BL处的感测电流将取决于先前被写入铁电电容器C1和C2的两个逻辑状态。
在连接到BL的感测放大器以仅认为I2表示逻辑“1”的方式配置的情况下，在被编程为C1与C2的逻辑状态之间执行逻辑与(AND)操作。在连接到BL的感测放大器以仅认为I0表示逻辑“0”的方式配置的另一种情况下，在被编程为C1与C2的逻辑状态之间执行逻辑或(OR)操作。
应当理解，可以基于极化相关漏电流来执行1T1SxC组合铁电存储单元中的两个或两个以上电容器的同时读出操作，如针对1T1S1C组合铁电存储单元所讨论的。在这种情况下，在读出操作期间流过各个铁电电容器的漏电流将在节点n1处累积，并且因此将共同改变节点n1处的电势。以这种方式，可以执行各个铁电电容器中所存储的逻辑状态之间的逻辑操作。
在本公开的另一示例中，铁电电容器C1的第二端子可以连接到固定电势，诸如连接到地电势，如图12示意性所示。在这种配置中，通过导通T4并向BL施加正电压或负电压来执行切换铁电电容器C1的极化状态的写入操作，其中，该电压超过铁电电容器C1的矫顽电压。为了读取电容器C1的极化状态，如上所述，节点n1经由T4和BL被预充电。在关断T4之后，正电压脉冲或负电压脉冲同时施加到SL和BL。以这种方式，节点n1处的电势将由同时施加到SL和BL以及C1与T3的栅极之间的电容分压器的电压脉冲幅度来确定。在一个示例中，电压脉冲的幅度被选择使得n1处的电势超过铁电电容器的矫顽电压，以便根据所存储的逻辑状态感应C1的极化反转。
应当理解，本发明不限于如以上示例所描述的1T1SxC组合铁电存储单元的不同实施和相应的操作方案。注意，不同实施的组合是可能的，并且被理解为本发明的进一步实施方式。
根据本公开，可极化存储单元包括仅具有少量开关电荷或小读取电流的小规模可极化电容器。在本公开的一个示例中，电容器是使用铁电材料作为存储材料的铁电电容器(FeCAP)。在本公开的另一示例中，电容器是使用反铁电材料或弛豫型材料作为存储材料的反铁电电容器(AFeCAP)。对于AFeCAP，反铁电材料或弛豫型材料被夹在电容器中具有不同功函数值的两个电极之间。因此，两个电极之间的功函数值的差引起内置(内部)偏置电场，该偏置电场使反铁电材料或弛豫型材料的捏滞磁滞回线(PHL)移位。以这种方式，P-V磁滞回线的一部分以0V为中心，从而使得AFeCAP能够用作二进制、非易失性存储元件。本文所使用的铁电材料和反铁电材料是指至少部分地处于铁电状态或反铁电状态并且还包括氧和由Hf、Zr和(Hf，Zr)组成的组中的任何一种作为主要成分的材料。
根据本公开，可极化存储单元包括仅具有小读取电流的小规模可极化隧道结电容器。在一个示例中，隧道结电容器的可极化材料是铁电材料，并且隧道结是铁电隧道结(FTJ)。在本公开的另一示例中，隧道结的可极化材料是反铁电材料或弛豫型材料，并且隧道结是反铁电隧道结(AFTJ)或弛豫型隧道结(RTJ)。对于AFTJ或RTJ，反铁电材料或弛豫型材料被夹在电容器中具有不同功函数值的两个电极之间。因此，两个电极之间的功函数值的差引起内置(内部)偏置电场，该偏置电场使反铁电材料或弛豫型材料的捏滞磁滞回线(PHL)移位。以这种方式，P-V磁滞回线的一部分以0V为中心，从而使得器件能够用作二进制、非易失性存储元件。本文所使用的铁电材料和反铁电材料可以是指至少部分地处于铁电状态或反铁电状态并且还包括氧和由Hf、Zr和(Hf，Zr)组成的组中的任何一种作为主要成分的材料。
在一个示例中，隧道结的第一电极是铂(1430)，并且第二电极是TiN(1405)，如图14a所示。根据这样的示例，可极化隧穿势垒的势垒(1410)是2nm反铁电二氧化锆(ZrO2)。在图14a中绘制了包括可极化势垒的隧道结电容器的带图。在导通状态下，电子可以从铂(1430)隧穿到第二电极(1405)。绘制了由反铁电材料组成的隧穿势垒(1410)的价带EV和导带EB以及两个电极(1405、1430)的费米能级EFM1和EFM2。在图13b中绘制了关断状态的带图。由于有效的隧穿势垒厚度太高，因此隧穿是不可能的。
根据本公开，可极化隧道结电容器包括在可极化材料与隧道结的一个电极之间的界面层。界面层是势垒层。在一个示例中，界面层是低k高带隙材料。低k材料在界面层上引起高场降。界面层可以通过调制能量势来进一步防止可极化材料的自发反向切换，以改善装置的保持性。
根据本公开，可极化材料可以包括薄中间层以改善可极化材料的粒度尺寸。
在另一示例中，可极化隧道结电容器包括在可极化材料与一个电极之间的共振隧穿势垒，诸如图15和图15b所示。与可极化层相比，共振隧穿势垒可以更厚。在一个示例中，与可极化层相比，共振隧穿势垒具有较小的厚度。在一个示例中，使隧穿势垒由多个单独的层制成是有利的。在一个示例中，层具有比铁电体kf(即，用于SiHfO铁电体的SiO2)低的k值kba。与铁电体中的场相比，势垒层中的极化感应电场比大约大kf/kba倍。由于共振隧穿二极管中的隧穿概率不仅取决于电场，而且还取决于两侧的状态密度，因此可以以如下方式制造共振隧穿势垒：电流密度首先随着场的增加而增加以用于改善读取，但是当进一步增加用于写入的所施加的场时，电流密度再次减小。
在一个示例中，隧道结的一个电极由TiN或铂制成(1530)，并且第二电极由TiN制成(1505)，如图15a所示。在这样的示例中，隧穿势垒由可极化层和共振隧穿势垒组成。共振隧穿势垒的两个势垒(1520、1522)是0.7nm的二氧化硅，并且在两个势垒材料之间，使用较低的带隙材料，例如HfO或者厚度为
Figure BDA0002482475200000241
至
Figure BDA0002482475200000242
的导电材料(如Ti、TiN)。可极化材料(1510)是7nm厚的铁电Hf。对于导通状态，在图15中绘制了包括共振隧穿势垒的隧道结电容器的带图。绘制了由可极化材料(1510)、两个势垒(1520、1522)和介电材料(1521)组成的隧穿势垒(1540)的价带EV和导带EB以及导通状态的两个电极(1505、1530)的费米能级EFM1和EFM2。代替介电材料(1521)，可以使用导电材料。在导通状态下，电子可以从第一电极(1530)隧穿到第二电极(1505)。由于用于每个势垒的隧穿厚度较小，因此与已知的隧道结电容器(图13a和图13b)相比，隧穿概率以及由此产生的隧道电流更高并且具有改进的可靠性。关断状态的带图如图13b所示。注意，由于有效的势垒厚度太高，并且不存在层(1521)和第一电极(1530)的导带的对准，因此隧穿是不可能的。
在一个示例中，可极化电容器和可极化隧道结电容器的电极可以包括任何一种或多种合适的导电金属，包括但不限于TiN、TaN、TaCN、WCN、Ru、Re、RuO、Pt、Ir、IrO、Ti、TiAlN、TaAlN、W、WN、C、Si、Ge、SiGe和NbCN。电极可以是与一个或多个导电层的组合。
如本文所使用的，术语“铁电材料”和“反铁电材料”是指至少部分地处于铁电状态或反铁电状态并且包括氧和由Hf、Zr和(Hf，Zr)组成的组中的任何一种作为主要成分的材料。在一个示例中，铁电材料可以包括HfO2、ZrO2、与氧结合的Hf和Zr的任何比率(例如，ZrxHf1-xO2，其中，x<1)中的任何一种以及它们的任何组合。另外，如本文所使用的，术语“主要成分”是指每体积含量(例如，晶胞)中任何合适数量的O和Hf、Zr以及(Hf，Zr)中的任何一种或组合，其与以任何合适方式引入铁电材料氧化物层中的其他成分或进一步添加剂相比更高。
在一个示例中，反铁电材料可以是包括ZraXbO2的场诱导铁电类型的层，其中，X是周期表中离子半径小于Zr的元素，并且a>0，b>0。合适的X元素可以是周期表第二族元素的Hf、Si、Al、Ge中的一种，并且a>0，b>0。除了该组合之外，反铁电材料层还可以包括HfaXbO2，其中，X是周期表中离子半径小于Hf的元素，并且a>0，b>0。用于该组合的合适元素可以是周期表第二族(Zr、Si、Al、Ge)内的元素中的一种，其中，a>0，b<0同上。
在另一示例中，反铁电材料可以是由纯ZrO2层组成或者包括基于ZrO2或HfO2的介电材料的场感应铁电类型。在另一示例中，反铁电材料可以是弛豫型铁电材料(例如，BaTiO3或PbMg1/3Nb2/3O3)。在另一示例中，反铁电材料可以是如PbZrO3的反铁电类型材料。
在一个示例中，一个电极与可极化材料之间的界面层由Al2O3、SiO2或其他具有低介电常数和高带隙的介电质组成。
在一个示例中，可以在可极化材料内使用薄中间层或多个薄中间层以减小粒度尺寸，以提高可靠性并减少流过可极化隧道结的电流。使用如本文所述的包括氧和由Hf、Zr和(Hf，Zr)组成的组中的任何一种的主要成分的铁电材料或反铁电材料，薄中间层可以包括La2O5、Sc2O3、SrO或与ZrO2带隙或掺杂的HfO2相当的其他高带隙介电质。
例如可极化电容器、电极层可以经由任何合适的工艺沉积在支撑结构上。可以用于形成导电层的这种形成工艺的一些示例包括原子层沉积(ALD)、金属有机原子层沉积(MOALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)或促进利用如本文先前所述的一种或多种合适的导电材料形成导电层的任何其他合适的沉积技术。导电层可以形成为具有合适的厚度尺寸，例如在约2nm至约5000nm的范围内。在示例性实施例中，导电层的厚度范围可以在约2nm至约500nm的范围内或在约2nm至约50nm的范围内。
在本文所描述的示例中，可以利用原子层沉积(ALD)、金属有机原子层沉积(MOALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、分子束外延(MBE)沉积、溶胶-凝胶或促进形成包括本文所描述的可极化材料(即，氧以及Hf和Zr中的至少一种)的层的任何其他合适的沉积技术中的任何一种来形成可极化材料，其中，每一层的生长可以是单晶或多晶的。可以利用任何合适数量和类型的前体来利用本文所描述的任何沉积技术将诸如Hf和Zr的元素引入层中。介电层和可极化层形成为具有合适的厚度，例如在约2nm至约5000nm的范围内。在一个示例中，两个层的厚度范围可以在约2nm至约500nm的范围内或在约2nm至约50nm的范围内。
尽管本文已经示出和描述了具体实施方式，但是本领域的普通技术人员将理解，在不脱离本申请的范围的情况下，多种可选和/或等效的实施可以代替所示出和描述的具体实施方式。本申请旨在覆盖本文所描述的具体示例的修改或变型。因此，意图是本发明仅受权利要求及其等同物的限制。

Claims (21)

1.一种存储单元，包括：
节点；
层堆叠，包括：
第一电极；
第二电极，连接到所述节点；
可极化材料层，设置在所述第一电极与所述第二电极之间并具有至少两种极化状态；
第一晶体管，具有源极、漏极和栅极端子，所述栅极端子连接到所述节点；以及
选择器元件，至少具有第一端子和第二端子，所述第二端子连接到所述节点。
2.根据权利要求1所述的存储单元，所述层堆叠包括铁电材料。
3.根据权利要求1所述的存储单元，所述层堆叠的所述第一电极连接到板线，并且所述第一晶体管的所述源极和所述漏极中的一个连接到参考电压。
4.根据权利要求3所述的存储单元，所述参考电压包括接地。
5.根据权利要求3所述的存储单元，所述选择器元件包括具有源极、漏极和栅极的第二晶体管，其中，所述第二晶体管的所述源极和所述漏极中的一个表示所述选择器元件的所述第二端子并连接到所述节点，并且所述栅极连接到字线。
6.根据权利要求5所述的存储单元，所述第一晶体管的所述源极和所述漏极中的另一个连接到选择线，并且所述第二晶体管的所述源极和所述漏极中的另一个表示所述选择器元件的所述第一端子并连接到位线。
7.根据权利要求5所述的存储单元，所述第一晶体管的所述源极和所述漏极中的另一个连接到位线，并且所述第二晶体管的所述源极和所述漏极中的另一个表示所述选择器元件的所述第一端子并连接到所述位线。
8.根据权利要求5所述的存储单元，所述第一晶体管的所述源极和所述漏极中的另一个连接到位线，并且所述第二晶体管的所述源极和所述漏极中的另一个表示所述选择器元件的所述第一端子并连接到所述板线。
9.根据权利要求7所述的存储单元，所述层堆叠包括多个层堆叠，并且所述板线包括多个板线，每个层堆叠的第一电极连接到所述节点，并且每个层堆叠的第二电极连接到所述多个板线中的不同的一个板线。
10.根据权利要求3所述的存储单元，所述第一晶体管的所述源极和所述漏极中的另一个连接到选择线，所述选择器元件包括具有电阻的二端元件，所述选择器元件的所述第一端子连接到位线。
11.根据权利要求10所述的存储单元，所述选择器元件包括电阻器。
12.根据权利要求10所述的存储单元，所述选择器元件包括具有非线性电阻的非线性元件。
13.根据权利要求12所述的存储单元，所述选择器元件包括二极管、阈值开关和场辅助开关中的一个。
14.根据权利要求1所述的存储单元，其中：
所述层堆叠的所述第一电极连接到参考电压；
所述第一晶体管的所述源极和所述漏极中的一个连接到选择线，并且所述第一晶体管的所述源极和所述漏极中的另一个连接到位线；并且
所述选择器元件包括具有源极、漏极和栅极的第二晶体管，其中，所述第二晶体管的所述源极和所述漏极中的一个表示所述选择器元件的所述第二端子并连接到所述节点，所述第二晶体管的所述源极和所述漏极中的另一个表示所述选择器元件的所述第一端子并连接到所述位线，并且所述栅极连接到字线。
15.一种操作存储单元的方法，所述存储单元具有：层堆叠，包括第一电极、连接到节点的第二电极、设置在所述第一电极与所述第二电极之间并具有至少两种极化状态的可极化材料层；读取晶体管，具有连接到所述节点的栅极端子；以及选择器元件，具有第一端子和第二端子，其中，所述第二端子连接到所述节点，所述方法包括：
通过在所述层堆叠的所述第一电极与所述节点之间施加电压，使得跨所述层堆叠的所述可极化材料层的电压大于所述层堆叠的可极化材料层的矫顽电压，将所述可极化材料层的极化状态设置为从铁电容量的至少两种极化状态中选择的极化状态。
16.根据权利要求15所述的方法，所述方法还包括：
通过在所述层堆叠的所述第一电极上施加电压脉冲使得由所述层堆叠和读取晶体管栅极电容形成的电容分压器产生的所述节点上的电压表示所述极化状态，来读取所述可极化材料层的极化状态。
17.根据权利要求16所述的方法，所述选择器元件包括选择晶体管，所述选择晶体管具有表示所述第二端子的漏极端子和源极端子中的一个端子、表示所述第一端子并连接到位线的所述漏极端子和所述源极端子中的另一端子以及连接到字线的栅极端子，并且其中，所述读取晶体管的所述漏极端子和所述源极端子中的一个端子连接到参考电压，并且所述读取晶体管的所述漏极端子和所述源极端子中的另一端子连接到选择线，其中，当设置极化状态时在板线与所述位线之间施加电压，包括：
通过向所述字线施加比所述位线上的电压大所述选择晶体管的阈值的电压，导通所述选择晶体管，使得所述节点连接到所述位线；并且
向所述板线施加电压并且向所述位线施加电压，使得跨所述层堆叠的所述可极化材料层的电压大于所述可极化材料层的矫顽电压。
18.根据权利要求17所述的方法，其中，如果所述板线电压的幅度小于所述位线电压的幅度，则所述可极化材料层的所述极化状态被设置为正极化状态，并且如果所述板线电压的幅度大于所述位线电压的幅度，则所述可极化材料层的所述极化状态被设置为负极化状态。
19.根据权利要求17所述的方法，其中，当读取所述极化状态时，在所述板线上施加所述电压脉冲，包括：
在所述字线上施加电压以关断所述选择晶体管；
在所述板线上施加所述电压脉冲，所述电压脉冲的幅度选择为产生超过所述可极化材料层的所述矫顽电压的跨所述可极化材料层的电势差；并且
向感测线施加电压以使电流能够流过所述读取晶体管，所述电流取决于所述节点的电势并指示所述可极化材料层的所述极化状态。
20.根据权利要求16所述的方法，其中，当读取所述极化状态时，在板线上施加所述电压脉冲，包括：
在字线上施加电压以关断所述选择晶体管；
在所述板线上施加所述电压脉冲，所述电压脉冲的幅度选择为产生不超过所述可极化材料层的所述矫顽电压的跨所述可极化材料层的电势差，感应流过所述层堆叠的极化相关电流，所述极化相关电流指示所述可极化材料层的所述极化状态；并且
向感测线施加电压以使电流能够流过所述读取晶体管，所述电流取决于所述节点的电势并指示所述可极化材料层的所述极化状态。
21.根据权利要求16所述的方法，在关断所述选择晶体管之前，所述方法包括通过以下步骤对所述节点预充电：
向字线施加电压以导通所述选择晶体管；并且
在选定的时间段内向位线施加电压。
CN202010381912.3A 2019-05-09 2020-05-08 铁电存储器和逻辑单元及操作方法 Pending CN112002360A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962845464P 2019-05-09 2019-05-09
US62/845,464 2019-05-09
US16/782,441 US11205467B2 (en) 2019-05-09 2020-02-05 Ferroelectric memory and logic cell and operation method
US16/782,441 2020-02-05

Publications (1)

Publication Number Publication Date
CN112002360A true CN112002360A (zh) 2020-11-27

Family

ID=73047230

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010381912.3A Pending CN112002360A (zh) 2019-05-09 2020-05-08 铁电存储器和逻辑单元及操作方法

Country Status (2)

Country Link
US (1) US11205467B2 (zh)
CN (1) CN112002360A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141880A (zh) * 2021-11-02 2022-03-04 北京大学 基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法
WO2022193249A1 (zh) * 2021-03-18 2022-09-22 华为技术有限公司 一种存储器及电子设备
WO2022241796A1 (zh) * 2021-05-21 2022-11-24 华为技术有限公司 铁电存储器及其控制方法、电子设备
WO2023137642A1 (zh) * 2022-01-19 2023-07-27 华为技术有限公司 铁电存储器及其制造方法
WO2023221729A1 (zh) * 2022-05-18 2023-11-23 华为技术有限公司 铁电存储器及其控制装置、提升其耐久性的方法、设备

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US11139310B2 (en) * 2017-12-04 2021-10-05 Sony Semiconductor Solutions Corporation Semiconductor memory device, electronic apparatus, and method of reading data
US11482529B2 (en) 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
DE102021106058A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Speicherzelle und verfahren zum betreiben derselben
US11568912B2 (en) * 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and method of operating the same
US11387254B2 (en) * 2020-10-30 2022-07-12 Ferroelectric Memory Gmbh Memory cell and methods thereof
US20220293766A1 (en) * 2021-03-15 2022-09-15 Cerfe Labs, Inc. Semiconducting Ferroelectric Device
US11527277B1 (en) * 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11868621B2 (en) * 2021-06-22 2024-01-09 Seagate Technology Llc Data storage with multi-level read destructive memory
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
KR20230052647A (ko) * 2021-10-13 2023-04-20 삼성전자주식회사 메모리 소자
CN117054750A (zh) * 2022-05-05 2023-11-14 华为技术有限公司 一种采样装置、相关设备和控制方法
US11741428B1 (en) 2022-12-23 2023-08-29 Kepler Computing Inc. Iterative monetization of process development of non-linear polar material and devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905672A (en) 1997-03-27 1999-05-18 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
US6366489B1 (en) 2000-08-31 2002-04-02 Micron Technology, Inc. Bi-state ferroelectric memory devices, uses and operation
JP3597185B2 (ja) 2002-11-12 2004-12-02 沖電気工業株式会社 強誘電体メモリ
KR20090079035A (ko) 2008-01-16 2009-07-21 삼성전자주식회사 강유전체 메모리 장치
KR20100013645A (ko) * 2008-07-31 2010-02-10 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
CN102257610B (zh) 2008-09-23 2014-05-21 新加坡国立大学 石墨烯存储单元及其制造方法
US7848131B2 (en) 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
WO2016028356A1 (en) 2014-08-19 2016-02-25 Sabic Global Techologies B.V Non-volatile ferroelectric memory cells with multilevel operation
US20160064391A1 (en) * 2014-08-26 2016-03-03 Qualcomm Incorporated Dynamic random access memory cell including a ferroelectric capacitor
US10211312B2 (en) 2015-08-07 2019-02-19 Imec Vzw Ferroelectric memory device and fabrication method thereof
US9697913B1 (en) 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US10074422B1 (en) 2017-06-13 2018-09-11 Cypress Semiconductor Corporation 2T1C ferro-electric random access memory cell
US10600808B2 (en) 2017-09-05 2020-03-24 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
US11355504B2 (en) * 2018-05-31 2022-06-07 Intel Corporation Anti-ferroelectric capacitor memory cell

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022193249A1 (zh) * 2021-03-18 2022-09-22 华为技术有限公司 一种存储器及电子设备
WO2022241796A1 (zh) * 2021-05-21 2022-11-24 华为技术有限公司 铁电存储器及其控制方法、电子设备
CN114141880A (zh) * 2021-11-02 2022-03-04 北京大学 基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法
CN114141880B (zh) * 2021-11-02 2024-04-19 北京大学 基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法
WO2023137642A1 (zh) * 2022-01-19 2023-07-27 华为技术有限公司 铁电存储器及其制造方法
WO2023221729A1 (zh) * 2022-05-18 2023-11-23 华为技术有限公司 铁电存储器及其控制装置、提升其耐久性的方法、设备

Also Published As

Publication number Publication date
US20200357453A1 (en) 2020-11-12
US11205467B2 (en) 2021-12-21

Similar Documents

Publication Publication Date Title
US11205467B2 (en) Ferroelectric memory and logic cell and operation method
US10707220B2 (en) Ferroelectric memory and methods of forming the same
US10043567B2 (en) Multilevel ferroelectric memory cell for an integrated circuit
US10424379B2 (en) Polarization-based configurable logic gate
KR102196658B1 (ko) 반강유전체를 이용한 비휘발성 메모리소자
US7898009B2 (en) Independently-double-gated transistor memory (IDGM)
CN110189777B (zh) 非挥发性铁电存储器件及其驱动方法
JP4052648B2 (ja) 強誘電体ゲート電界効果トランジスタを使用する不揮発性メモリ
US9007823B2 (en) Semiconductor device
JPH11135737A (ja) 電界効果トランジスタ
JP2001102465A (ja) 不揮発性メモリ
CN114446348B (zh) 存储器单元布置及其方法
TW202005001A (zh) 半導體裝置以及其製作方法
US11508756B2 (en) Memory cell arrangement and methods thereof
JP2014071934A (ja) 不揮発性抵抗変化型メモリデバイスおよびその抵抗変化型メモリ構造のバイアス方法
CN114446345A (zh) 存储器单元布置及其方法
CN114446968A (zh) 存储器单元布置及其方法
JP2003068890A (ja) 不揮発性半導体記憶装置および不揮発性メモリ素子
Schroeder et al. Nonvolatile Field-Effect transistors using Ferroelectric-Doped HfO 2 films
KR100732802B1 (ko) 불휘발성 강유전체 메모리 장치
JP2006237776A (ja) 強誘電体コンデンサラッチ回路
Ravsher et al. Adoption of 2T2C ferroelectric memory cells for logic operation
US11393518B1 (en) Memory cell arrangement and methods thereof
US11887690B2 (en) Signal development circuitry layouts in a memory device
KR100756787B1 (ko) 불휘발성 강유전체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination