JPH11135737A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH11135737A JPH11135737A JP10231927A JP23192798A JPH11135737A JP H11135737 A JPH11135737 A JP H11135737A JP 10231927 A JP10231927 A JP 10231927A JP 23192798 A JP23192798 A JP 23192798A JP H11135737 A JPH11135737 A JP H11135737A
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- 230000005669 field effect Effects 0.000 title claims description 24
- 238000007667 floating Methods 0.000 claims abstract description 61
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910020684 PbZr Inorganic materials 0.000 claims description 2
- 230000010287 polarization Effects 0.000 abstract description 14
- 239000012212 insulator Substances 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 28
- 239000003990 capacitor Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004793 poor memory Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
Abstract
(57)【要約】
【課題】 強誘電体の分極を用いて情報を記憶する、新
しい種類のシングルトランジスタ・メモリデバイスを提
供する。 【解決手段】 デバイスは、フローティング・ゲートＦ
ＥＴであり、ゲート５とフローティング・ゲート７との
間に配置された強誘電体と、フローティング・ゲートと
トランジスタ・チャネル３ｃとの間の薄いＳｉＯ2 絶縁
体８の形態が好ましい抵抗とを有している。従来の構造
とは異なり、このデバイスでは、フローティング・ゲー
トが、トランジスタ・チャネルに容量的かつ抵抗的に結
合し、このことが低電圧を用いてデバイスを読出し書込
みすることを可能にする。このデバイスは、１０10回以
上の繰返しサイクルに対し、低電圧かつ高速での動作に
ついて、かなりの利点を与えるというのは、デバイス耐
久性は、酸化物破壊よりもむしろ強誘電体耐性によって
制限されるからである。またデバイスは、ギガビット密
度での集積について、かなりの利点を与える。
しい種類のシングルトランジスタ・メモリデバイスを提
供する。 【解決手段】 デバイスは、フローティング・ゲートＦ
ＥＴであり、ゲート５とフローティング・ゲート７との
間に配置された強誘電体と、フローティング・ゲートと
トランジスタ・チャネル３ｃとの間の薄いＳｉＯ2 絶縁
体８の形態が好ましい抵抗とを有している。従来の構造
とは異なり、このデバイスでは、フローティング・ゲー
トが、トランジスタ・チャネルに容量的かつ抵抗的に結
合し、このことが低電圧を用いてデバイスを読出し書込
みすることを可能にする。このデバイスは、１０10回以
上の繰返しサイクルに対し、低電圧かつ高速での動作に
ついて、かなりの利点を与えるというのは、デバイス耐
久性は、酸化物破壊よりもむしろ強誘電体耐性によって
制限されるからである。またデバイスは、ギガビット密
度での集積について、かなりの利点を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクス、特に、ソースと、ドレインと、ソースとドレ
インとの間のチャネルと、チャネル上のフローティング
・ゲートと、フローティング・ゲート上の強誘電体上の
ゲート電極とを有する電界効果トランジスタ（ＦＥＴ）
に関する。この新規なＦＥＴは、高速高密度コンピュー
タメモリに特定に応用できる。
ロニクス、特に、ソースと、ドレインと、ソースとドレ
インとの間のチャネルと、チャネル上のフローティング
・ゲートと、フローティング・ゲート上の強誘電体上の
ゲート電極とを有する電界効果トランジスタ（ＦＥＴ）
に関する。この新規なＦＥＴは、高速高密度コンピュー
タメモリに特定に応用できる。
【０００２】
【従来の技術】ＦＥＴは、マイクロエレクトロニクスの
分野に用いられるが、主な応用は、データ記憶用のメモ
リセルにある。標準的な工業上のプラクティスによれ
ば、メモリセルは、シリコンのような半導体物質によっ
て、ＦＥＴトランジスタとキャパシタとの組合せにより
現在は形成されている。キャパシタは、例えば、近くの
シリコン内に深くエッチング形成でき、電荷を蓄積する
ことができる。このようなメモリセルは、組合されてＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
およびＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）を形成する場合に、コンピュータ・システムに
おける高速アクセス・データ記憶を支配するが、メモリ
セルは重大な欠点を有する。すなわち、メモリセルは、
電源が取り除かれると、それらのすべての情報を失う。
したがって、低電力応用に不揮発性メモリを作製するこ
とに、非常に興味が持たれている。周知のように、ＦＥ
ＴはまたＥＥＰＲＯＭに用いられている。フラッシュメ
モリおよび他の不揮発性メモリ応用に用いられている。
分野に用いられるが、主な応用は、データ記憶用のメモ
リセルにある。標準的な工業上のプラクティスによれ
ば、メモリセルは、シリコンのような半導体物質によっ
て、ＦＥＴトランジスタとキャパシタとの組合せにより
現在は形成されている。キャパシタは、例えば、近くの
シリコン内に深くエッチング形成でき、電荷を蓄積する
ことができる。このようなメモリセルは、組合されてＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
およびＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）を形成する場合に、コンピュータ・システムに
おける高速アクセス・データ記憶を支配するが、メモリ
セルは重大な欠点を有する。すなわち、メモリセルは、
電源が取り除かれると、それらのすべての情報を失う。
したがって、低電力応用に不揮発性メモリを作製するこ
とに、非常に興味が持たれている。周知のように、ＦＥ
ＴはまたＥＥＰＲＯＭに用いられている。フラッシュメ
モリおよび他の不揮発性メモリ応用に用いられている。
【０００３】
【発明が解決しようとする課題】強誘電体を用いるシン
グルトランジスタ・メモリセルは、１９６０年代に提案
され、１９７０年代の初期以来追求されてきた。強誘電
体は、２つの強誘電体分極状態の固有安定性の故に、不
揮発性情報記憶手段を与える。強誘電体の分極電荷を用
いて、半導体材料の表面導電率を変えることが考えられ
る。実際には、このような強誘電体ＦＥＴは、キャパシ
タまたはフローティング・ゲート上の過剰な電荷を用い
る（メモリセルについて現在の工業標準である）よりも
むしろ、分極方向を用いて情報を記憶する。それらの不
揮発性およびそれらの高速スイッチング速度（＜１ｎ
ｓ）の故に、強誘電体は、将来の世代のＤＲＡＭにとっ
て魅力ある候補となっている。最近、強誘電体メモリ・
トランジスタのいくつかの構造が、提案されている。こ
れらの構造は、低電圧，高速度，高密度（すなわちＤＲ
ＡＭのように）メモリ応用への有効性を制限する重大な
欠点を有している。
グルトランジスタ・メモリセルは、１９６０年代に提案
され、１９７０年代の初期以来追求されてきた。強誘電
体は、２つの強誘電体分極状態の固有安定性の故に、不
揮発性情報記憶手段を与える。強誘電体の分極電荷を用
いて、半導体材料の表面導電率を変えることが考えられ
る。実際には、このような強誘電体ＦＥＴは、キャパシ
タまたはフローティング・ゲート上の過剰な電荷を用い
る（メモリセルについて現在の工業標準である）よりも
むしろ、分極方向を用いて情報を記憶する。それらの不
揮発性およびそれらの高速スイッチング速度（＜１ｎ
ｓ）の故に、強誘電体は、将来の世代のＤＲＡＭにとっ
て魅力ある候補となっている。最近、強誘電体メモリ・
トランジスタのいくつかの構造が、提案されている。こ
れらの構造は、低電圧，高速度，高密度（すなわちＤＲ
ＡＭのように）メモリ応用への有効性を制限する重大な
欠点を有している。
【０００４】図１は、強誘電体メモリ・トランジスタの
動作原理を説明するための図である。デバイス１は、本
質的に、ソース３ｓとドレイン３ｄとの間のＳｉチャネ
ル３ｃ上に設けられた一片の強誘電体２を有するＭＯＳ
ＦＥＴである。強誘電体が一方向４（図１（ａ）におい
て“下方"に示されている）に分極すると、ゲート５に
供給された読出し電圧Ｖgsが、トランジスタ・チャネル
に反転層を生じさせる。電圧バイアスが、ソース−ドレ
イン間に加えられると、トランジスタを電流が流れる。
異なるケースを、図１（ｂ）に示す。このケースでは、
強誘電体は、逆方向６に分極する。強誘電体は、異なる
方向に分極するので、ゲートに供給される同じ読出し電
圧Ｖgsは、チャネル３ｃに導通のための反転層を生じ
ず、したがってわずかな電流しか流れない。このため、
トランジスタのしきい値電圧は、強誘電体分極の方向に
よって制御される。この種のデバイスの魅力的な特徴
は、情報が強誘電体の分極状態で記憶されることであ
り、デバイスから電源が取り除かれても、情報は乱され
ずに保持される。
動作原理を説明するための図である。デバイス１は、本
質的に、ソース３ｓとドレイン３ｄとの間のＳｉチャネ
ル３ｃ上に設けられた一片の強誘電体２を有するＭＯＳ
ＦＥＴである。強誘電体が一方向４（図１（ａ）におい
て“下方"に示されている）に分極すると、ゲート５に
供給された読出し電圧Ｖgsが、トランジスタ・チャネル
に反転層を生じさせる。電圧バイアスが、ソース−ドレ
イン間に加えられると、トランジスタを電流が流れる。
異なるケースを、図１（ｂ）に示す。このケースでは、
強誘電体は、逆方向６に分極する。強誘電体は、異なる
方向に分極するので、ゲートに供給される同じ読出し電
圧Ｖgsは、チャネル３ｃに導通のための反転層を生じ
ず、したがってわずかな電流しか流れない。このため、
トランジスタのしきい値電圧は、強誘電体分極の方向に
よって制御される。この種のデバイスの魅力的な特徴
は、情報が強誘電体の分極状態で記憶されることであ
り、デバイスから電源が取り除かれても、情報は乱され
ずに保持される。
【０００５】この原理を実施する試みは、主に２つの構
造をとっている。第１の構造では、強誘電体は、Ｓｉト
ランジスタ・チャネル上に直接設けられているか（Ｒｏ
ｓｔらによりＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５９，３
６５４，１９９１に、ＳｕｇｕｂｕｃｈｉらによりＪ．
Ａｐｐｌ．Ｐｈｙｓ．４６，２８７７，１９７５に記載
されているように）、あるいはチャネルを覆う誘電体層
上に設けられている（例えば、ＣｈｅｎらによるＡｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．６９，３２７５，１９９６、
およびＴｏｋｕｍｉｔｓｕらによるＩＥＥＥ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ １８，１６
０，１９９７、およびＹｕらによるＡｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．７０，４９０，１９９７、およびＨｉｒ
ａｉらによるＪｐｎ．Ａｐｐｌ．Ｐｈｙｓ．３３，５２
１９，１９９４を参照）。このデバイスの構造は、上部
ゲートとチャネルとの間の強い静電結合を生じる。この
デバイス構造は、いくつかの魅力的な特徴を有している
が、製造が極めて困難である。この製造困難性は、Ｓｉ
チャネルへの強誘電体の拡散、および熱処理中にＳｉ／
強誘電体界面に薄いＳｉＯ2 層を未調整で形成すること
を含んでいる。これらの製造上の問題により生じる問題
の結果、この種のデバイスは、低速のスイッチング速度
を示し（前記Ｔｏｋｕｍｉｔｓｕらによる文献、および
Ｓｕｇｕｂｕｃｈｉらによる文献を参照）、および高動
作電圧を示し（前記Ｃｈｅｎらによる文献、前記Ｔｏｋ
ｕｍｉｔｓｕらによる文献、Ｒｏｓｔらによる文献、Ｓ
ｕｇｕｂｕｃｈｉらによる文献を参照）、および劣った
メモリ保持特性を示している（前記Ｙｕらによる文献、
前記Ｈｉｒａｉらによる文献を参照）。
造をとっている。第１の構造では、強誘電体は、Ｓｉト
ランジスタ・チャネル上に直接設けられているか（Ｒｏ
ｓｔらによりＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５９，３
６５４，１９９１に、ＳｕｇｕｂｕｃｈｉらによりＪ．
Ａｐｐｌ．Ｐｈｙｓ．４６，２８７７，１９７５に記載
されているように）、あるいはチャネルを覆う誘電体層
上に設けられている（例えば、ＣｈｅｎらによるＡｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．６９，３２７５，１９９６、
およびＴｏｋｕｍｉｔｓｕらによるＩＥＥＥ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ １８，１６
０，１９９７、およびＹｕらによるＡｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．７０，４９０，１９９７、およびＨｉｒ
ａｉらによるＪｐｎ．Ａｐｐｌ．Ｐｈｙｓ．３３，５２
１９，１９９４を参照）。このデバイスの構造は、上部
ゲートとチャネルとの間の強い静電結合を生じる。この
デバイス構造は、いくつかの魅力的な特徴を有している
が、製造が極めて困難である。この製造困難性は、Ｓｉ
チャネルへの強誘電体の拡散、および熱処理中にＳｉ／
強誘電体界面に薄いＳｉＯ2 層を未調整で形成すること
を含んでいる。これらの製造上の問題により生じる問題
の結果、この種のデバイスは、低速のスイッチング速度
を示し（前記Ｔｏｋｕｍｉｔｓｕらによる文献、および
Ｓｕｇｕｂｕｃｈｉらによる文献を参照）、および高動
作電圧を示し（前記Ｃｈｅｎらによる文献、前記Ｔｏｋ
ｕｍｉｔｓｕらによる文献、Ｒｏｓｔらによる文献、Ｓ
ｕｇｕｂｕｃｈｉらによる文献を参照）、および劣った
メモリ保持特性を示している（前記Ｙｕらによる文献、
前記Ｈｉｒａｉらによる文献を参照）。
【０００６】図２は、メモリ応用に用いられる強誘電体
ＦＥＴの第２の（より望ましい）構造を示す。これは、
前記Ｃｈｅｎらによる文献、ＩＥＤＭ，６８，１９９５
におけるＮａｋａｍｕｒａらによる文献、米国特許第
５，３６５，０９４号明細書に記載されている。このデ
バイスでは、導電性（例えば金属）フローティング・ゲ
ート７が、強誘電体膜２と下部ゲート絶縁体８（典型的
にＳｉＯ2 である）との間に挿入されている。製造の点
からすれば、このデバイスは魅力的である。というの
は、フローティング・ゲートおよびＳｉＯ2 層によっ
て、強誘電体がＳｉチャネルから分離されているからで
ある。適切なフローティング・ゲート材料（例えば、Ｐ
ｔまたはＩｒ）を用いて、チャネルへの強誘電体の拡散
を防止することができる。
ＦＥＴの第２の（より望ましい）構造を示す。これは、
前記Ｃｈｅｎらによる文献、ＩＥＤＭ，６８，１９９５
におけるＮａｋａｍｕｒａらによる文献、米国特許第
５，３６５，０９４号明細書に記載されている。このデ
バイスでは、導電性（例えば金属）フローティング・ゲ
ート７が、強誘電体膜２と下部ゲート絶縁体８（典型的
にＳｉＯ2 である）との間に挿入されている。製造の点
からすれば、このデバイスは魅力的である。というの
は、フローティング・ゲートおよびＳｉＯ2 層によっ
て、強誘電体がＳｉチャネルから分離されているからで
ある。適切なフローティング・ゲート材料（例えば、Ｐ
ｔまたはＩｒ）を用いて、チャネルへの強誘電体の拡散
を防止することができる。
【０００７】この種の構造の主な欠点は、強誘電体の分
極を変化させるのに高電圧が必要とされることである。
ＳｉＯ2 およびフローティング・ゲート層をゲートスタ
ックに付加することによって、強誘電体は、Ｓｉチャネ
ルに、より一層弱く結合するようになる。ゲートに供給
される一定の電圧に対して、Ｖgsの一部のみが、強誘電
体に供給される（したがって、供給された電圧の一部の
みが、セルの書込みに利用される）。強誘電体は、Ｓｉ
Ｏ2 （誘電率は約３．９）に比べて、典型的に大きな誘
電率（約１００〜５００）を有している。このことは、
強誘電体に適正な電圧を与えるためには、かなり高い電
圧をゲートに加えなければならないことを意味してい
る。一般に、このデバイスに情報を書込むのに必要な電
圧は、読出しに必要な電圧よりもかなり大きい。現在ま
でに形成されたこの種のすべてのデバイスは、５Ｖ以上
の動作電圧を用いているが（Ｃｈｅｎらによる文献、お
よび米国特許第５，３６５，０９４号明細書を参照）、
高密度応用に対しては、最大の動作電圧は、３Ｖ以下で
なければならない。
極を変化させるのに高電圧が必要とされることである。
ＳｉＯ2 およびフローティング・ゲート層をゲートスタ
ックに付加することによって、強誘電体は、Ｓｉチャネ
ルに、より一層弱く結合するようになる。ゲートに供給
される一定の電圧に対して、Ｖgsの一部のみが、強誘電
体に供給される（したがって、供給された電圧の一部の
みが、セルの書込みに利用される）。強誘電体は、Ｓｉ
Ｏ2 （誘電率は約３．９）に比べて、典型的に大きな誘
電率（約１００〜５００）を有している。このことは、
強誘電体に適正な電圧を与えるためには、かなり高い電
圧をゲートに加えなければならないことを意味してい
る。一般に、このデバイスに情報を書込むのに必要な電
圧は、読出しに必要な電圧よりもかなり大きい。現在ま
でに形成されたこの種のすべてのデバイスは、５Ｖ以上
の動作電圧を用いているが（Ｃｈｅｎらによる文献、お
よび米国特許第５，３６５，０９４号明細書を参照）、
高密度応用に対しては、最大の動作電圧は、３Ｖ以下で
なければならない。
【０００８】１つの面白い提案は、ＳｉＯ2 層８の代わ
りに、高誘電率の材料（チタン酸ストロンチウムバリウ
ムのような）を用いて、ゲート・スタック内の２種類の
絶縁体の誘電率を、極めて近づけることである（Ｔｏｋ
ｕｍｉｔｓｕらの文献、および米国特許第５，３６５，
０９４号明細書参照）。このことは、メモリ・デバイス
が、低電圧で動作することを可能にする。しかし、第１
のタイプの強誘電体ＦＥＴ構造に関して前述した問題に
類似の製造上の問題を生じる。しかし、誘電率が極めて
近い誘電体であっても、メモリセルに書込むために全ゲ
ート電圧Ｖgsを用いることは依然として不可能である。
りに、高誘電率の材料（チタン酸ストロンチウムバリウ
ムのような）を用いて、ゲート・スタック内の２種類の
絶縁体の誘電率を、極めて近づけることである（Ｔｏｋ
ｕｍｉｔｓｕらの文献、および米国特許第５，３６５，
０９４号明細書参照）。このことは、メモリ・デバイス
が、低電圧で動作することを可能にする。しかし、第１
のタイプの強誘電体ＦＥＴ構造に関して前述した問題に
類似の製造上の問題を生じる。しかし、誘電率が極めて
近い誘電体であっても、メモリセルに書込むために全ゲ
ート電圧Ｖgsを用いることは依然として不可能である。
【０００９】
【課題を解決するための手段】本発明は、半導体材料で
形成されたソース領域およびドレイン領域と、前記ソー
ス領域とドレイン領域との間に設けられたチャネル領域
と、前記チャネル領域上に設けられた絶縁材料よりなる
絶縁層と、前記絶縁層上に設けられた導電材料よりなる
フローティング・ゲート層と、前記フローティング・ゲ
ート層上に設けられた非導電性強誘電体よりなる層と、
前記強誘電体よりなる層上のゲート電極と、前記ソース
領域，ドレイン領域，チャネル領域の少なくとも１つに
前記フローティング・ゲート層を抵抗性結合する抵抗と
を有する電界効果トランジスタを提供する。
形成されたソース領域およびドレイン領域と、前記ソー
ス領域とドレイン領域との間に設けられたチャネル領域
と、前記チャネル領域上に設けられた絶縁材料よりなる
絶縁層と、前記絶縁層上に設けられた導電材料よりなる
フローティング・ゲート層と、前記フローティング・ゲ
ート層上に設けられた非導電性強誘電体よりなる層と、
前記強誘電体よりなる層上のゲート電極と、前記ソース
領域，ドレイン領域，チャネル領域の少なくとも１つに
前記フローティング・ゲート層を抵抗性結合する抵抗と
を有する電界効果トランジスタを提供する。
【００１０】本発明の好適な態様によれば、前記抵抗
は、前記絶縁層よりなり、前記絶縁層は、前記チャネル
領域と前記フローティング・ゲート層との間に設けられ
た絶縁材料で構成され、抵抗として機能させるには、前
記絶縁層を十分に薄くして、量子力学トンネルバリアと
して作用させ、電子が前記絶縁層をトンネルすることを
許容することによって、電気抵抗を示すようにする。例
えば、前記半導体材料はシリコンとすることができ、前
記絶縁材料は好ましくはＳｉO2 である。
は、前記絶縁層よりなり、前記絶縁層は、前記チャネル
領域と前記フローティング・ゲート層との間に設けられ
た絶縁材料で構成され、抵抗として機能させるには、前
記絶縁層を十分に薄くして、量子力学トンネルバリアと
して作用させ、電子が前記絶縁層をトンネルすることを
許容することによって、電気抵抗を示すようにする。例
えば、前記半導体材料はシリコンとすることができ、前
記絶縁材料は好ましくはＳｉO2 である。
【００１１】前記ゲート電極に電圧が供給されると、前
記ソース領域および前記ドレイン領域は第１の初期電位
にあり、前記フローティング・ゲート層は第２の初期電
位にある。抵抗性結合の故に、フローティング・ゲート
の電位は、ソース／ドレイン領域の電位に近づく。前記
フローティング・ゲート層が、その電位を、前記第２の
初期電位から、前記第１の初期電位と前記第２の初期電
位との間の中間の値に変えるのに要する時間として定義
される“特性時間（ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｔ
ｉｍｅ）"によって測定される必要時間は、抵抗の値に
よって変わり、所望の応用によって決定される。ＦＥＴ
がＥＥＰＲＯＭデバイスとして用いられるならば、前記
時間は約１秒以下でなければならない。
記ソース領域および前記ドレイン領域は第１の初期電位
にあり、前記フローティング・ゲート層は第２の初期電
位にある。抵抗性結合の故に、フローティング・ゲート
の電位は、ソース／ドレイン領域の電位に近づく。前記
フローティング・ゲート層が、その電位を、前記第２の
初期電位から、前記第１の初期電位と前記第２の初期電
位との間の中間の値に変えるのに要する時間として定義
される“特性時間（ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｔ
ｉｍｅ）"によって測定される必要時間は、抵抗の値に
よって変わり、所望の応用によって決定される。ＦＥＴ
がＥＥＰＲＯＭデバイスとして用いられるならば、前記
時間は約１秒以下でなければならない。
【００１２】フラッシュメモリ・デバイスに用いるに
は、特性時間は約１ミリ秒以下であるのが好ましい。
は、特性時間は約１ミリ秒以下であるのが好ましい。
【００１３】ＤＲＡＭメモリ・デバイスに用いるには、
特性時間を約１００ナノ秒以下、望ましくは１０ナノ秒
以下に選ぶのが好ましい。
特性時間を約１００ナノ秒以下、望ましくは１０ナノ秒
以下に選ぶのが好ましい。
【００１４】好ましくは、ＤＲＡＭ応用に対しては、Ｓ
ｉＯ2 よりなる前記絶縁層は、前述した直接量子力学電
子トンネルを可能にするためには、４０Å以下の厚さ、
さらには１５Å以下の厚さを有さなければならない。
ｉＯ2 よりなる前記絶縁層は、前述した直接量子力学電
子トンネルを可能にするためには、４０Å以下の厚さ、
さらには１５Å以下の厚さを有さなければならない。
【００１５】本発明の他の態様によれば、前記トランジ
スタは、前記ソース領域，前記ドレイン領域，前記チャ
ネル領域のうちの少なくとも１つに結合する、形成され
た抵抗を有することができる。好ましくは、前記形成さ
れた抵抗は、ドープト・ポリシリコンよりなる形成され
た抵抗であり、前記ソース領域，前記ドレイン領域，前
記チャネル領域のうちの少なくとも１つに結合される。
スタは、前記ソース領域，前記ドレイン領域，前記チャ
ネル領域のうちの少なくとも１つに結合する、形成され
た抵抗を有することができる。好ましくは、前記形成さ
れた抵抗は、ドープト・ポリシリコンよりなる形成され
た抵抗であり、前記ソース領域，前記ドレイン領域，前
記チャネル領域のうちの少なくとも１つに結合される。
【００１６】前記強誘電体層は、例えばＬｉＮｂＯ3 ，
ＢａＴｉＯ3 ，ＰｂＴｉＯ3 ，Ｂｉ 3 Ｔｉ4 Ｏ12，Ｓｒ
Ｂｉ2 ＴａＯ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 ，Ｐｂ
Ｚｒ x Ｔｉ1-x Ｏ3 を含む、あらゆる利用可能な強誘電
体により構成することができる。
ＢａＴｉＯ3 ，ＰｂＴｉＯ3 ，Ｂｉ 3 Ｔｉ4 Ｏ12，Ｓｒ
Ｂｉ2 ＴａＯ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 ，Ｐｂ
Ｚｒ x Ｔｉ1-x Ｏ3 を含む、あらゆる利用可能な強誘電
体により構成することができる。
【００１７】
【発明の実施の形態】図３は、本発明の強誘電体メモリ
・トランジスタの概略を示している。前述した構造と対
照的に、このデバイスのフローティング・ゲートは、Ｓ
ｉチャネルに容量的かつ抵抗的に結合している。これを
実現する種々の方法を、以下に述べる。以下に説明する
ように、このトランジスタは、高速度かつ低電圧で、読
出しおよび書込み可能である。
・トランジスタの概略を示している。前述した構造と対
照的に、このデバイスのフローティング・ゲートは、Ｓ
ｉチャネルに容量的かつ抵抗的に結合している。これを
実現する種々の方法を、以下に述べる。以下に説明する
ように、このトランジスタは、高速度かつ低電圧で、読
出しおよび書込み可能である。
【００１８】電圧Ｖgsがこのデバイスのゲート５に供給
されると、Ｖgsは最初に、強誘電体キャパシタと酸化物
キャパシタとの間に分割されて、フローティング・ゲー
ト電位ＶFGが、供給された全電圧の一部にまで上昇す
る。
されると、Ｖgsは最初に、強誘電体キャパシタと酸化物
キャパシタとの間に分割されて、フローティング・ゲー
ト電位ＶFGが、供給された全電圧の一部にまで上昇す
る。
【００１９】
【数１】 ＶFG＝（ＣFEＶgs＋ΔＰ）／（ＣFE＋ＣOX）…（１） ここに、ＣFEおよびＣOXは、それぞれ強誘電体キャパシ
タおよび酸化物キャパシタの容量であり、Ｖgsはゲート
に供給された電圧であり、ΔＰは、ゲートに電圧を供給
したときの強誘電体分極の変化である。強誘電体の電圧
は、
タおよび酸化物キャパシタの容量であり、Ｖgsはゲート
に供給された電圧であり、ΔＰは、ゲートに電圧を供給
したときの強誘電体分極の変化である。強誘電体の電圧
は、
【００２０】
【数２】ＶFE＝Ｖgs−ＶFG＝（ＣOXＶgs−ΔＰ）／（Ｃ
FE＋ＣOX） である。フローティング・ゲート７とチャネル３ｃとの
間の抵抗性結合（抵抗Ｒ OXで示される）の故に、フロー
ティング・ゲート電圧は、一定に留まらない。供給電圧
に応じて、抵抗を電荷が流れて、フローティング・ゲー
トの電位を、ソース／ドレインの電位にする。一定の時
間後、全電圧Ｖgsは、強誘電体２を経て低下し、強誘電
体２の分極状態を変えるために用いることができる。従
来のデバイスの構造とは異なり、全ゲート振幅を用い
て、デバイスを書込むことができる。
FE＋ＣOX） である。フローティング・ゲート７とチャネル３ｃとの
間の抵抗性結合（抵抗Ｒ OXで示される）の故に、フロー
ティング・ゲート電圧は、一定に留まらない。供給電圧
に応じて、抵抗を電荷が流れて、フローティング・ゲー
トの電位を、ソース／ドレインの電位にする。一定の時
間後、全電圧Ｖgsは、強誘電体２を経て低下し、強誘電
体２の分極状態を変えるために用いることができる。従
来のデバイスの構造とは異なり、全ゲート振幅を用い
て、デバイスを書込むことができる。
【００２１】フローティング・ゲート電位を変更するに
要する時間は、フローティング・ゲート７と、チャネ
ル，ソース，ドレインの全部との間の結合抵抗、強誘電
体チャネルの容量、強誘電体２の分極状態のような組込
みデバイス特性に依存する。この説明のためには、フロ
ーティング・ゲート電位が変わるのに要する特性時間Ｔ
は、次のように定められる。すなわち、電圧Ｖgsがゲー
ト電極５に供給されると、Ｔは、フローティング・ゲー
ト電位が、その初期値（電圧がゲートに供給された直後
の）から、その初期値とソース／ドレイン電位
（Ｖs/d ）との間の中間に変わるのに要する時間であ
る。
要する時間は、フローティング・ゲート７と、チャネ
ル，ソース，ドレインの全部との間の結合抵抗、強誘電
体チャネルの容量、強誘電体２の分極状態のような組込
みデバイス特性に依存する。この説明のためには、フロ
ーティング・ゲート電位が変わるのに要する特性時間Ｔ
は、次のように定められる。すなわち、電圧Ｖgsがゲー
ト電極５に供給されると、Ｔは、フローティング・ゲー
ト電位が、その初期値（電圧がゲートに供給された直後
の）から、その初期値とソース／ドレイン電位
（Ｖs/d ）との間の中間に変わるのに要する時間であ
る。
【００２２】例えば、以下のシナリオに従って、デバイ
スに情報を書込むことができる。まず、ソース／ドレイ
ン電圧（Ｖs/d ）が零に設定され、次に、３ボルトがゲ
ート電極にＶgsとして供給される。Ｖgsが供給された直
後に、フローティング・ゲート電圧（ＶFG）は、式
（１）によって与えられる最大値（０Ｖと３Ｖとの間）
に上昇する。時間が経過するにつれて、ＶFGはＶs/d ＝
０Ｖに向かって低下する。Ｔは、前述したように、ＶFG
がＶs/d への中間に低下するに要する時間と定義され
る。理解されるように、Ｔについての要件は、デバイス
応用に依存する。ＤＲＡＭ応用については、Ｔを約１０
ナノ秒とし、一般には１００ナノ秒以下とするのが望ま
しい。フラッシュ・メモリについては、Ｔは約１００ナ
ノ秒とし、一般には１ミリ秒以下とすることができる。
他方、ＥＥＰＲＯＭデバイスは、Ｔを約１秒として低速
にすることができ、依然として有用である。
スに情報を書込むことができる。まず、ソース／ドレイ
ン電圧（Ｖs/d ）が零に設定され、次に、３ボルトがゲ
ート電極にＶgsとして供給される。Ｖgsが供給された直
後に、フローティング・ゲート電圧（ＶFG）は、式
（１）によって与えられる最大値（０Ｖと３Ｖとの間）
に上昇する。時間が経過するにつれて、ＶFGはＶs/d ＝
０Ｖに向かって低下する。Ｔは、前述したように、ＶFG
がＶs/d への中間に低下するに要する時間と定義され
る。理解されるように、Ｔについての要件は、デバイス
応用に依存する。ＤＲＡＭ応用については、Ｔを約１０
ナノ秒とし、一般には１００ナノ秒以下とするのが望ま
しい。フラッシュ・メモリについては、Ｔは約１００ナ
ノ秒とし、一般には１ミリ秒以下とすることができる。
他方、ＥＥＰＲＯＭデバイスは、Ｔを約１秒として低速
にすることができ、依然として有用である。
【００２３】本発明に係るセルにおける情報の読出し
を、次のように行うことができる。すなわち、ゲート５
に読出し電圧が供給されると、フローティング・ゲート
の電位ＶFGは、最初は式（１）によって与えられる。式
（１）が示すように、この電位は、強誘電体２の初期分
極状態によって（すなわち、セルに記憶された情報によ
って）異なる。図４に示すように、トランジスタのソー
スおよびドレインが、デバイスの読出しの前に適切にバ
イアスされるならば、トランジスタに電流Ｉd が流れ
る。トランジスタを流れる電流Ｉd の大きさは、フロー
ティング・ゲート電位ＶFGによって主に制御される。前
述したように、フローティング・ゲート７と、ソース３
ｓ／ドレイン３ｄ／チャネル３ｃとの間の抵抗性結合の
故に、フローティング・ゲート電位ＶFGは、特性時間Ｔ
にわたって変化する。フローティング・ゲート電位ＶFG
がＶs/d に近づくと、トランジスタはターンオフする。
図５は、読出しパルス後のフローティング・ゲート電位
の低下を示す。図５に示すように、フローティング・ゲ
ート電位ＶFGが低下するのに要する時間は、強誘電体の
分極状態によって異なる。したがって、メモリセルの状
態は、読出しパルス中に、デバイスにどれだけの電流が
流れるかを測定することによって、読出すことができ
る。
を、次のように行うことができる。すなわち、ゲート５
に読出し電圧が供給されると、フローティング・ゲート
の電位ＶFGは、最初は式（１）によって与えられる。式
（１）が示すように、この電位は、強誘電体２の初期分
極状態によって（すなわち、セルに記憶された情報によ
って）異なる。図４に示すように、トランジスタのソー
スおよびドレインが、デバイスの読出しの前に適切にバ
イアスされるならば、トランジスタに電流Ｉd が流れ
る。トランジスタを流れる電流Ｉd の大きさは、フロー
ティング・ゲート電位ＶFGによって主に制御される。前
述したように、フローティング・ゲート７と、ソース３
ｓ／ドレイン３ｄ／チャネル３ｃとの間の抵抗性結合の
故に、フローティング・ゲート電位ＶFGは、特性時間Ｔ
にわたって変化する。フローティング・ゲート電位ＶFG
がＶs/d に近づくと、トランジスタはターンオフする。
図５は、読出しパルス後のフローティング・ゲート電位
の低下を示す。図５に示すように、フローティング・ゲ
ート電位ＶFGが低下するのに要する時間は、強誘電体の
分極状態によって異なる。したがって、メモリセルの状
態は、読出しパルス中に、デバイスにどれだけの電流が
流れるかを測定することによって、読出すことができ
る。
【００２４】フローティング・ゲート７は、形成された
抵抗または非常に薄いＳｉＯ2 層を用いることによっ
て、トランジスタ・チャネルに抵抗性結合される。４０
Å厚さ以下のＳｉＯ2 層に対しては、直接量子力学トン
ネルにより、絶縁体を電子が通り抜けできる。この種の
トンネルプロセスは、薄い酸化膜を劣化させず、したが
ってデバイス寿命を短くしない。
抵抗または非常に薄いＳｉＯ2 層を用いることによっ
て、トランジスタ・チャネルに抵抗性結合される。４０
Å厚さ以下のＳｉＯ2 層に対しては、直接量子力学トン
ネルにより、絶縁体を電子が通り抜けできる。この種の
トンネルプロセスは、薄い酸化膜を劣化させず、したが
ってデバイス寿命を短くしない。
【００２５】図６は、薄い酸化物層（＜約３５Å）につ
いて、電圧の関数として、電流−電圧曲線をプロットし
たものである（Ｒａｎａらによる文献を参照）。
いて、電圧の関数として、電流−電圧曲線をプロットし
たものである（Ｒａｎａらによる文献を参照）。
【００２６】これらの曲線を用いて、単位面積あたりの
酸化物抵抗を導出し、１５Å厚さの酸化物について約２
００ナノ秒のデバイス・スイッチング速度と、１２．５
Å厚さの酸化物について２０ナノ秒より小さいデバイス
・スイッチング速度を計算することができる。（これら
の数値は、強誘電体誘電率を５００、および強誘電体厚
さを３０００Åと仮定して、評価される。）これらのデ
バイス・スイッチング速度は、既存の不揮発性メモリの
スイッチング速度よりもかなり高速であり、極端に薄い
酸化物と、米国特許第５，３６５，０９４号明細書およ
びＲｏｓｔらによる文献に記載されているような適切な
（低誘電率の）強誘電体とを用いて、ＤＲＡＭ速度に近
づくことができる。
酸化物抵抗を導出し、１５Å厚さの酸化物について約２
００ナノ秒のデバイス・スイッチング速度と、１２．５
Å厚さの酸化物について２０ナノ秒より小さいデバイス
・スイッチング速度を計算することができる。（これら
の数値は、強誘電体誘電率を５００、および強誘電体厚
さを３０００Åと仮定して、評価される。）これらのデ
バイス・スイッチング速度は、既存の不揮発性メモリの
スイッチング速度よりもかなり高速であり、極端に薄い
酸化物と、米国特許第５，３６５，０９４号明細書およ
びＲｏｓｔらによる文献に記載されているような適切な
（低誘電率の）強誘電体とを用いて、ＤＲＡＭ速度に近
づくことができる。
【００２７】ゲートとチャネルとの間の抵抗性結合のた
めの非常に薄いＳｉＯ2 層の代替物として、トランジス
タは、図７に示すように、フローティング・ゲート７と
ソース３ｓ（および／またはドレイン３ｄ）との間に形
成された抵抗９を有することができる。製造プロセスを
少し複雑にするが、この構造は、デバイスが、わずかに
厚いＳｉＯ2 層を有することを可能にする（デバイス
は、より強固になるであろう）。これは、フローティン
グ・ゲート結合抵抗の微細な制御を可能にする。以上説
明した強誘電体メモリＦＥＴは、既存の不揮発性メモリ
技術（すべての他の提案された強誘電体メモリ・トラン
ジスタ構造を含む）に対し、重大な利点を有している。
トランジスタ・チャネルへのフローティング・ゲートの
抵抗性結合の故に、メモリは、ＤＲＡＭの速度に近い速
度で、低電圧を用いて、読出しおよび書込みをすること
ができる。メモリセルがただ１つのトランジスタよりな
るので、メモリを非常に高密度に集積することができ
る。最後に、このデバイスは、製造の点からも魅力的で
ある。強誘電体は、平坦な金属基板上に付着され、この
ことは、ステップ・カバレジの問題および界面の問題を
軽減する。また、強誘電体の厚さは、重要なデバイス寸
法ではない。このことは、漏洩電流を低減するために、
強誘電体膜を比較的厚くできることを意味する。
めの非常に薄いＳｉＯ2 層の代替物として、トランジス
タは、図７に示すように、フローティング・ゲート７と
ソース３ｓ（および／またはドレイン３ｄ）との間に形
成された抵抗９を有することができる。製造プロセスを
少し複雑にするが、この構造は、デバイスが、わずかに
厚いＳｉＯ2 層を有することを可能にする（デバイス
は、より強固になるであろう）。これは、フローティン
グ・ゲート結合抵抗の微細な制御を可能にする。以上説
明した強誘電体メモリＦＥＴは、既存の不揮発性メモリ
技術（すべての他の提案された強誘電体メモリ・トラン
ジスタ構造を含む）に対し、重大な利点を有している。
トランジスタ・チャネルへのフローティング・ゲートの
抵抗性結合の故に、メモリは、ＤＲＡＭの速度に近い速
度で、低電圧を用いて、読出しおよび書込みをすること
ができる。メモリセルがただ１つのトランジスタよりな
るので、メモリを非常に高密度に集積することができ
る。最後に、このデバイスは、製造の点からも魅力的で
ある。強誘電体は、平坦な金属基板上に付着され、この
ことは、ステップ・カバレジの問題および界面の問題を
軽減する。また、強誘電体の厚さは、重要なデバイス寸
法ではない。このことは、漏洩電流を低減するために、
強誘電体膜を比較的厚くできることを意味する。
【００２８】本発明を、不揮発性応用に用いるＦＥＴト
ランジスタについて説明したが、上述した本発明の概念
の他の応用は、当業者には明らかであろう。
ランジスタについて説明したが、上述した本発明の概念
の他の応用は、当業者には明らかであろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体材料で形成されたソース領域およびドレイ
ン領域と、前記ソース領域とドレイン領域との間に設け
られたチャネル領域と、前記チャネル領域上に設けられ
た絶縁材料よりなる絶縁層と、前記絶縁層上に設けられ
た導電材料よりなるフローティング・ゲート層と、前記
フローティング・ゲート層上に設けられた非導電性強誘
電体よりなる層と、前記強誘電体よりなる層上のゲート
電極と、前記ソース領域，ドレイン領域，チャネル領域
の少なくとも１つに前記フローティング・ゲート層を抵
抗性結合する抵抗とを有する電界効果トランジスタ。 （２）前記抵抗は、前記絶縁層よりなり、前記絶縁層
は、前記チャネル領域と前記フローティング・ゲート層
との間に設けられた絶縁材料で構成され、前記絶縁層
は、十分に薄く、電子がトンネルすることを許容するこ
とによって電気抵抗を示す、ことを特徴とする上記
（１）に記載の電界効果トランジスタ。 （３）前記半導体材料はシリコンであり、前記絶縁材料
はＳｉO2 である、ことを特徴とする上記（２）に記載
の電界効果トランジスタ。 （４）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１秒以下である、ことを特徴とする上記（１），
（２）または（３）に記載の電界効果トランジスタ。 （５）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１ミリ秒以下である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （６）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１００ナノ秒以下である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （７）ＳｉＯ2 よりなる前記絶縁層は、４０Å以下の厚
さを有する、ことを特徴とする上記（３）に記載の電界
効果トランジスタ。 （８）ＳｉＯ2 よりなる前記絶縁層は、１５Å以下の厚
さを有する、ことを特徴とする上記（３）に記載の電界
効果トランジスタ。 （９）前記抵抗は、前記ソース領域，前記ドレイン領
域，前記チャネル領域のうちの少なくとも１つに結合す
る、形成された抵抗である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （１０）前記抵抗は、ドープト・ポリシリコンよりなる
形成された抵抗であり、前記ソース領域，前記ドレイン
領域，前記チャネル領域のうちの少なくとも１つに結合
される、ことを特徴とする上記（１），（２）または
（３）に記載の電界効果トランジスタ。 （１１）前記強誘電体層は、ＬｉＮｂＯ3 ，ＢａＴｉＯ
3 ，ＰｂＴｉＯ3 ，Ｂｉ 3 Ｔｉ4 Ｏ12，ＳｒＢｉ2 Ｔａ
Ｏ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 ，ＰｂＺｒ x Ｔｉ
1-x Ｏ3 のうちの１種よりなる、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。
の事項を開示する。 （１）半導体材料で形成されたソース領域およびドレイ
ン領域と、前記ソース領域とドレイン領域との間に設け
られたチャネル領域と、前記チャネル領域上に設けられ
た絶縁材料よりなる絶縁層と、前記絶縁層上に設けられ
た導電材料よりなるフローティング・ゲート層と、前記
フローティング・ゲート層上に設けられた非導電性強誘
電体よりなる層と、前記強誘電体よりなる層上のゲート
電極と、前記ソース領域，ドレイン領域，チャネル領域
の少なくとも１つに前記フローティング・ゲート層を抵
抗性結合する抵抗とを有する電界効果トランジスタ。 （２）前記抵抗は、前記絶縁層よりなり、前記絶縁層
は、前記チャネル領域と前記フローティング・ゲート層
との間に設けられた絶縁材料で構成され、前記絶縁層
は、十分に薄く、電子がトンネルすることを許容するこ
とによって電気抵抗を示す、ことを特徴とする上記
（１）に記載の電界効果トランジスタ。 （３）前記半導体材料はシリコンであり、前記絶縁材料
はＳｉO2 である、ことを特徴とする上記（２）に記載
の電界効果トランジスタ。 （４）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１秒以下である、ことを特徴とする上記（１），
（２）または（３）に記載の電界効果トランジスタ。 （５）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１ミリ秒以下である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （６）前記ゲート電極に電圧が供給されると、前記ソー
ス領域および前記ドレイン領域は第１の初期電位にあ
り、前記フローティング・ゲート層は第２の初期電位に
あり、前記フローティング・ゲート層が、その電位を、
前記第２の初期電位から、前記第１の初期電位と前記第
２の初期電位との間の中間の値に変えるのに要する時間
は、約１００ナノ秒以下である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （７）ＳｉＯ2 よりなる前記絶縁層は、４０Å以下の厚
さを有する、ことを特徴とする上記（３）に記載の電界
効果トランジスタ。 （８）ＳｉＯ2 よりなる前記絶縁層は、１５Å以下の厚
さを有する、ことを特徴とする上記（３）に記載の電界
効果トランジスタ。 （９）前記抵抗は、前記ソース領域，前記ドレイン領
域，前記チャネル領域のうちの少なくとも１つに結合す
る、形成された抵抗である、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。 （１０）前記抵抗は、ドープト・ポリシリコンよりなる
形成された抵抗であり、前記ソース領域，前記ドレイン
領域，前記チャネル領域のうちの少なくとも１つに結合
される、ことを特徴とする上記（１），（２）または
（３）に記載の電界効果トランジスタ。 （１１）前記強誘電体層は、ＬｉＮｂＯ3 ，ＢａＴｉＯ
3 ，ＰｂＴｉＯ3 ，Ｂｉ 3 Ｔｉ4 Ｏ12，ＳｒＢｉ2 Ｔａ
Ｏ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 ，ＰｂＺｒ x Ｔｉ
1-x Ｏ3 のうちの１種よりなる、ことを特徴とする上記
（１），（２）または（３）に記載の電界効果トランジ
スタ。
【図１】強誘電体メモリ・トランジスタの動作原理を説
明するための図である。
明するための図である。
【図２】フローティング・ゲートを有する従来のＦＥＴ
トランジスタの断面図と、その対応回路とを示す図であ
る。
トランジスタの断面図と、その対応回路とを示す図であ
る。
【図３】本発明の強誘電体ＦＥＴトランジスタの断面
と、その対応回路とを示す図である。
と、その対応回路とを示す図である。
【図４】本発明のＦＥＴトランジスタを用いたメモリの
回路図である。
回路図である。
【図５】本発明のＦＥＴトランジスタにおいて、強誘電
体層の正の分極および負の分極の両方について、ゲート
電圧供給後の経過時間に対する、フローティング・ゲー
ト電圧の関係を示すグラフである。
体層の正の分極および負の分極の両方について、ゲート
電圧供給後の経過時間に対する、フローティング・ゲー
ト電圧の関係を示すグラフである。
【図６】本発明のＦＥＴトランジスタ構造において、い
くつかの厚さのＳｉＯ2 層について、電流密度とゲート
電圧との間の関係を示すグラフである（Ｒａｎａらによ
るＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６９，１１０４，１
９９６，に基づく）。
くつかの厚さのＳｉＯ2 層について、電流密度とゲート
電圧との間の関係を示すグラフである（Ｒａｎａらによ
るＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６９，１１０４，１
９９６，に基づく）。
【図７】フローティング・ゲートをソース領域およびド
レイン領域に接続するために形成抵抗を用いた、本発明
の第２の実施例により構成されたＦＥＴトランジスタの
断面図である。
レイン領域に接続するために形成抵抗を用いた、本発明
の第２の実施例により構成されたＦＥＴトランジスタの
断面図である。
２ 強誘電体 ３ｓ ソース ３ｄ ドレイン ３ｃ チャネル ５ ゲート ７ フローティング・ゲート ８ ゲート絶縁体 ９ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリィ・ジョン・ウェルサー アメリカ合衆国 06905−3958 コネティ カット州 スタンフォード ウェスト レ ーン 199
Claims (11)
- 【請求項１】半導体材料で形成されたソース領域および
ドレイン領域と、前記ソース領域とドレイン領域との間
に設けられたチャネル領域と、前記チャネル領域上に設
けられた絶縁材料よりなる絶縁層と、前記絶縁層上に設
けられた導電材料よりなるフローティング・ゲート層
と、前記フローティング・ゲート層上に設けられた非導
電性強誘電体よりなる層と、前記強誘電体よりなる層上
のゲート電極と、前記ソース領域，ドレイン領域，チャ
ネル領域の少なくとも１つに前記フローティング・ゲー
ト層を抵抗性結合する抵抗とを有する電界効果トランジ
スタ。 - 【請求項２】前記抵抗は、前記絶縁層よりなり、前記絶
縁層は、前記チャネル領域と前記フローティング・ゲー
ト層との間に設けられた絶縁材料で構成され、前記絶縁
層は、十分に薄く、電子がトンネルすることを許容する
ことによって電気抵抗を示す、ことを特徴とする請求項
１記載の電界効果トランジスタ。 - 【請求項３】前記半導体材料はシリコンであり、前記絶
縁材料はＳｉO2 である、ことを特徴とする請求項２記
載の電界効果トランジスタ。 - 【請求項４】前記ゲート電極に電圧が供給されると、前
記ソース領域および前記ドレイン領域は第１の初期電位
にあり、前記フローティング・ゲート層は第２の初期電
位にあり、前記フローティング・ゲート層が、その電位
を、前記第２の初期電位から、前記第１の初期電位と前
記第２の初期電位との間の中間の値に変えるのに要する
時間は、約１秒以下である、ことを特徴とする請求項
１，２または３記載の電界効果トランジスタ。 - 【請求項５】前記ゲート電極に電圧が供給されると、前
記ソース領域および前記ドレイン領域は第１の初期電位
にあり、前記フローティング・ゲート層は第２の初期電
位にあり、前記フローティング・ゲート層が、その電位
を、前記第２の初期電位から、前記第１の初期電位と前
記第２の初期電位との間の中間の値に変えるのに要する
時間は、約１ミリ秒以下である、ことを特徴とする請求
項１，２または３記載の電界効果トランジスタ。 - 【請求項６】前記ゲート電極に電圧が供給されると、前
記ソース領域および前記ドレイン領域は第１の初期電位
にあり、前記フローティング・ゲート層は第２の初期電
位にあり、前記フローティング・ゲート層が、その電位
を、前記第２の初期電位から、前記第１の初期電位と前
記第２の初期電位との間の中間の値に変えるのに要する
時間は、約１００ナノ秒以下である、ことを特徴とする
請求項１，２または３記載の電界効果トランジスタ。 - 【請求項７】ＳｉＯ2 よりなる前記絶縁層は、４０Å以
下の厚さを有する、ことを特徴とする請求項３記載の電
界効果トランジスタ。 - 【請求項８】ＳｉＯ2 よりなる前記絶縁層は、１５Å以
下の厚さを有する、ことを特徴とする請求項３記載の電
界効果トランジスタ。 - 【請求項９】前記抵抗は、前記ソース領域，前記ドレイ
ン領域，前記チャネル領域のうちの少なくとも１つに結
合する、形成された抵抗である、ことを特徴とする請求
項１，２または３記載の電界効果トランジスタ。 - 【請求項１０】前記抵抗は、ドープト・ポリシリコンよ
りなる形成された抵抗であり、前記ソース領域，前記ド
レイン領域，前記チャネル領域のうちの少なくとも１つ
に結合される、ことを特徴とする請求項１，２または３
記載の電界効果トランジスタ。 - 【請求項１１】前記強誘電体層は、ＬｉＮｂＯ3 ，Ｂａ
ＴｉＯ3 ，ＰｂＴｉＯ3 ，Ｂｉ3 Ｔｉ 4 Ｏ12，ＳｒＢｉ
2 ＴａＯ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 ，ＰｂＺｒ
x Ｔｉ 1-x Ｏ3 のうちの１種よりなる、ことを特徴とす
る請求項１，２または３記載の電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/929878 | 1997-09-15 | ||
| US08/929,878 US6069381A (en) | 1997-09-15 | 1997-09-15 | Ferroelectric memory transistor with resistively coupled floating gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135737A true JPH11135737A (ja) | 1999-05-21 |
| JP3287460B2 JP3287460B2 (ja) | 2002-06-04 |
Family
ID=25458627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23192798A Expired - Fee Related JP3287460B2 (ja) | 1997-09-15 | 1998-08-18 | 電界効果トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6069381A (ja) |
| JP (1) | JP3287460B2 (ja) |
| KR (1) | KR100276850B1 (ja) |
| CN (1) | CN1147001C (ja) |
| SG (1) | SG71152A1 (ja) |
| TW (1) | TW425720B (ja) |
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| US6274900B1 (en) | 1998-01-05 | 2001-08-14 | Texas Instruments Incorporated | Semiconductor device architectures including UV transmissive nitride layers |
| DE19854418C2 (de) | 1998-11-25 | 2002-04-25 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung |
| JP4212079B2 (ja) * | 2000-01-11 | 2009-01-21 | ローム株式会社 | 表示装置およびその駆動方法 |
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| WO2002071477A1 (en) | 2001-03-02 | 2002-09-12 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
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- 1998-03-17 TW TW087103960A patent/TW425720B/zh not_active IP Right Cessation
- 1998-08-13 KR KR1019980032868A patent/KR100276850B1/ko not_active IP Right Cessation
- 1998-08-14 CN CNB981172946A patent/CN1147001C/zh not_active Expired - Fee Related
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Also Published As
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|---|---|
| SG71152A1 (en) | 2000-03-21 |
| KR100276850B1 (ko) | 2001-02-01 |
| TW425720B (en) | 2001-03-11 |
| CN1147001C (zh) | 2004-04-21 |
| US6069381A (en) | 2000-05-30 |
| US20010045595A1 (en) | 2001-11-29 |
| JP3287460B2 (ja) | 2002-06-04 |
| CN1211827A (zh) | 1999-03-24 |
| KR19990029298A (ko) | 1999-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |