JP2001358310A - 半導体記憶装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】 （修正有）
【課題】 不揮発性の半導体記憶装置のデータの保持時
間を従来よりも著しく長くできるようにする。 【解決手段】 ＭＦＭＩＳ型トランジスタにデータが書
き込まれ強誘電体膜が分極状態になったときにおける、
上部電極と下部電極との間の電位差Ｖ、強誘電体膜の表
面電荷密度σ及び強誘電体膜の分極電荷ｐと、強誘電体
膜の厚さｄ及び真空の比誘電率ε0 との間に成り立つＶ
＝（ｄ／ε0 ）×（σ−ｐ）の関係式において（σ＞
ｐ）の関係が時間の経過によっても実質的に維持される
よう強誘電体膜の厚さｄをキャリアの平均自由行程以上
とすることにより、上部電極の電荷は下部電極に到達で
きずリーク電流が遮断され電位差Ｖの低減を防ぐ。
間を従来よりも著しく長くできるようにする。 【解決手段】 ＭＦＭＩＳ型トランジスタにデータが書
き込まれ強誘電体膜が分極状態になったときにおける、
上部電極と下部電極との間の電位差Ｖ、強誘電体膜の表
面電荷密度σ及び強誘電体膜の分極電荷ｐと、強誘電体
膜の厚さｄ及び真空の比誘電率ε0 との間に成り立つＶ
＝（ｄ／ε0 ）×（σ−ｐ）の関係式において（σ＞
ｐ）の関係が時間の経過によっても実質的に維持される
よう強誘電体膜の厚さｄをキャリアの平均自由行程以上
とすることにより、上部電極の電荷は下部電極に到達で
きずリーク電流が遮断され電位差Ｖの低減を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタの上に強誘電体コンデンサが設けられてなるＭＦ
ＭＩＳ型トランジスタからなる半導体記憶装置に関す
る。
ジスタの上に強誘電体コンデンサが設けられてなるＭＦ
ＭＩＳ型トランジスタからなる半導体記憶装置に関す
る。
【０００２】
【従来の技術】電界効果型トランジスタの上に強誘電体
コンデンサが設けられてなるＭＦＭＩＳ型トランジスタ
とは、Metal （金属）／Ferroelectric （強誘電体）／
Metal（金属）／Insulator （誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上に形成
された電界効果型トランジスタと、該電界効果型トラン
ジスタの上に絶縁膜を介して形成された強誘電体コンデ
ンサとからなり、電界効果型トランジスタのゲート電極
と強誘電体コンデンサの下部電極とが電気的に接続され
た構造を有している。
コンデンサが設けられてなるＭＦＭＩＳ型トランジスタ
とは、Metal （金属）／Ferroelectric （強誘電体）／
Metal（金属）／Insulator （誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上に形成
された電界効果型トランジスタと、該電界効果型トラン
ジスタの上に絶縁膜を介して形成された強誘電体コンデ
ンサとからなり、電界効果型トランジスタのゲート電極
と強誘電体コンデンサの下部電極とが電気的に接続され
た構造を有している。
【０００３】以下、前述の構造を有するＭＦＭＩＳ型ト
ランジスタからなる半導体記憶装置の回路構成につい
て、図２を参照しながら説明する。
ランジスタからなる半導体記憶装置の回路構成につい
て、図２を参照しながら説明する。
【０００４】図２に示すように、ＭＦＭＩＳ型トランジ
スタは、電界効果型トランジスタ１０と、該電界効果型
トランジスタ１０の上に設けられた強誘電体コンデンサ
２０とからなる。電界効果型トランジスタ１０は、ｐ型
のウエル領域１１、ドレイン電極１２、ソース電極１３
及びゲート電極１４を有しており、強誘電体コンデンサ
２０は、下部電極２１、強誘電体膜２２及び上部電極２
３を有している。電界効果型トランジスタ１０のゲート
電極１４と強誘電体コンデンサ２０の下部電極２１とは
電気的に接続されおり、電界効果型トランジスタ１０の
ゲート電極１４がＭＦＭＩＳ型トランジスタの浮遊ゲー
トになると共に、強誘電体コンデンサ２０の上部電極２
３は制御ゲート２４に接続されている。
スタは、電界効果型トランジスタ１０と、該電界効果型
トランジスタ１０の上に設けられた強誘電体コンデンサ
２０とからなる。電界効果型トランジスタ１０は、ｐ型
のウエル領域１１、ドレイン電極１２、ソース電極１３
及びゲート電極１４を有しており、強誘電体コンデンサ
２０は、下部電極２１、強誘電体膜２２及び上部電極２
３を有している。電界効果型トランジスタ１０のゲート
電極１４と強誘電体コンデンサ２０の下部電極２１とは
電気的に接続されおり、電界効果型トランジスタ１０の
ゲート電極１４がＭＦＭＩＳ型トランジスタの浮遊ゲー
トになると共に、強誘電体コンデンサ２０の上部電極２
３は制御ゲート２４に接続されている。
【０００５】ウエル領域１１に対して正又は負となる電
圧を制御ゲート２４に印加すると、強誘電体膜２２の分
極方向が下向き又は上向きになるので、その後、制御ゲ
ート２４を接地しても、浮遊ゲート１４はウエル領域１
１に対して正又は負となる電位を持ち続ける。浮遊ゲー
ト１４の電位が正である場合、浮遊ゲート１４の電位を
電界効果型トランジスタ１０のしきい値電圧よりも高く
しておくと、電界効果型トランジスタ１０は常時オン状
態である。また、浮遊ゲート１４の電位が負である場
合、浮遊ゲート１４の電位の大きさに拘わらず、電界効
果型トランジスタ１０は常時オフ状態である。
圧を制御ゲート２４に印加すると、強誘電体膜２２の分
極方向が下向き又は上向きになるので、その後、制御ゲ
ート２４を接地しても、浮遊ゲート１４はウエル領域１
１に対して正又は負となる電位を持ち続ける。浮遊ゲー
ト１４の電位が正である場合、浮遊ゲート１４の電位を
電界効果型トランジスタ１０のしきい値電圧よりも高く
しておくと、電界効果型トランジスタ１０は常時オン状
態である。また、浮遊ゲート１４の電位が負である場
合、浮遊ゲート１４の電位の大きさに拘わらず、電界効
果型トランジスタ１０は常時オフ状態である。
【０００６】このため、電界効果型トランジスタ１０の
オン状態をデータ”１”に対応させると共に、電界効果
型トランジスタ１０のオフ状態をデータ”０”に対応さ
せることにより、ＭＦＭＩＳ型トランジスタに２値デー
タを蓄積しておくことができると共に、電界効果型トラ
ンジスタ１０のドレイン・ソース電流の変化を検出する
ことにより、２値データを随時読み出しすることができ
る。
オン状態をデータ”１”に対応させると共に、電界効果
型トランジスタ１０のオフ状態をデータ”０”に対応さ
せることにより、ＭＦＭＩＳ型トランジスタに２値デー
タを蓄積しておくことができると共に、電界効果型トラ
ンジスタ１０のドレイン・ソース電流の変化を検出する
ことにより、２値データを随時読み出しすることができ
る。
【０００７】従って、ＭＦＭＩＳ型トランジスタからな
る半導体記憶装置によると、電源をオフにして電界効果
型トランジスタのゲート電極（浮遊ゲート）１４に印加
される電圧を０Ｖにしても、データを保持し続けること
ができる。
る半導体記憶装置によると、電源をオフにして電界効果
型トランジスタのゲート電極（浮遊ゲート）１４に印加
される電圧を０Ｖにしても、データを保持し続けること
ができる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、データを蓄積できる時間の
長さに制約があり、１５時間程度に過ぎない。
半導体記憶装置においては、データを蓄積できる時間の
長さに制約があり、１５時間程度に過ぎない。
【０００９】以下、従来の半導体記憶装置によると、デ
ータの蓄積時間に制約がある原因について説明する。
ータの蓄積時間に制約がある原因について説明する。
【００１０】図３は、図２に示したＭＦＭＩＳ型トラン
ジスタのデータ保持中の等価回路を示しており、図３に
おいて、Ｃoxはゲート絶縁膜の容量値を示し、Ｃf は強
誘電体膜２２の容量値を示し、Ｒは強誘電体膜２２の抵
抗によって発生する抵抗成分である。
ジスタのデータ保持中の等価回路を示しており、図３に
おいて、Ｃoxはゲート絶縁膜の容量値を示し、Ｃf は強
誘電体膜２２の容量値を示し、Ｒは強誘電体膜２２の抵
抗によって発生する抵抗成分である。
【００１１】ところで、強誘電体キャパシタ２０の下部
電極２１と上部電極２３との間は完全に絶縁されている
のではなくて、両者間には有限の抵抗値が存在し、該抵
抗値は高くても１×１０10Ω・ｃｍ2 である。
電極２１と上部電極２３との間は完全に絶縁されている
のではなくて、両者間には有限の抵抗値が存在し、該抵
抗値は高くても１×１０10Ω・ｃｍ2 である。
【００１２】一方、電界効果型トランジスタ１０のゲー
ト絶縁膜の容量値Ｃoxは、ゲート絶縁膜として１０ｎｍ
の厚さを持つシリコン酸化膜を用いた場合には、０．５
μＦ／ｃｍ2 程度である。また、強誘電体キャパシタ２
０の強誘電体膜２２の容量値Ｃf は、１００ｎｍの厚さ
を持つ強誘電体膜２２を用いた場合には、５μＦ／ｃｍ
2 程度である。
ト絶縁膜の容量値Ｃoxは、ゲート絶縁膜として１０ｎｍ
の厚さを持つシリコン酸化膜を用いた場合には、０．５
μＦ／ｃｍ2 程度である。また、強誘電体キャパシタ２
０の強誘電体膜２２の容量値Ｃf は、１００ｎｍの厚さ
を持つ強誘電体膜２２を用いた場合には、５μＦ／ｃｍ
2 程度である。
【００１３】従って、浮遊ゲート１４の初期電位をＶ0
とし、浮遊ゲート１４のｔ時間後の電位をＶとすると、
Ｖ＝Ｖ0 ×ｅ-t/CR……（１）となる。ここで、ＣＲは
時定数であり、ＣはＣoxとＣf との合成容量であって、
Ｃ＝Ｃox＋Ｃf ……（２）である。
とし、浮遊ゲート１４のｔ時間後の電位をＶとすると、
Ｖ＝Ｖ0 ×ｅ-t/CR……（１）となる。ここで、ＣＲは
時定数であり、ＣはＣoxとＣf との合成容量であって、
Ｃ＝Ｃox＋Ｃf ……（２）である。
【００１４】従って、ＣＲ＝（０．５＋５）×１０-6×
１０10＝５．５×１０4 （秒）≒１５時間の関係が成り
立つ。
１０10＝５．５×１０4 （秒）≒１５時間の関係が成り
立つ。
【００１５】しかしながら、ＭＦＭＩＳ型トランジスタ
からなる半導体記憶装置の今後の用途を考慮すると、デ
ータの保持時間としては、１０年（≒３×１０8 秒）程
度が望ましい。
からなる半導体記憶装置の今後の用途を考慮すると、デ
ータの保持時間としては、１０年（≒３×１０8 秒）程
度が望ましい。
【００１６】前記に鑑み、本発明は、ＭＦＭＩＳ型トラ
ンジスタからなる半導体記憶装置のデータの保持時間を
従来よりも著しく長くできるようにすることを目的とす
る。
ンジスタからなる半導体記憶装置のデータの保持時間を
従来よりも著しく長くできるようにすることを目的とす
る。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、電界効果型トラン
ジスタと、該電界効果型トランジスタの上に形成された
強誘電体コンデンサとから構成されるＭＦＭＩＳ型トラ
ンジスタからなる半導体記憶装置を対象とし、ＭＦＭＩ
Ｓ型トランジスタにデータが書き込まれ強誘電体膜が分
極状態になったときにおける、上部電極と下部電極との
間の電位差Ｖ、強誘電体膜の表面電荷密度σ及び強誘電
体膜の分極電荷ｐと、強誘電体膜の厚さｄ及び真空の比
誘電率ε 0 との間に成り立つＶ＝（ｄ／ε0 ）×（σ−
ｐ）の関係式における（σ−ｐ）の値が時間の経過に伴
って実質的に変化しないような特性を有している。
め、本発明に係る半導体記憶装置は、電界効果型トラン
ジスタと、該電界効果型トランジスタの上に形成された
強誘電体コンデンサとから構成されるＭＦＭＩＳ型トラ
ンジスタからなる半導体記憶装置を対象とし、ＭＦＭＩ
Ｓ型トランジスタにデータが書き込まれ強誘電体膜が分
極状態になったときにおける、上部電極と下部電極との
間の電位差Ｖ、強誘電体膜の表面電荷密度σ及び強誘電
体膜の分極電荷ｐと、強誘電体膜の厚さｄ及び真空の比
誘電率ε 0 との間に成り立つＶ＝（ｄ／ε0 ）×（σ−
ｐ）の関係式における（σ−ｐ）の値が時間の経過に伴
って実質的に変化しないような特性を有している。
【００１８】本発明に係る半導体記憶装置によると、Ｖ
＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Ｖは時間が経過
しても変化しないので、著しく長い時間例えば１０年
（≒３×１０8 秒）程度の時間が経過しても、ＭＦＭＩ
Ｓ型トランジスタに書き込まれたデータは読み出すこと
ができる。
＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Ｖは時間が経過
しても変化しないので、著しく長い時間例えば１０年
（≒３×１０8 秒）程度の時間が経過しても、ＭＦＭＩ
Ｓ型トランジスタに書き込まれたデータは読み出すこと
ができる。
【００１９】本発明に係る半導体記憶装置において、強
誘電体膜の厚さｄは、上部電極又は下部電極に存在する
キャリアの平均自由行程Ｌ以上に設定されていることが
好ましい。
誘電体膜の厚さｄは、上部電極又は下部電極に存在する
キャリアの平均自由行程Ｌ以上に設定されていることが
好ましい。
【００２０】このようにすると、上部電極又は下部電極
のキャリアは、対向する電極（下部電極又は上部電極）
に到達する前に捕獲準位により確実にトラップされるた
め、（σ−ｐ）の値は時間の経過に伴って実質的に変化
せず、上部電極と下部電極との間の電位差Ｖは実質的に
不変であるから、十分に長い時間が経過した後において
もデータは保存される。
のキャリアは、対向する電極（下部電極又は上部電極）
に到達する前に捕獲準位により確実にトラップされるた
め、（σ−ｐ）の値は時間の経過に伴って実質的に変化
せず、上部電極と下部電極との間の電位差Ｖは実質的に
不変であるから、十分に長い時間が経過した後において
もデータは保存される。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体記憶装置について、図１を参照しながら説明す
る。
半導体記憶装置について、図１を参照しながら説明す
る。
【００２２】図１は、本発明の一実施形態に係る半導体
記憶装置のデータ保持中の状態を示す断面模式図であっ
て、図１に示すように、ＭＦＭＩＳ型トランジスタは、
電界効果型トランジスタ１０と、該電界効果型トランジ
スタ１０の上に形成された強誘電体コンデンサ２０とか
らなる。電界効果型トランジスタ１０は、ｐ型のウエル
領域１１、ドレイン電極１２、ソース電極１３及びゲー
ト電極１４を有しており、強誘電体コンデンサ２０は、
下部電極２１、強誘電体膜２２及び上部電極２３を有し
ている。電界効果型トランジスタ１０のゲート電極１４
と強誘電体コンデンサ２０の下部電極２１とは電気的に
接続されている。
記憶装置のデータ保持中の状態を示す断面模式図であっ
て、図１に示すように、ＭＦＭＩＳ型トランジスタは、
電界効果型トランジスタ１０と、該電界効果型トランジ
スタ１０の上に形成された強誘電体コンデンサ２０とか
らなる。電界効果型トランジスタ１０は、ｐ型のウエル
領域１１、ドレイン電極１２、ソース電極１３及びゲー
ト電極１４を有しており、強誘電体コンデンサ２０は、
下部電極２１、強誘電体膜２２及び上部電極２３を有し
ている。電界効果型トランジスタ１０のゲート電極１４
と強誘電体コンデンサ２０の下部電極２１とは電気的に
接続されている。
【００２３】本発明の一実施形態に係る半導体記憶装置
の特徴は、ＭＦＭＩＳ型トランジスタにデータが書き込
まれ強誘電体膜が分極状態になったときにおける、上部
電極と下部電極との間の電位差Ｖ、強誘電体膜の表面電
荷密度σ及び強誘電体膜の分極電荷ｐと、強誘電体膜の
厚さｄ及び真空の比誘電率ε0 との間に成り立つＶ＝
（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−ｐ）
の値が時間の経過に伴って実質的に変化しないような特
性を有していることであり、具体的には、強誘電体膜２
２の厚さｄは、下部電極２１又は上部電極２３に存在す
るキャリア（ホール又は電子）の平均自由行程Ｌ以上に
設定されている。キャリアの平均自由行程Ｌとは、キャ
リアが強誘電体膜２２中を移動する際に強誘電体膜２２
中に分布する捕獲準位にトラップされて消滅したり又は
遮蔽されたりするまでの平均的な移動距離を意味する。
の特徴は、ＭＦＭＩＳ型トランジスタにデータが書き込
まれ強誘電体膜が分極状態になったときにおける、上部
電極と下部電極との間の電位差Ｖ、強誘電体膜の表面電
荷密度σ及び強誘電体膜の分極電荷ｐと、強誘電体膜の
厚さｄ及び真空の比誘電率ε0 との間に成り立つＶ＝
（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−ｐ）
の値が時間の経過に伴って実質的に変化しないような特
性を有していることであり、具体的には、強誘電体膜２
２の厚さｄは、下部電極２１又は上部電極２３に存在す
るキャリア（ホール又は電子）の平均自由行程Ｌ以上に
設定されている。キャリアの平均自由行程Ｌとは、キャ
リアが強誘電体膜２２中を移動する際に強誘電体膜２２
中に分布する捕獲準位にトラップされて消滅したり又は
遮蔽されたりするまでの平均的な移動距離を意味する。
【００２４】尚、キャリアの平均自由行程Ｌは、強誘電
体膜２２における単位体積当たりの捕獲準位の数ひいて
は捕獲準位の密度によって決定されるので、強誘電体膜
２２を形成する際の焼成温度又は焼成時間を調整して、
捕獲準位の密度を調整することにより、キャリアの平均
自由行程Ｌを制御することができる。
体膜２２における単位体積当たりの捕獲準位の数ひいて
は捕獲準位の密度によって決定されるので、強誘電体膜
２２を形成する際の焼成温度又は焼成時間を調整して、
捕獲準位の密度を調整することにより、キャリアの平均
自由行程Ｌを制御することができる。
【００２５】以下、図１を参照しながら、強誘電体膜２
２の厚さｄをキャリアの平均自由行程Ｌ以上に設定する
と、上部電極２３と下部電極２１との間の電位差は、十
分に長い時間が経過した後においても保存される理由に
ついて説明する。
２の厚さｄをキャリアの平均自由行程Ｌ以上に設定する
と、上部電極２３と下部電極２１との間の電位差は、十
分に長い時間が経過した後においても保存される理由に
ついて説明する。
【００２６】尚、図１において、１は強誘電体膜２２に
おける分極を示し、２は負の分極電荷であり、３は正の
分極電荷である。また、４は上部電極２３に存在し負の
分極電荷２と対応する（負の電極２とキャンセルされ
る）ホールであり、５は下部電極２１に存在し正の分極
電荷３と対応する（正の電極３とキャンセルされる）電
子であり、６は上部電極２３に存在し下部電極２１との
間に電位差を発生させているホールであり、７は下部電
極２１に存在し上部電極２３との間に電位差を発生させ
ている電子であり、８はキャリアを捕獲する捕獲準位で
ある。
おける分極を示し、２は負の分極電荷であり、３は正の
分極電荷である。また、４は上部電極２３に存在し負の
分極電荷２と対応する（負の電極２とキャンセルされ
る）ホールであり、５は下部電極２１に存在し正の分極
電荷３と対応する（正の電極３とキャンセルされる）電
子であり、６は上部電極２３に存在し下部電極２１との
間に電位差を発生させているホールであり、７は下部電
極２１に存在し上部電極２３との間に電位差を発生させ
ている電子であり、８はキャリアを捕獲する捕獲準位で
ある。
【００２７】図１に示すように、強誘電体膜２２におけ
る分極１が下部電極２１の方向を向いている場合、上部
電極２３には電位差を発生させているホール６が存在す
ると共に、下部電極２１には電位差を発生させている電
子７が存在している。例えば、上部電極２３のホール６
が強誘電体膜２２中を移動して下部電極２１に到達し、
下部電極２３の電子７と結びつくと、上部電極２３と下
部電極２１との間の電位差は低減する。
る分極１が下部電極２１の方向を向いている場合、上部
電極２３には電位差を発生させているホール６が存在す
ると共に、下部電極２１には電位差を発生させている電
子７が存在している。例えば、上部電極２３のホール６
が強誘電体膜２２中を移動して下部電極２１に到達し、
下部電極２３の電子７と結びつくと、上部電極２３と下
部電極２１との間の電位差は低減する。
【００２８】ところが、強誘電体膜２２の厚さｄはキャ
リアの平均自由行程Ｌ以上であるため、上部電極２３の
ホール６は強誘電体膜２２中を移動する際に、確率的に
は必ず捕獲準位８にトラップされる。このため、上部電
極２３のホール６は下部電極２１に到達できないため、
下部電極２３の電子７と結びつくことができず、これに
よって、上部電極２３と下部電極２１との間の電位差は
低減しない。
リアの平均自由行程Ｌ以上であるため、上部電極２３の
ホール６は強誘電体膜２２中を移動する際に、確率的に
は必ず捕獲準位８にトラップされる。このため、上部電
極２３のホール６は下部電極２１に到達できないため、
下部電極２３の電子７と結びつくことができず、これに
よって、上部電極２３と下部電極２１との間の電位差は
低減しない。
【００２９】以下、前記の現象を電磁学的に説明する。
【００３０】強誘電体膜２２の電場の強さをＥとし、真
空の比誘電率をε0 とし、上部電極２３の表面電荷の密
度をσとし、データの保持動作が行なわれた直後の強誘
電体膜２２における分極電荷の大きさをｐとすると、ガ
ウスの定理より、ε0×Ｅ＋ｐ＝σ となるので、Ｅ＝
（σ−ｐ）／ε0 となる。
空の比誘電率をε0 とし、上部電極２３の表面電荷の密
度をσとし、データの保持動作が行なわれた直後の強誘
電体膜２２における分極電荷の大きさをｐとすると、ガ
ウスの定理より、ε0×Ｅ＋ｐ＝σ となるので、Ｅ＝
（σ−ｐ）／ε0 となる。
【００３１】上部電極２３と下部電極２１との間の電位
差Ｖは、Ｖ＝Ｅ×ｄ＝（ｄ／ε0 ）×（σ−ｐ）で表わ
される。つまり、上部電極２３と下部電極２１との間の
電位差Ｖは、上部電極２３の表面電荷の密度σと、強誘
電体膜２２の分極電荷ｐとの差によって発生する。とこ
ろで、上部電極２３と下部電極２１との間の電位差Ｖは
正である（Ｖ＞０）から、σ＞ｐとなる。
差Ｖは、Ｖ＝Ｅ×ｄ＝（ｄ／ε0 ）×（σ−ｐ）で表わ
される。つまり、上部電極２３と下部電極２１との間の
電位差Ｖは、上部電極２３の表面電荷の密度σと、強誘
電体膜２２の分極電荷ｐとの差によって発生する。とこ
ろで、上部電極２３と下部電極２１との間の電位差Ｖは
正である（Ｖ＞０）から、σ＞ｐとなる。
【００３２】電流のリークにより、上部電極２３の表面
電荷が下部電極２１に到達し、これによって、上部電極
２３の表面電荷が消滅するならば、強誘電体膜２２の分
極電荷ｐは不変である一方、上部電極２３の表面電荷密
度σのみが減少するので、十分に長い時間が経過した後
には、σ＝ｐとなってＶ＝０となる。
電荷が下部電極２１に到達し、これによって、上部電極
２３の表面電荷が消滅するならば、強誘電体膜２２の分
極電荷ｐは不変である一方、上部電極２３の表面電荷密
度σのみが減少するので、十分に長い時間が経過した後
には、σ＝ｐとなってＶ＝０となる。
【００３３】ところが、上部電極２３の表面電荷が、下
部電極２１に到達する前に捕獲準位８により確実にトラ
ップされるならば、上部電極２３の表面電荷密度σが減
少する量と対応する量だけ強誘電体膜２２の分極電荷ｐ
も減少するため、十分に長い時間が経過した後において
も、σ＞ｐの関係が維持されるので、上部電極２３と下
部電極２１との間の電位差Ｖは不変である。
部電極２１に到達する前に捕獲準位８により確実にトラ
ップされるならば、上部電極２３の表面電荷密度σが減
少する量と対応する量だけ強誘電体膜２２の分極電荷ｐ
も減少するため、十分に長い時間が経過した後において
も、σ＞ｐの関係が維持されるので、上部電極２３と下
部電極２１との間の電位差Ｖは不変である。
【００３４】従って、本実施形態のように、ＭＦＭＩＳ
型トランジスタにデータが書き込まれて強誘電体膜２２
が分極状態になったときにおける、上部電極２３と下部
電極２１との間の電位差Ｖ、強誘電体膜２２の表面電荷
密度σ及び強誘電体膜２２の分極電荷ｐと、強誘電体膜
２２の厚さｄ及び真空の比誘電率ε0 との間に成り立つ
Ｖ＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないよう
な特性を有していると、上部電極２３と下部電極２１と
の間の電位差Ｖは不変であるから、十分に長い時間が経
過した後においてもデータは保存される。
型トランジスタにデータが書き込まれて強誘電体膜２２
が分極状態になったときにおける、上部電極２３と下部
電極２１との間の電位差Ｖ、強誘電体膜２２の表面電荷
密度σ及び強誘電体膜２２の分極電荷ｐと、強誘電体膜
２２の厚さｄ及び真空の比誘電率ε0 との間に成り立つ
Ｖ＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないよう
な特性を有していると、上部電極２３と下部電極２１と
の間の電位差Ｖは不変であるから、十分に長い時間が経
過した後においてもデータは保存される。
【００３５】また、本実施形態においては、前述したよ
うに、強誘電体膜２２の厚さｄはキャリアの平均自由行
程Ｌ以上であるから、上部電極２３の表面電荷は、下部
電極２１に到達する前に捕獲準位８により確実にトラッ
プされるため、（σ−ｐ）の値は時間の経過に伴って実
質的に変化しない。このため、上部電極２３と下部電極
２１との間の電位差Ｖは不変であるから、十分に長い時
間が経過した後においてもデータは保存される。
うに、強誘電体膜２２の厚さｄはキャリアの平均自由行
程Ｌ以上であるから、上部電極２３の表面電荷は、下部
電極２１に到達する前に捕獲準位８により確実にトラッ
プされるため、（σ−ｐ）の値は時間の経過に伴って実
質的に変化しない。このため、上部電極２３と下部電極
２１との間の電位差Ｖは不変であるから、十分に長い時
間が経過した後においてもデータは保存される。
【００３６】
【発明の効果】本発明に係る半導体記憶装置によると、
Ｖ＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Ｖは時間が経過
しても変化しないので、著しく長い時間例えば１０年
（≒３×１０8 秒）程度の時間が経過しても、ＭＦＭＩ
Ｓ型トランジスタに書き込まれたデータは読み出すこと
ができる。
Ｖ＝（ｄ／ε0 ）×（σ−ｐ）の関係式における（σ−
ｐ）の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Ｖは時間が経過
しても変化しないので、著しく長い時間例えば１０年
（≒３×１０8 秒）程度の時間が経過しても、ＭＦＭＩ
Ｓ型トランジスタに書き込まれたデータは読み出すこと
ができる。
【図１】本発明の一実施形態に係る半導体記憶装置のデ
ータ保持中の状態を示す断面模式図である。
ータ保持中の状態を示す断面模式図である。
【図２】本発明及び従来の半導体記憶装置を構成するＭ
ＦＭＩＳ型トランジスタの回路図である。
ＦＭＩＳ型トランジスタの回路図である。
【図３】本発明及び従来の半導体記憶装置を構成するＭ
ＦＭＩＳ型トランジスタの等価回路図である。
ＦＭＩＳ型トランジスタの等価回路図である。
１ 分極 ２ 負の分極電荷 ３ 正の分極電荷 ４ 負の分極電荷 ５ 正の分極電荷 ６ 電位差を発生させるホール ７ 電位差を発生させる電子 ８ 捕獲準位
Claims (2)
- 【請求項１】 電界効果型トランジスタと、該電界効果
型トランジスタの上に形成された強誘電体コンデンサと
から構成されるＭＦＭＩＳ型トランジスタからなる半導
体記憶装置であって、 前記ＭＦＭＩＳ型トランジスタにデータが書き込まれ強
誘電体膜が分極状態になったときにおける、上部電極と
下部電極との間の電位差Ｖ、強誘電体膜の表面電荷密度
σ及び強誘電体膜の分極電荷ｐと、強誘電体膜の厚さｄ
及び真空の比誘電率ε0 との間に成り立つＶ＝（ｄ／ε
0 ）×（σ−ｐ）の関係式における（σ−ｐ）の値が時
間の経過に伴って実質的に変化しないような特性を有し
ていることを特徴とする半導体記憶装置。 - 【請求項２】 前記強誘電体膜の厚さｄは、前記上部電
極又は下部電極に存在するキャリアの平均自由行程Ｌ以
上に設定されていることを特徴とする請求項１に記載の
半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175067A JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
| US09/874,319 US6509594B2 (en) | 2000-06-12 | 2001-06-06 | Semiconductor memory device having MFMIS transistor and increased data storage time |
| CN01118761A CN1337717A (zh) | 2000-06-12 | 2001-06-11 | 半导体存储装置 |
| EP01114227A EP1164642A3 (en) | 2000-06-12 | 2001-06-12 | Semiconductor memory |
| TW090114148A TW522545B (en) | 2000-06-12 | 2001-06-12 | Semiconductor memory |
| KR1020010032665A KR20010112611A (ko) | 2000-06-12 | 2001-06-12 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175067A JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358310A true JP2001358310A (ja) | 2001-12-26 |
Family
ID=18676998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175067A Pending JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6509594B2 (ja) |
| EP (1) | EP1164642A3 (ja) |
| JP (1) | JP2001358310A (ja) |
| KR (1) | KR20010112611A (ja) |
| CN (1) | CN1337717A (ja) |
| TW (1) | TW522545B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281742A (ja) * | 2003-03-17 | 2004-10-07 | Japan Science & Technology Agency | 半導体素子、半導体センサーおよび半導体記憶素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578846A (en) * | 1995-03-17 | 1996-11-26 | Evans, Jr.; Joseph T. | Static ferroelectric memory transistor having improved data retention |
| US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
| JP3239109B2 (ja) * | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
| US6151241A (en) * | 1999-05-19 | 2000-11-21 | Symetrix Corporation | Ferroelectric memory with disturb protection |
| JP2001102465A (ja) * | 1999-09-30 | 2001-04-13 | Rohm Co Ltd | 不揮発性メモリ |
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2000
- 2000-06-12 JP JP2000175067A patent/JP2001358310A/ja active Pending
-
2001
- 2001-06-06 US US09/874,319 patent/US6509594B2/en not_active Expired - Fee Related
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- 2001-06-12 KR KR1020010032665A patent/KR20010112611A/ko not_active Application Discontinuation
- 2001-06-12 EP EP01114227A patent/EP1164642A3/en not_active Withdrawn
- 2001-06-12 TW TW090114148A patent/TW522545B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP1164642A2 (en) | 2001-12-19 |
| EP1164642A3 (en) | 2004-03-10 |
| US20010050378A1 (en) | 2001-12-13 |
| CN1337717A (zh) | 2002-02-27 |
| US6509594B2 (en) | 2003-01-21 |
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| KR20010112611A (ko) | 2001-12-20 |
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Legal Events
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