JP2001358310A - 半導体記憶装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】 (修正有)
【課題】 不揮発性の半導体記憶装置のデータの保持時
間を従来よりも著しく長くできるようにする。 【解決手段】 MFMIS型トランジスタにデータが書
き込まれ強誘電体膜が分極状態になったときにおける、
上部電極と下部電極との間の電位差V、強誘電体膜の表
面電荷密度σ及び強誘電体膜の分極電荷pと、強誘電体
膜の厚さd及び真空の比誘電率ε0 との間に成り立つV
=(d/ε0 )×(σ−p)の関係式において(σ>
p)の関係が時間の経過によっても実質的に維持される
よう強誘電体膜の厚さdをキャリアの平均自由行程以上
とすることにより、上部電極の電荷は下部電極に到達で
きずリーク電流が遮断され電位差Vの低減を防ぐ。
間を従来よりも著しく長くできるようにする。 【解決手段】 MFMIS型トランジスタにデータが書
き込まれ強誘電体膜が分極状態になったときにおける、
上部電極と下部電極との間の電位差V、強誘電体膜の表
面電荷密度σ及び強誘電体膜の分極電荷pと、強誘電体
膜の厚さd及び真空の比誘電率ε0 との間に成り立つV
=(d/ε0 )×(σ−p)の関係式において(σ>
p)の関係が時間の経過によっても実質的に維持される
よう強誘電体膜の厚さdをキャリアの平均自由行程以上
とすることにより、上部電極の電荷は下部電極に到達で
きずリーク電流が遮断され電位差Vの低減を防ぐ。
Description
【0001】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタの上に強誘電体コンデンサが設けられてなるMF
MIS型トランジスタからなる半導体記憶装置に関す
る。
ジスタの上に強誘電体コンデンサが設けられてなるMF
MIS型トランジスタからなる半導体記憶装置に関す
る。
【0002】
【従来の技術】電界効果型トランジスタの上に強誘電体
コンデンサが設けられてなるMFMIS型トランジスタ
とは、Metal (金属)/Ferroelectric (強誘電体)/
Metal(金属)/Insulator (誘電体)/Semiconductor
(半導体)の積層構造を意味し、半導体基板上に形成
された電界効果型トランジスタと、該電界効果型トラン
ジスタの上に絶縁膜を介して形成された強誘電体コンデ
ンサとからなり、電界効果型トランジスタのゲート電極
と強誘電体コンデンサの下部電極とが電気的に接続され
た構造を有している。
コンデンサが設けられてなるMFMIS型トランジスタ
とは、Metal (金属)/Ferroelectric (強誘電体)/
Metal(金属)/Insulator (誘電体)/Semiconductor
(半導体)の積層構造を意味し、半導体基板上に形成
された電界効果型トランジスタと、該電界効果型トラン
ジスタの上に絶縁膜を介して形成された強誘電体コンデ
ンサとからなり、電界効果型トランジスタのゲート電極
と強誘電体コンデンサの下部電極とが電気的に接続され
た構造を有している。
【0003】以下、前述の構造を有するMFMIS型ト
ランジスタからなる半導体記憶装置の回路構成につい
て、図2を参照しながら説明する。
ランジスタからなる半導体記憶装置の回路構成につい
て、図2を参照しながら説明する。
【0004】図2に示すように、MFMIS型トランジ
スタは、電界効果型トランジスタ10と、該電界効果型
トランジスタ10の上に設けられた強誘電体コンデンサ
20とからなる。電界効果型トランジスタ10は、p型
のウエル領域11、ドレイン電極12、ソース電極13
及びゲート電極14を有しており、強誘電体コンデンサ
20は、下部電極21、強誘電体膜22及び上部電極2
3を有している。電界効果型トランジスタ10のゲート
電極14と強誘電体コンデンサ20の下部電極21とは
電気的に接続されおり、電界効果型トランジスタ10の
ゲート電極14がMFMIS型トランジスタの浮遊ゲー
トになると共に、強誘電体コンデンサ20の上部電極2
3は制御ゲート24に接続されている。
スタは、電界効果型トランジスタ10と、該電界効果型
トランジスタ10の上に設けられた強誘電体コンデンサ
20とからなる。電界効果型トランジスタ10は、p型
のウエル領域11、ドレイン電極12、ソース電極13
及びゲート電極14を有しており、強誘電体コンデンサ
20は、下部電極21、強誘電体膜22及び上部電極2
3を有している。電界効果型トランジスタ10のゲート
電極14と強誘電体コンデンサ20の下部電極21とは
電気的に接続されおり、電界効果型トランジスタ10の
ゲート電極14がMFMIS型トランジスタの浮遊ゲー
トになると共に、強誘電体コンデンサ20の上部電極2
3は制御ゲート24に接続されている。
【0005】ウエル領域11に対して正又は負となる電
圧を制御ゲート24に印加すると、強誘電体膜22の分
極方向が下向き又は上向きになるので、その後、制御ゲ
ート24を接地しても、浮遊ゲート14はウエル領域1
1に対して正又は負となる電位を持ち続ける。浮遊ゲー
ト14の電位が正である場合、浮遊ゲート14の電位を
電界効果型トランジスタ10のしきい値電圧よりも高く
しておくと、電界効果型トランジスタ10は常時オン状
態である。また、浮遊ゲート14の電位が負である場
合、浮遊ゲート14の電位の大きさに拘わらず、電界効
果型トランジスタ10は常時オフ状態である。
圧を制御ゲート24に印加すると、強誘電体膜22の分
極方向が下向き又は上向きになるので、その後、制御ゲ
ート24を接地しても、浮遊ゲート14はウエル領域1
1に対して正又は負となる電位を持ち続ける。浮遊ゲー
ト14の電位が正である場合、浮遊ゲート14の電位を
電界効果型トランジスタ10のしきい値電圧よりも高く
しておくと、電界効果型トランジスタ10は常時オン状
態である。また、浮遊ゲート14の電位が負である場
合、浮遊ゲート14の電位の大きさに拘わらず、電界効
果型トランジスタ10は常時オフ状態である。
【0006】このため、電界効果型トランジスタ10の
オン状態をデータ”1”に対応させると共に、電界効果
型トランジスタ10のオフ状態をデータ”0”に対応さ
せることにより、MFMIS型トランジスタに2値デー
タを蓄積しておくことができると共に、電界効果型トラ
ンジスタ10のドレイン・ソース電流の変化を検出する
ことにより、2値データを随時読み出しすることができ
る。
オン状態をデータ”1”に対応させると共に、電界効果
型トランジスタ10のオフ状態をデータ”0”に対応さ
せることにより、MFMIS型トランジスタに2値デー
タを蓄積しておくことができると共に、電界効果型トラ
ンジスタ10のドレイン・ソース電流の変化を検出する
ことにより、2値データを随時読み出しすることができ
る。
【0007】従って、MFMIS型トランジスタからな
る半導体記憶装置によると、電源をオフにして電界効果
型トランジスタのゲート電極(浮遊ゲート)14に印加
される電圧を0Vにしても、データを保持し続けること
ができる。
る半導体記憶装置によると、電源をオフにして電界効果
型トランジスタのゲート電極(浮遊ゲート)14に印加
される電圧を0Vにしても、データを保持し続けること
ができる。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、データを蓄積できる時間の
長さに制約があり、15時間程度に過ぎない。
半導体記憶装置においては、データを蓄積できる時間の
長さに制約があり、15時間程度に過ぎない。
【0009】以下、従来の半導体記憶装置によると、デ
ータの蓄積時間に制約がある原因について説明する。
ータの蓄積時間に制約がある原因について説明する。
【0010】図3は、図2に示したMFMIS型トラン
ジスタのデータ保持中の等価回路を示しており、図3に
おいて、Coxはゲート絶縁膜の容量値を示し、Cf は強
誘電体膜22の容量値を示し、Rは強誘電体膜22の抵
抗によって発生する抵抗成分である。
ジスタのデータ保持中の等価回路を示しており、図3に
おいて、Coxはゲート絶縁膜の容量値を示し、Cf は強
誘電体膜22の容量値を示し、Rは強誘電体膜22の抵
抗によって発生する抵抗成分である。
【0011】ところで、強誘電体キャパシタ20の下部
電極21と上部電極23との間は完全に絶縁されている
のではなくて、両者間には有限の抵抗値が存在し、該抵
抗値は高くても1×1010Ω・cm2 である。
電極21と上部電極23との間は完全に絶縁されている
のではなくて、両者間には有限の抵抗値が存在し、該抵
抗値は高くても1×1010Ω・cm2 である。
【0012】一方、電界効果型トランジスタ10のゲー
ト絶縁膜の容量値Coxは、ゲート絶縁膜として10nm
の厚さを持つシリコン酸化膜を用いた場合には、0.5
μF/cm2 程度である。また、強誘電体キャパシタ2
0の強誘電体膜22の容量値Cf は、100nmの厚さ
を持つ強誘電体膜22を用いた場合には、5μF/cm
2 程度である。
ト絶縁膜の容量値Coxは、ゲート絶縁膜として10nm
の厚さを持つシリコン酸化膜を用いた場合には、0.5
μF/cm2 程度である。また、強誘電体キャパシタ2
0の強誘電体膜22の容量値Cf は、100nmの厚さ
を持つ強誘電体膜22を用いた場合には、5μF/cm
2 程度である。
【0013】従って、浮遊ゲート14の初期電位をV0
とし、浮遊ゲート14のt時間後の電位をVとすると、
V=V0 ×e-t/CR……(1)となる。ここで、CRは
時定数であり、CはCoxとCf との合成容量であって、
C=Cox+Cf ……(2)である。
とし、浮遊ゲート14のt時間後の電位をVとすると、
V=V0 ×e-t/CR……(1)となる。ここで、CRは
時定数であり、CはCoxとCf との合成容量であって、
C=Cox+Cf ……(2)である。
【0014】従って、CR=(0.5+5)×10-6×
1010=5.5×104 (秒)≒15時間の関係が成り
立つ。
1010=5.5×104 (秒)≒15時間の関係が成り
立つ。
【0015】しかしながら、MFMIS型トランジスタ
からなる半導体記憶装置の今後の用途を考慮すると、デ
ータの保持時間としては、10年(≒3×108 秒)程
度が望ましい。
からなる半導体記憶装置の今後の用途を考慮すると、デ
ータの保持時間としては、10年(≒3×108 秒)程
度が望ましい。
【0016】前記に鑑み、本発明は、MFMIS型トラ
ンジスタからなる半導体記憶装置のデータの保持時間を
従来よりも著しく長くできるようにすることを目的とす
る。
ンジスタからなる半導体記憶装置のデータの保持時間を
従来よりも著しく長くできるようにすることを目的とす
る。
【0017】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、電界効果型トラン
ジスタと、該電界効果型トランジスタの上に形成された
強誘電体コンデンサとから構成されるMFMIS型トラ
ンジスタからなる半導体記憶装置を対象とし、MFMI
S型トランジスタにデータが書き込まれ強誘電体膜が分
極状態になったときにおける、上部電極と下部電極との
間の電位差V、強誘電体膜の表面電荷密度σ及び強誘電
体膜の分極電荷pと、強誘電体膜の厚さd及び真空の比
誘電率ε 0 との間に成り立つV=(d/ε0 )×(σ−
p)の関係式における(σ−p)の値が時間の経過に伴
って実質的に変化しないような特性を有している。
め、本発明に係る半導体記憶装置は、電界効果型トラン
ジスタと、該電界効果型トランジスタの上に形成された
強誘電体コンデンサとから構成されるMFMIS型トラ
ンジスタからなる半導体記憶装置を対象とし、MFMI
S型トランジスタにデータが書き込まれ強誘電体膜が分
極状態になったときにおける、上部電極と下部電極との
間の電位差V、強誘電体膜の表面電荷密度σ及び強誘電
体膜の分極電荷pと、強誘電体膜の厚さd及び真空の比
誘電率ε 0 との間に成り立つV=(d/ε0 )×(σ−
p)の関係式における(σ−p)の値が時間の経過に伴
って実質的に変化しないような特性を有している。
【0018】本発明に係る半導体記憶装置によると、V
=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Vは時間が経過
しても変化しないので、著しく長い時間例えば10年
(≒3×108 秒)程度の時間が経過しても、MFMI
S型トランジスタに書き込まれたデータは読み出すこと
ができる。
=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Vは時間が経過
しても変化しないので、著しく長い時間例えば10年
(≒3×108 秒)程度の時間が経過しても、MFMI
S型トランジスタに書き込まれたデータは読み出すこと
ができる。
【0019】本発明に係る半導体記憶装置において、強
誘電体膜の厚さdは、上部電極又は下部電極に存在する
キャリアの平均自由行程L以上に設定されていることが
好ましい。
誘電体膜の厚さdは、上部電極又は下部電極に存在する
キャリアの平均自由行程L以上に設定されていることが
好ましい。
【0020】このようにすると、上部電極又は下部電極
のキャリアは、対向する電極(下部電極又は上部電極)
に到達する前に捕獲準位により確実にトラップされるた
め、(σ−p)の値は時間の経過に伴って実質的に変化
せず、上部電極と下部電極との間の電位差Vは実質的に
不変であるから、十分に長い時間が経過した後において
もデータは保存される。
のキャリアは、対向する電極(下部電極又は上部電極)
に到達する前に捕獲準位により確実にトラップされるた
め、(σ−p)の値は時間の経過に伴って実質的に変化
せず、上部電極と下部電極との間の電位差Vは実質的に
不変であるから、十分に長い時間が経過した後において
もデータは保存される。
【0021】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体記憶装置について、図1を参照しながら説明す
る。
半導体記憶装置について、図1を参照しながら説明す
る。
【0022】図1は、本発明の一実施形態に係る半導体
記憶装置のデータ保持中の状態を示す断面模式図であっ
て、図1に示すように、MFMIS型トランジスタは、
電界効果型トランジスタ10と、該電界効果型トランジ
スタ10の上に形成された強誘電体コンデンサ20とか
らなる。電界効果型トランジスタ10は、p型のウエル
領域11、ドレイン電極12、ソース電極13及びゲー
ト電極14を有しており、強誘電体コンデンサ20は、
下部電極21、強誘電体膜22及び上部電極23を有し
ている。電界効果型トランジスタ10のゲート電極14
と強誘電体コンデンサ20の下部電極21とは電気的に
接続されている。
記憶装置のデータ保持中の状態を示す断面模式図であっ
て、図1に示すように、MFMIS型トランジスタは、
電界効果型トランジスタ10と、該電界効果型トランジ
スタ10の上に形成された強誘電体コンデンサ20とか
らなる。電界効果型トランジスタ10は、p型のウエル
領域11、ドレイン電極12、ソース電極13及びゲー
ト電極14を有しており、強誘電体コンデンサ20は、
下部電極21、強誘電体膜22及び上部電極23を有し
ている。電界効果型トランジスタ10のゲート電極14
と強誘電体コンデンサ20の下部電極21とは電気的に
接続されている。
【0023】本発明の一実施形態に係る半導体記憶装置
の特徴は、MFMIS型トランジスタにデータが書き込
まれ強誘電体膜が分極状態になったときにおける、上部
電極と下部電極との間の電位差V、強誘電体膜の表面電
荷密度σ及び強誘電体膜の分極電荷pと、強誘電体膜の
厚さd及び真空の比誘電率ε0 との間に成り立つV=
(d/ε0 )×(σ−p)の関係式における(σ−p)
の値が時間の経過に伴って実質的に変化しないような特
性を有していることであり、具体的には、強誘電体膜2
2の厚さdは、下部電極21又は上部電極23に存在す
るキャリア(ホール又は電子)の平均自由行程L以上に
設定されている。キャリアの平均自由行程Lとは、キャ
リアが強誘電体膜22中を移動する際に強誘電体膜22
中に分布する捕獲準位にトラップされて消滅したり又は
遮蔽されたりするまでの平均的な移動距離を意味する。
の特徴は、MFMIS型トランジスタにデータが書き込
まれ強誘電体膜が分極状態になったときにおける、上部
電極と下部電極との間の電位差V、強誘電体膜の表面電
荷密度σ及び強誘電体膜の分極電荷pと、強誘電体膜の
厚さd及び真空の比誘電率ε0 との間に成り立つV=
(d/ε0 )×(σ−p)の関係式における(σ−p)
の値が時間の経過に伴って実質的に変化しないような特
性を有していることであり、具体的には、強誘電体膜2
2の厚さdは、下部電極21又は上部電極23に存在す
るキャリア(ホール又は電子)の平均自由行程L以上に
設定されている。キャリアの平均自由行程Lとは、キャ
リアが強誘電体膜22中を移動する際に強誘電体膜22
中に分布する捕獲準位にトラップされて消滅したり又は
遮蔽されたりするまでの平均的な移動距離を意味する。
【0024】尚、キャリアの平均自由行程Lは、強誘電
体膜22における単位体積当たりの捕獲準位の数ひいて
は捕獲準位の密度によって決定されるので、強誘電体膜
22を形成する際の焼成温度又は焼成時間を調整して、
捕獲準位の密度を調整することにより、キャリアの平均
自由行程Lを制御することができる。
体膜22における単位体積当たりの捕獲準位の数ひいて
は捕獲準位の密度によって決定されるので、強誘電体膜
22を形成する際の焼成温度又は焼成時間を調整して、
捕獲準位の密度を調整することにより、キャリアの平均
自由行程Lを制御することができる。
【0025】以下、図1を参照しながら、強誘電体膜2
2の厚さdをキャリアの平均自由行程L以上に設定する
と、上部電極23と下部電極21との間の電位差は、十
分に長い時間が経過した後においても保存される理由に
ついて説明する。
2の厚さdをキャリアの平均自由行程L以上に設定する
と、上部電極23と下部電極21との間の電位差は、十
分に長い時間が経過した後においても保存される理由に
ついて説明する。
【0026】尚、図1において、1は強誘電体膜22に
おける分極を示し、2は負の分極電荷であり、3は正の
分極電荷である。また、4は上部電極23に存在し負の
分極電荷2と対応する(負の電極2とキャンセルされ
る)ホールであり、5は下部電極21に存在し正の分極
電荷3と対応する(正の電極3とキャンセルされる)電
子であり、6は上部電極23に存在し下部電極21との
間に電位差を発生させているホールであり、7は下部電
極21に存在し上部電極23との間に電位差を発生させ
ている電子であり、8はキャリアを捕獲する捕獲準位で
ある。
おける分極を示し、2は負の分極電荷であり、3は正の
分極電荷である。また、4は上部電極23に存在し負の
分極電荷2と対応する(負の電極2とキャンセルされ
る)ホールであり、5は下部電極21に存在し正の分極
電荷3と対応する(正の電極3とキャンセルされる)電
子であり、6は上部電極23に存在し下部電極21との
間に電位差を発生させているホールであり、7は下部電
極21に存在し上部電極23との間に電位差を発生させ
ている電子であり、8はキャリアを捕獲する捕獲準位で
ある。
【0027】図1に示すように、強誘電体膜22におけ
る分極1が下部電極21の方向を向いている場合、上部
電極23には電位差を発生させているホール6が存在す
ると共に、下部電極21には電位差を発生させている電
子7が存在している。例えば、上部電極23のホール6
が強誘電体膜22中を移動して下部電極21に到達し、
下部電極23の電子7と結びつくと、上部電極23と下
部電極21との間の電位差は低減する。
る分極1が下部電極21の方向を向いている場合、上部
電極23には電位差を発生させているホール6が存在す
ると共に、下部電極21には電位差を発生させている電
子7が存在している。例えば、上部電極23のホール6
が強誘電体膜22中を移動して下部電極21に到達し、
下部電極23の電子7と結びつくと、上部電極23と下
部電極21との間の電位差は低減する。
【0028】ところが、強誘電体膜22の厚さdはキャ
リアの平均自由行程L以上であるため、上部電極23の
ホール6は強誘電体膜22中を移動する際に、確率的に
は必ず捕獲準位8にトラップされる。このため、上部電
極23のホール6は下部電極21に到達できないため、
下部電極23の電子7と結びつくことができず、これに
よって、上部電極23と下部電極21との間の電位差は
低減しない。
リアの平均自由行程L以上であるため、上部電極23の
ホール6は強誘電体膜22中を移動する際に、確率的に
は必ず捕獲準位8にトラップされる。このため、上部電
極23のホール6は下部電極21に到達できないため、
下部電極23の電子7と結びつくことができず、これに
よって、上部電極23と下部電極21との間の電位差は
低減しない。
【0029】以下、前記の現象を電磁学的に説明する。
【0030】強誘電体膜22の電場の強さをEとし、真
空の比誘電率をε0 とし、上部電極23の表面電荷の密
度をσとし、データの保持動作が行なわれた直後の強誘
電体膜22における分極電荷の大きさをpとすると、ガ
ウスの定理より、ε0×E+p=σ となるので、E=
(σ−p)/ε0 となる。
空の比誘電率をε0 とし、上部電極23の表面電荷の密
度をσとし、データの保持動作が行なわれた直後の強誘
電体膜22における分極電荷の大きさをpとすると、ガ
ウスの定理より、ε0×E+p=σ となるので、E=
(σ−p)/ε0 となる。
【0031】上部電極23と下部電極21との間の電位
差Vは、V=E×d=(d/ε0 )×(σ−p)で表わ
される。つまり、上部電極23と下部電極21との間の
電位差Vは、上部電極23の表面電荷の密度σと、強誘
電体膜22の分極電荷pとの差によって発生する。とこ
ろで、上部電極23と下部電極21との間の電位差Vは
正である(V>0)から、σ>pとなる。
差Vは、V=E×d=(d/ε0 )×(σ−p)で表わ
される。つまり、上部電極23と下部電極21との間の
電位差Vは、上部電極23の表面電荷の密度σと、強誘
電体膜22の分極電荷pとの差によって発生する。とこ
ろで、上部電極23と下部電極21との間の電位差Vは
正である(V>0)から、σ>pとなる。
【0032】電流のリークにより、上部電極23の表面
電荷が下部電極21に到達し、これによって、上部電極
23の表面電荷が消滅するならば、強誘電体膜22の分
極電荷pは不変である一方、上部電極23の表面電荷密
度σのみが減少するので、十分に長い時間が経過した後
には、σ=pとなってV=0となる。
電荷が下部電極21に到達し、これによって、上部電極
23の表面電荷が消滅するならば、強誘電体膜22の分
極電荷pは不変である一方、上部電極23の表面電荷密
度σのみが減少するので、十分に長い時間が経過した後
には、σ=pとなってV=0となる。
【0033】ところが、上部電極23の表面電荷が、下
部電極21に到達する前に捕獲準位8により確実にトラ
ップされるならば、上部電極23の表面電荷密度σが減
少する量と対応する量だけ強誘電体膜22の分極電荷p
も減少するため、十分に長い時間が経過した後において
も、σ>pの関係が維持されるので、上部電極23と下
部電極21との間の電位差Vは不変である。
部電極21に到達する前に捕獲準位8により確実にトラ
ップされるならば、上部電極23の表面電荷密度σが減
少する量と対応する量だけ強誘電体膜22の分極電荷p
も減少するため、十分に長い時間が経過した後において
も、σ>pの関係が維持されるので、上部電極23と下
部電極21との間の電位差Vは不変である。
【0034】従って、本実施形態のように、MFMIS
型トランジスタにデータが書き込まれて強誘電体膜22
が分極状態になったときにおける、上部電極23と下部
電極21との間の電位差V、強誘電体膜22の表面電荷
密度σ及び強誘電体膜22の分極電荷pと、強誘電体膜
22の厚さd及び真空の比誘電率ε0 との間に成り立つ
V=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないよう
な特性を有していると、上部電極23と下部電極21と
の間の電位差Vは不変であるから、十分に長い時間が経
過した後においてもデータは保存される。
型トランジスタにデータが書き込まれて強誘電体膜22
が分極状態になったときにおける、上部電極23と下部
電極21との間の電位差V、強誘電体膜22の表面電荷
密度σ及び強誘電体膜22の分極電荷pと、強誘電体膜
22の厚さd及び真空の比誘電率ε0 との間に成り立つ
V=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないよう
な特性を有していると、上部電極23と下部電極21と
の間の電位差Vは不変であるから、十分に長い時間が経
過した後においてもデータは保存される。
【0035】また、本実施形態においては、前述したよ
うに、強誘電体膜22の厚さdはキャリアの平均自由行
程L以上であるから、上部電極23の表面電荷は、下部
電極21に到達する前に捕獲準位8により確実にトラッ
プされるため、(σ−p)の値は時間の経過に伴って実
質的に変化しない。このため、上部電極23と下部電極
21との間の電位差Vは不変であるから、十分に長い時
間が経過した後においてもデータは保存される。
うに、強誘電体膜22の厚さdはキャリアの平均自由行
程L以上であるから、上部電極23の表面電荷は、下部
電極21に到達する前に捕獲準位8により確実にトラッ
プされるため、(σ−p)の値は時間の経過に伴って実
質的に変化しない。このため、上部電極23と下部電極
21との間の電位差Vは不変であるから、十分に長い時
間が経過した後においてもデータは保存される。
【0036】
【発明の効果】本発明に係る半導体記憶装置によると、
V=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Vは時間が経過
しても変化しないので、著しく長い時間例えば10年
(≒3×108 秒)程度の時間が経過しても、MFMI
S型トランジスタに書き込まれたデータは読み出すこと
ができる。
V=(d/ε0 )×(σ−p)の関係式における(σ−
p)の値が時間の経過に伴って実質的に変化しないた
め、上部電極と下部電極との間の電位差Vは時間が経過
しても変化しないので、著しく長い時間例えば10年
(≒3×108 秒)程度の時間が経過しても、MFMI
S型トランジスタに書き込まれたデータは読み出すこと
ができる。
【図1】本発明の一実施形態に係る半導体記憶装置のデ
ータ保持中の状態を示す断面模式図である。
ータ保持中の状態を示す断面模式図である。
【図2】本発明及び従来の半導体記憶装置を構成するM
FMIS型トランジスタの回路図である。
FMIS型トランジスタの回路図である。
【図3】本発明及び従来の半導体記憶装置を構成するM
FMIS型トランジスタの等価回路図である。
FMIS型トランジスタの等価回路図である。
1 分極 2 負の分極電荷 3 正の分極電荷 4 負の分極電荷 5 正の分極電荷 6 電位差を発生させるホール 7 電位差を発生させる電子 8 捕獲準位
Claims (2)
- 【請求項1】 電界効果型トランジスタと、該電界効果
型トランジスタの上に形成された強誘電体コンデンサと
から構成されるMFMIS型トランジスタからなる半導
体記憶装置であって、 前記MFMIS型トランジスタにデータが書き込まれ強
誘電体膜が分極状態になったときにおける、上部電極と
下部電極との間の電位差V、強誘電体膜の表面電荷密度
σ及び強誘電体膜の分極電荷pと、強誘電体膜の厚さd
及び真空の比誘電率ε0 との間に成り立つV=(d/ε
0 )×(σ−p)の関係式における(σ−p)の値が時
間の経過に伴って実質的に変化しないような特性を有し
ていることを特徴とする半導体記憶装置。 - 【請求項2】 前記強誘電体膜の厚さdは、前記上部電
極又は下部電極に存在するキャリアの平均自由行程L以
上に設定されていることを特徴とする請求項1に記載の
半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000175067A JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
US09/874,319 US6509594B2 (en) | 2000-06-12 | 2001-06-06 | Semiconductor memory device having MFMIS transistor and increased data storage time |
CN01118761A CN1337717A (zh) | 2000-06-12 | 2001-06-11 | 半导体存储装置 |
EP01114227A EP1164642A3 (en) | 2000-06-12 | 2001-06-12 | Semiconductor memory |
TW090114148A TW522545B (en) | 2000-06-12 | 2001-06-12 | Semiconductor memory |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000175067A JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
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Publication Number | Publication Date |
---|---|
JP2001358310A true JP2001358310A (ja) | 2001-12-26 |
Family
ID=18676998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000175067A Pending JP2001358310A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
Country Status (6)
Country | Link |
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US (1) | US6509594B2 (ja) |
EP (1) | EP1164642A3 (ja) |
JP (1) | JP2001358310A (ja) |
KR (1) | KR20010112611A (ja) |
CN (1) | CN1337717A (ja) |
TW (1) | TW522545B (ja) |
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---|---|---|---|---|
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US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
JP3239109B2 (ja) * | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
US6151241A (en) * | 1999-05-19 | 2000-11-21 | Symetrix Corporation | Ferroelectric memory with disturb protection |
JP2001102465A (ja) * | 1999-09-30 | 2001-04-13 | Rohm Co Ltd | 不揮発性メモリ |
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- 2000-06-12 JP JP2000175067A patent/JP2001358310A/ja active Pending
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2001
- 2001-06-06 US US09/874,319 patent/US6509594B2/en not_active Expired - Fee Related
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- 2001-06-12 KR KR1020010032665A patent/KR20010112611A/ko not_active Application Discontinuation
- 2001-06-12 EP EP01114227A patent/EP1164642A3/en not_active Withdrawn
- 2001-06-12 TW TW090114148A patent/TW522545B/zh active
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EP1164642A3 (en) | 2004-03-10 |
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TW522545B (en) | 2003-03-01 |
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