KR100624463B1 - 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및그 동작 방법 - Google Patents

노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및그 동작 방법 Download PDF

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Abstract

노어 셀어레이 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 본 발명에 따른 비휘발성 메모리 소자는, 복수의 행과 열의 매트릭스로 배열된 단위셀들을 포함한다. 각 단위셀은 서로 다른 형태의 제 1 메모리부와 제 2 메모리부를 포함하고, 두 메모리부는 소오스와 드레인을 공유한다. 하나의 행에 배열된 단위셀들의 제 1 메모리부는 하나의 워드 라인에 연결되고, 하나의 열에 배열된 단위셀들의 드레인은 하나의 비트 라인에 연결된다.

Description

노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법{NOR-type hybrid multi-bit non-volatile memory device and method of operating the same}
도 1은 본 발명의 일 실시예에 따른 노어 구조의 하이브리드 비휘발성 메모리 소자를 보여주는 개략적인 회로도이다.
도 2는 도 1의 소자의 단위셀을 보여주는 단면도이다.
도 3은 도 2의 단위셀의 스위치의 전압-전류 특성을 보여주는 그래프이다.
도 4는 도 2의 단위셀의 제 2 스토리지 노드의 전압-전류 특성을 보여주는 그래프이다.
도 5는 도 2의 단위셀의 제 1 메모리부의 선택적인 동작을 보여주는 단면도이다.
도 6은 도 2의 단위셀의 제 2 메모리부의 선택적인 동작을 보여주는 단면도이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 멀티비트로 동작하는 비휘발성 메모리 소자(non-volatile memory; NVM) 및 그 동작 방법에 관한 것이다.
최근 휴대폰 또는 디지털 카메라 시장의 확대로 종래의 컴퓨터에서 사용되는 휘발성 메모리 소자, 예컨대 디램과는 달리 비휘발성 메모리 소자의 수요가 증가하고 있다. 이러한 비휘발성 메모리 소자는, 빠른 처리 속도를 가지면서도 전원이 차단될지라도 그들 내에 데이터를 저장하고 있다.
비휘발성 메모리 소자에는 크게 트랜지스터의 문턱 전압 천이(threshold voltage transition)를 이용하는 것과, 전하 이동(charge displacement)을 이용하는 것과, 저항 변화를 이용하는 것들이 있다. 문턱 전압 천이를 이용하는 것으로는 부유 게이트(floating gate)를 스토리지 노드로 이용하는 플래시(flash) 메모리와 전하 트랩(charge trap)을 스토리지 노드로 이용하는 소노스(SONOS) 메모리가 있다. 전하 이동을 이용하는 것으로는 나노-크리스탈 또는 폴리머의 강유전체 메모리(FRAM)가 있다. 또한, 저항 변화를 이용하는 것으로는 자기 메모리(MRAM), 상전이 메모리(PRAM) 및 복합 금속 산화막을 이용하는 저항 메모리(RRAM), 폴리머 메모리(polymer memory) 등이 있다.
하지만, 이러한 비휘발성 메모리 소자들에 있어서, 미세 공정 기술의 한계로 인하여, 메모리 집적도 및 메모리 속도 증가는 한계에 직면하고 있다. 이에 따라, 보다 좁은 폭의 미세 공정 기술을 이용하는 것 외에, 메모리 용량 및 메모리 속도를 증가시키는 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것 으로서, 동일 또는 유사한 미세 선폭의 집적도 기술을 사용하면서도 하나의 단위셀을 하이브리드(hybrid) 구조로 배치함으로써, 멀티비트 동작이 가능한 노어(NOR) 구조의 비휘발성 메모리 소자를 제공하는 데 있다. 여기에서 하이브리드 구조라 함은 서로 동작 방식, 예컨대 메모리 저장 방식이 다른 두 구조를 하나의 단위셀로 형성하는 것을 말한다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 노어 구조의 하이브리드 비휘발성 메모리 소자의 멀티비트 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 단위셀(unit cell)들이 복수의 행과 열의 매트릭스로 배열되는 노어(NOR) 셀어레이(cell array) 구조(또는 노어 구조)의 하이브리드 멀티비트 비휘발성 메모리 소자가 제공된다. 상기 각 단위셀은, 채널(channel)과 전하를 저장할 수 있는 제 1 스토리지 노드를 포함하여 상기 제 1 스토리지 노드의 전하 저장 여부에 따른 상기 채널의 문턱전압의 변화를 이용하여 데이터를 읽을 수 있는 제 1 메모리부와, 인가되는 전압에 따라 가변 저항 특성을 갖는 제 2 스토리지 노드와 상기 제 2 스토리지 노드와 연결되는 스위치(switch)를 포함하고 있는 제 2 메모리부를 포함한다. 또한, 상기 제 1 메모리부와 상기 제 2 메모리부는 소오스 및 드레인를 공유한다. 또한, 상기 하나의 행에 배열된 상기 단위셀들의 제 1 메모리부는 하나의 워드 라인(word line)에 연결되고, 상기 하나의 열에 배열된 상기 단위셀들의 상기 드레인은 하나의 비트 라인(bit line)에 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 단위셀들이 복수의 행과 열의 매트릭스로 배열되는 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자가 제공된다. 상기 각 단위셀은, 반도체 기판에 형성된 채널과; 상기 채널 양단에 인접하여 형성된 소오스 및 드레인; 상기 채널 상의 제 1 절연막; 상기 제 1 절연막 상의 전하 저장 매체용 제 1 스토리지 노드; 상기 스토리지 노드 상의 제 2 절연막; 상기 제 2 절연막 상의 제어 게이트 전극; 상기 제어 게이트 전극 상의 제 3 절연막; 상기 제 3 절연막 상의 가변 저항 매체용 제 2 스토리지 노드; 및 상기 제 2 스토리지 노드와, 상기 소오스 또는 상기 드레인을 연결하는 스위치를 포함한다. 또한, 상기 하나의 행에 배열된 상기 단위셀들의 상기 제어 게이트 전극은 하나의 워드 라인에 연결되고, 상기 하나의 열에 배열된 상기 단위셀들의 상기 드레인은 하나의 비트 라인에 연결된다.
본 발명의 실시예들의 일측면에서, 상기 제 1 스토리지 노드는 폴리실리콘, 실리콘 질화막, 실리콘 도트 또는 금속 도트(metal dot)로 형성될 수 있다. 상기 제 2 스토리지 노드는 인가되는 전압에 따라 저항이 변하는 저항 상태 변화 저장 물질로서 Nb2O5, SrTiO3(Cr 도핑), ZrOx, GST(GeSbxTey), NiO, TiO2 및 HfO의 그룹에서 선택된 어느 하나로 형성될 수 있다. 상기 스위치는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막, 예컨대 V2O5 또는 TiO로 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 상기 본 발명의 일 태양에 따른 메모리 소자를 이용한 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법이 제공된다. 상기 동작 방법에 따르면, 하나의 상기 워드 라인과 하나의 상기 비트 라인을 선택하여 하나의 상기 단위셀을 선택한다. 그리고, 상기 선택된 단위셀과 연결된 상기 워드 라인에 인가되는 제 1 전압을 조절하여 상기 제 1 메모리부의 상기 채널을 통한 전류의 흐름을 유도하여 상기 제 1 메모리부를 제어한다. 그리고, 상기 선택된 단위셀과 연결된 상기 비트 라인에 인가되는 제 2 전압을 조절하여 상기 제 2 메모리부의 상기 스위치를 통한 전류의 흐름을 유도하여 상기 제 2 메모리부를 제어한다.
본 발명의 실시예의 일 측면에서, 상기 제 1 메모리부에 대한 기록 동작은, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐르지 않도록 임계전압 이하로 하고, 상기 제 1 전압을 기록전압이 되도록 하여, 상기 제 1 스토리지 노드에 전하를 축적시켜 수행할 수 있다. 상기 제 2 메모리부에 대한 기록 동작은, 상기 제 1 전압을 상기 채널을 통해서 전류가 흐르지 않도록 문턱전압 이하로 하고, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐를 수 있는 임계전압 이상의 기록전압이 되도록 하여, 상기 제 2 스토리지 노드의 저항 변화를 유도하여 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위 하여 그 크기가 과장되어 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 노어(NOR) (셀어레이) 구조의 하이브리드 비휘발성 메모리 소자의 개략적인 회로도가 설명된다. 노어 셀어레이 구조는 행과 열의 매트릭스로 배열된 복수의 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)을 포함한다. 도 1에서는 3 X 3 단위셀 구조가 예시적으로 도시되었으며, 본 발명의 범위는 여기에 제한되지 않는다.
매트릭스는 서로 수직으로 배치된 복수의 워드 라인들(W1, W2, W3, W4)과 복수의 비트 라인들(B1, B2, B3)에 의해 배치된다. 예컨대, 도 1에서는 워드 라인들(W1, W2, W3, W4)이 행으로 배치되고, 비트 라인들(B1, B2, B3)이 열로 배치된 매트릭스 구조가 도시되었다. 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)은 매트릭스 구조와 1:1 대응하도록 배치될 수 있다.
구체적으로 보면, 예를 들어 도 1에서 단위셀(C11)은 워드 라인(W1)과 비트 라인(B1)에 연결되도록 하고, 단위셀(C21)은 워드 라인(W2)과 비트 라인(B1)에 연결되도록 각각 대응하여 배치되어 있다. 즉, 도면에서 단위셀의 첨자는 순서대로 워드 라인과 비트 라인 번호와 각각 대응하도록 할 수 있다.
단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)은 동일 또는 유사한 구조를 갖는다. 따라서, 하나의 단위셀(C11)을 예로 들어, 단위셀 구조를 설명할 수 있다. 단위셀(C11)은 제 1 스토리지 노드(130)를 포함하는 제 1 메모리부와 제 2 스토리지 노드(150)를 포함하는 제 2 메모리부가 결합된 하이브리드 구조를 갖는다. 제 1 메모리부와 제 2 메모리부는 도 2를 참조하여 이후에서 설명되듯이 소오스(115)와 드레인(110)을 공유하고 있다.
단위셀들(C11)의 제 1 메모리부는 워드 라인(W1)에 각각 연결되고, 제 1 메모리부와 제 2 메모리부에 공유된 드레인(110)은 비트 라인(B1)에 연결된다. 같은 행에 배치된 단위셀들, 예컨대 제 1 행에 배치된 단위셀들(C11, C12, C13)은 같은 워드 라인(W1)에 연결된다. 보다 구체적으로는, 이후 도 2에서 설명되듯이, 단위셀(C11)의 제어 게이트 전극(140)이 제 1 워드 라인(W1)에 연결될 수 있다.
또한, 같은 열에 배치된 단위셀들, 예컨대 제 1 열에 배치된 단위셀들(C11, C21, C31, C41)의 드레인(110)이 제 1 비트 라인(B1)에 연결될 수 있다. 나머지 비트 라인들(B2, B3) 및 워드 라인들(W1, W2, W3, W4)에 대해서도 동일한 방식이 적용될 것이다.
도 2를 참조하면, 단위셀(C11)이 보다 상세하게 설명된다. 전술한 바와 같이, 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)은 서로 동일 또는 유사한 구조를 갖고 있으므로, 이하에서는 하나의 단위셀(C11)의 구조를 예시적으로 설명한다. 단위셀(C11)은 저장 매체로서 제 1 스토리지 노드(130)와 제 2 스토리지 노드(150)의 두 개의 서로 다른 형태를 복합적으로 이용한다.
제 1 스토리지 노드(130)를 포함하는 제 1 메모리부는 게이트 스택 구조로 형성될 수 있다. 즉, 제 1 스토리지 노드(130)는 문턱 전압 천이를 이용하는 메모리 소자, 예를 들어 플래시 메모리 또는 소노스 메모리의 저장 매체로서 이용된다. 제 1 스토리지 노드(130)는 반도체 기판(105)의 채널(120)과 제어 게이트 전극(140) 사이에서 부유되어(floated) 있다.
구체적으로 보면, 채널(120)과 제 1 스토리지 노드(130) 사이에는 제 1 절연막(125)이 개재되고, 제 1 스토리지 노드(130)와 제어 게이트전극 (140) 사이에는 제 2 절연막(135)이 더 개재될 수 있다. 제어 게이트 전극(140) 상에는 제 3 절연막(145)이 더 형성될 수 있다. 제 1 스토리지 노드(130), 제 2 절연막(135), 제어 게이트 전극(140) 및 제 3 절연막(145)의 게이트 스택 측벽에는 제 4 절연막(158)이 더 형성되어 있을 수 있다.
제 1 스토리지 노드(130)는 전하를 저장하기 위하여 폴리실리콘, 실리콘 질화막, 실리콘 도트 또는 금속 도트(metal dot)로 형성될 수 있다. 제 1 절연막(125)은 전하의 터널링(tunneling)이 용이한 두께를 갖는 실리콘 산화막, 실리콘 질화막 또는 고유전율(high-k) 절연막으로 형성될 수 있다. 제 2 절연막(135)은 실리콘 산화막 또는 실리콘 질화막을 포함하여 형성될 수 있다. 제어 게이트 전극(140)은 폴리실리콘을 포함하여 형성될 수 있으며, 예컨대 폴리실리콘 상에 금속 또는 금속 실리사이드를 포함하여 형성될 수 있다. 제 3 및 제 4 절연막들(145, 158)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함하여 형성될 수 있다.
또한, 반도체 기판(105)의 채널(120) 양측에는 소오스(115) 및 드레인(110)이 인접하여 있다. 보다 구체적으로 보면, 소오스(115) 및 드레인(110)은 반도체 기판(105)과 다이오드 구조를 형성하고 있을 수 있다. 즉, 반도체 기판(105)이 p형인 경우, 소오스(115) 및 드레인(110)은 n형으로 도핑되어 있을 수 있다.
드레인(110)은 도 1에서 설명된 바와 같이 비트 라인(B1, 170)으로 연결된 다. 예를 들어, 비트 라인(B1, 170)과 드레인(110)은 제 1 콘택 플러그(160)를 통해서 연결될 수 있다. 또한, 소오스(115)는 접지될 수 있다. 예를 들어, 소오스(115)는 제 2 콘택 플러그(165)를 통해서 접지 배선(175)으로 연결될 수 있다.
따라서, 드레인(110)으로부터 채널(120)을 통한 소오스(115)로의 하나의 회로가 형성된다. 이때, 채널(120)의 전기적인 턴-온(turn-on) 또는 턴-오프(turn-off) 여부는 제어 게이트 전극(140)을 통해서 조절한다. 보다 자세하게는, 제어 게이트(140)에 문턱전압 이상을 인가하면 채널(120)이 턴-온 되고, 문턱 전압 이하의 전압을 인가하면 채널(120)이 턴-오프 된다.
한편, 제 2 스토리지 노드(150)는 스위치(155)와 직렬 연결되고, 이들(150, 155)의 일단은 각각 소오스(115) 또는 드레인(110)에 연결된다. 예를 들어, 도 2에서 제 2 스토리지 노드(150)가 드레인(110)으로 연결되고, 스위치(155)가 소오스(115)로 연결되는 것으로 도시되었으나, 그 반대도 가능하다.
보다 구체적으로 보면, 제 2 스토리지 노드(150)는 제 3 절연막(145) 상에 형성되고 제 1 콘택 플러그(160)를 통해서 드레인(110)에 연결될 수 있다. 스위치(155)는 제 3 절연막(145) 상에 형성되고 제 2 콘택 플러그(165)를 통해서 소오스(115)에 연결될 수 있다.
제 2 스토리지 노드(150)는 인가되는 전압에 따라 저항이 변하는 저항 상태 변화 저장 물질인 것이 바람직하다. 예를 들어, 제 2 스토리지 노드(150)는 Nb2O5, SrTiO3(Cr 도핑), ZrOx, GST(GeSbxTey), NiO, TiO2 및 HfO의 그룹에서 선택된 어느 하나일 수 있다. 또한, 스위치(155)는 임계전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막(transition metal oxide; TMO), 예컨대 V2O5 또는 TiO로 형성될 수 있다.
도 3을 참조하면, 스위치(155)의 전압-전류 특성이 설명된다. 스위치(155) 양단에 인가된 전압이 임계전압(Vth) 이하인 경우에는 스위치(155)를 통해서 전류가 거의 흐르지 않으나, 임계전압 보다 커지게 되면 전류가 급격히 증가한다. 따라서, 스위치(155)는 정류 다이오드(rectifying diode)로 이용될 수 있다. 즉, 스위치(155)는 제 2 스토리지 노드(150)로의 전류 흐름을 제어하는 역할을 할 수 있다.
보다 구체적으로 보면, 스위치(155)는 양단에 임계전압, 예컨대 VOx의 경우 1.5V가 인가될 때까지 거의 부도체에 가깝다. 이 경우, 소오스(115)와 드레인(110) 사이에 인가된 대부분의 전압이 저항이 높은 스위치(155) 양단에 걸린다. 하지만, 스위치(155)에 걸리는 전압이 임계전압을 넘게 되면, 스위치(155)는 순간 도전체로 변환되어 이를 통한 전류가 급격히 증가한다.
이에 따라, 소오스(115)와 드레인(110)에 인가된 전압이 스위치(155)와 제 2 스토리지 노드(150)로 분배되면서 소오스(115)와 드레인(110) 간에 채널(120)을 통한 회로 외에 다른 회로가 형성된다.
도 4를 참조하면, NiO로 형성된 제 2 스토리지 노드(150)의 전압-전류 특성이 설명된다. 이는 예시적인 것으로서, 저항 상태 변화 저장 물질에 따라서는 다른 모양의 그래프가 형성될 수 있다. 다만, 인가된 전압에 따라서 저항이 변할 수 있 다는 점에서는 공통된다.
제 2 스토리지 노드(150)에 초기 전압이 인가되면(경로 10), 어떤 임계전압, 예컨대 NiO의 경우 4.5V 까지는 전류가 거의 흐르지 않는다. 즉, 제 2 스토리지 노드(150)는 높은 저항값을 보인다(리셋 상태). 하지만, 임계전압을 넘어서면 전류가 급격히 증가한다. 일단, 임계전압 이상의 전압이 가해지고 난 후, 다시 0부터 전압을 인가하면(경로 20), 높은 전류가 흐른다. 즉, 제 2 스토리지 노드(150)는 낮은 저항값을 보인다(셋 상태). 하지만, 다시 리셋 전압이상으로 전압이 증가하면 전류는 급격히 감소한다(경로 30). 즉, 제 2 스토리지 노드(150)의 저항이 다시 리셋 상태의 높은 저항값으로 환원된다. 이후 전압을 계속 증가시키면(경로 40), 초기 리셋 상태와 동일한 경로를 보인다.
즉, 제 2 스토리지 노드(150)는 임계전압 또는 리셋전압을 경계로 비저항이 변하게 되며, 이러한 저항 변화는 인가 전압이 없어진 후에도 일정 범위의 전압 구간 내에서는 유지된다. 따라서, 제 2 스토리지 노드(150)는 비휘발성 메모리 소자의 저장 매체로 이용될 수 있게 된다.
다시 도 1을 참조하여, 노어 구조의 하이브리드 비휘발성 메모리 소자의 동작 방법을 설명한다. 매트릭스로 배열된 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)에 대한 접근은 워드 라인들(W1, W2, W3, W4) 및 비트 라인들(B1, B2, B3)을 선택함으로써 수행할 수 있다.
예를 들어, 하나의 단위셀(C11)을 선택하기 위해서는, 워드 라인(W1)과 비트 라인(B1)을 선택하여 이들(W1, B1)에만 각각의 동작 파워, 예컨대 동작 전압이 인 가되게 한다. 보다 구체적으로 워드 라인(W1)에 제 1 전압을 인가하고, 비트 라인(B1)에 제 2 전압을 인가할 수 있다. 마찬가지 방식으로 다른 단위셀들을 개별적으로 선택할 수 있다. 이 경우, 선택되지 않은 워드 라인(W2, W3, W4) 및 비트 라인들(B2, B3, B4)은 부유되거나 또는 0V의 전압이 인가될 수 있다.
도 5 및 도 6을 참조하면, 선택된 단위셀(C11)의 동작 방법이 설명된다.
도 5를 참조하면, 워드 라인(W1)에 인가된 제 1 전압 즉, 제어 게이트 전극(140)과 채널(120) 사이에 인가되는 전압을 문턱전압 이상으로 하여 채널(120)을 턴-온 시킨다. 그리고, 비트 라인(B1, 170)을 통해 드레인(110)에 인가되는 제 2 전압은 스위치(155)에 임계전압 이하가 인가되도록 한다.
이에 따라, 스위치(155) 및 제 2 스토리지 노드(150)를 거쳐가는 소오스(115) 및 드레인(110)간의 회로(a)를 통한 전자의 흐름, 즉 전류의 흐름은 없게 된다. 그 대신, 채널(120)을 거쳐가는 소오스(115) 및 드레인(110)간의 회로(b)를 통해서는 전자 또는 전류가 흐를 수 있게 된다. 즉, 채널(120)은 턴-온 상태가 되고, 스위치(155)는 턴-오프 상태가 된다고 할 수 있다. 도면에서 화살표는 전자의 흐름을 나타낸 것이고, 전류의 흐름은 그 반대 방향이 된다.
제 1 스토리지 노드(130)에 대한 기록 동작은, 드레인(110)으로 인가되는 제 2 전압을 임계전압 이하로 하고, 제어 게이트 전극(140)으로 인가되는 제 1 전압은 기록전압이 되게 하여 수행한다. 기록전압은 채널(120)에 대한 문턱전압 이상의 전압이 될 수 있다.
그 결과, 스위치(155)를 통한 전류 또는 전자의 흐름은 차단되고, 채널(120) 을 통한 전자 또는 전류의 흐름만 있게 된다. 이에 따라, 채널(120)로부터 제 1 절연막(125)을 통한 채널링 또는 핫캐리어 주입에 의해 제 1 스토리지 노드(130)로 전하, 예컨대 전자가 저장될 수 있다. 제 1 스토리지 노드(130)에 전자가 축적되면 p형 채널(120)의 문턱전압이 높아진다.
이 경우, 제 1 스토리지 노드(130)에 대한 소거 동작은, 제어 게이트 전극(140)으로 인가되는 제 1 전압이 소거 전압이 되도록 하여 수행할 수 있다. 예를 들어, 제어 게이트 전극(140)에 음의 전압을 인가함으로써 제 1 스토리지 노드(130)의 전자를 소거할 수 있다. 보다 구체적으로 보면, 제 1 스토리지 노드(130)에 저장된 전자가 터널링에 의해 채널(120)로 제거될 수 있다. 이에 따라, 채널(120)의 문턱전압이 기록 상태 전의 초기 상태로 낮아진다.
제 1 스토리지 노드(130)에 대한 읽기 동작은, 드레인(110)으로 인가되는 제 2 전압을 임계전압 이하로 하고, 제어 게이트 전극(140)으로 인가되는 제 1 전압은 읽기전압이 되게 하여 수행한다. 읽기전압은 기록 상태와 소거 상태의 채널(120)의 문턱전압을 고려하여 정할 수 있다.
예를 들어, 읽기 전압은 기록 상태에서는 채널(120)이 턴-오프 되고, 소거 상태에서는 채널(120)이 턴-온 되는 전압을 선택할 수 있다. 이에 따라, 기록 상태에서는 채널(120)을 통해서 전류가 흐르지 않게 되고, 소거 상태에서는 채널(120)을 통해서 전류가 흐르게 된다. 즉, 읽기 동작은 채널(120)을 통해 흐르는 전류를 감지하여, 기록 상태 또는 소거 상태를 인지할 수 있다.
도 6을 참조하면, 제 2 스토리지 노드(150)에 대한 선택적인 동작이 설명된 다. 워드 라인(W1)에 인가된 전압 즉, 제어 게이트 전극(140)과 채널(120) 사이에 인가되는 전압을 문턱전압 이하, 예컨대 0V로 하여 채널(120)을 턴-오프 시킨다. 그리고, 비트 라인(B1, 170)을 통해 드레인(110)에 인가되는 전압은 스위치(155)에 임계전압 이상이 인가되도록 한다.
이에 따라, 채널(120)을 거쳐가는 소오스(115) 및 드레인(110)간의 회로(b)를 통해서는 전자 또는 전류가 흐를 수 없게 된다. 그 대신, 스위치(155) 및 제 2 스토리지 노드(150)를 거쳐가는 소오스(115) 및 드레인(110)간의 회로(a)를 통한 전자의 흐름, 즉 전류의 흐름이 생긴다. 즉, 채널(120)은 턴-오프 상태로 유지되고, 스위치(155)는 전류를 흐를 수 있는 턴-온 상태가 된다고 말할 수 있다.
제 2 스토리지 노드(150)에 대한 기록 동작은, 드레인(110)으로 인가되는 제 2 전압을 기록전압으로 하고, 제어 게이트 전극(140)으로 인가되는 제 1 전압은 문턱전압 이하가 되게 하여 수행할 수 있다. 기록전압은 제 2 스토리지 노드(150)의 저항을 낮출 수 있는 임계전압, 예컨대 NiO의 경우 4.5V 이상의 전압이 될 수 있다.
그 결과, 채널(120)을 통한 전자 또는 전류의 흐름은 차단되고, 스위치(155)를 통한 전류 또는 전자의 흐름만 있게 된다. 이에 따라, 도 4에서 설명된 바와 같이 제 2 스토리지 노드(150)는 셋 상태가 되어, 경로(20)와 같은 전압-전류 특성, 즉 저저항(low resistance) 특성을 보인다.
이 경우, 제 2 스토리지 노드(150)에 대한 소거 동작은, 드레인(110)으로 인가되는 제 2 전압을 소거전압으로 하고, 제어 게이트 전극(140)으로 인가되는 제 1 전압은 문턱전압 이하가 되게 하여 수행할 수 있다. 소거전압은 도 4에서 설명된 경로(30)의 전압이 될 수 있다. 이에 따라, 제 2 스토리지 노드(150)는 리셋 상태가 되어, 다시 초기의 고저항(high resistance) 특성을 보인다.
제 2 스토리지 노드(150)에 대한 읽기 동작은, 드레인(110)으로 인가되는 제 2 전압을 읽기전압으로 하고, 제어 게이트 전극(140)으로 인가되는 제 1 전압은 문턱전압 이하가 되게 하여 수행할 수 있다. 읽기전압은 기록전압 및 소거전압 이하의 전압이 될 수 있다. 즉, 읽기 동작은 제 2 스토리지 노드(150)에 흐르는 전류를 감지한다. 예컨대, 도 4에서 설명된 경로(20)는 기록 상태로, 다른 경로(10)는 소거 상태와 대응될 수 있다.
요약컨대, 단위셀(C11)은, 전하 저장이 가능한 제 1 스토리지 노드(130)를 통한 2-비트 이상의 메모리와 제 2 스토리지 노드(150)를 통한 2-비트 이상의 메모리의 하이브리드 결합이라고 할 수 있다. 그러므로, 단위셀(C11)이 노어 셀어레이 구조로 배치된 본 발명의 실시예에 따른 메모리 소자는, 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33) 각각이 멀티-비트로 동작할 수 있게 된다.
따라서, 본 발명에 따른 하이브리드 멀티비트 비휘발성 메모리 소자를 이용하면, 종래 집적 기술의 한계에 따른 메모리 용량 및 메모리 속도의 문제를 극복할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시 하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 노어 셀어레이 구조의 비휘발성 메모리 소자는, 전하 저장이 가능한 제 1 스토리지 노드(130)를 통한 2-비트 이상의 메모리와 제 2 스토리지 노드(150)의 저항 변화를 통한 2-비트 메모리의 하이브리드 결합으로서 멀티비트 동작을 수행할 수 있다.
따라서, 본 발명에 따른 하이브리드 멀티비트 비휘발성 메모리 소자를 이용하면, 종래 집적 기술의 한계에 따른 메모리 용량 및 메모리 속도의 문제를 극복할 수 있다.

Claims (19)

  1. 단위셀들이 복수의 행과 열의 매트릭스로 배열되는 노어 셀어레이 구조로서,
    상기 각 단위셀은, 채널과 전하를 저장할 수 있는 제 1 스토리지 노드를 포함하여 상기 제 1 스토리지 노드의 전하 저장 여부에 따른 상기 채널의 문턱 전압의 변화를 이용하여 데이터를 읽을 수 있는 제 1 메모리부와, 인가되는 전압에 따라 가변 저항 특성을 갖는 제 2 스토리지 노드와 상기 제 2 스토리지 노드와 연결되는 스위치를 포함하고 있는 제 2 메모리부를 포함하되, 상기 제 1 메모리부와 상기 제 2 메모리부는 소오스 및 드레인을 공유하고,
    상기 하나의 행에 배열된 상기 단위셀들의 제 1 메모리부는 하나의 워드 라인에 연결되고, 상기 하나의 열에 배열된 상기 단위셀들의 상기 드레인은 하나의 비트 라인에 연결되는 것을 특징으로 하는 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 스토리지 노드는 폴리실리콘, 실리콘 질화막, 실리콘 도트 또는 금속 도트(metal dot)로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 제 2 스토리지 노드는 인가되는 전압에 따라 저항이 변하는 저항 상태 변화 저장 물질로서 Nb2O5, SrTiO3(Cr 도핑), ZrOx, GST(GeSbxTey), NiO, TiO2 및 HfO의 그룹에서 선택된 어느 하나로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 스위치는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 천이금속 산화막으로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 천이금속 산화막은 V2O5 또는 TiO인 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 소오스 및 드레인은 상기 채널 및 상기 제 2 스토리지 노드와 병렬 연결된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 단위셀은 상기 제 2 스토리지 노드 및 상기 스위치의 일단을 상기 소오스 또는 드레인과 연결하는 금속 라인을 더 포함하고 있는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 단위셀의 소오스는 접지되어 있는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  9. 단위셀들이 복수의 행과 열의 매트릭스로 배열되는 노어 셀어레이 구조로서,
    상기 각 단위셀은, 반도체 기판에 형성된 채널과; 상기 채널 양단에 인접하여 형성된 소오스 및 드레인; 상기 채널 상의 제 1 절연막; 상기 제 1 절연막 상의 전하 저장 매체용 제 1 스토리지 노드; 상기 스토리지 노드 상의 제 2 절연막; 상기 제 2 절연막 상의 제어 게이트 전극; 상기 제어 게이트 전극 상의 제 3 절연막; 상기 제 3 절연막 상의 가변 저항 매체용 제 2 스토리지 노드; 및 상기 제 2 스토리지 노드와 상기 소오스 또는 상기 드레인을 연결하는 스위치를 포함하고,
    상기 하나의 행에 배열된 상기 단위셀들의 상기 제어 게이트 전극은 하나의 워드 라인에 연결되고, 상기 하나의 열에 배열된 상기 단위셀들의 상기 드레인은 하나의 비트 라인에 연결되는 것을 특징으로 하는 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 제 1 스토리지 노드는 폴리실리콘, 실리콘 질화막, 실리콘 도트 또는 금속 도트(metal dot)로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  11. 제 9 항에 있어서, 상기 제 2 스토리지 노드는 인가되는 전압에 따라 저항이 변하는 저항 상태 변화 저장 물질로서 Nb2O5, SrTiO3(Cr 도핑), ZrOx, GST(GeSbxTey), NiO, TiO2 및 HfO의 그룹에서 선택된 어느 하나로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  12. 제 9 항에 있어서, 상기 스위치는 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 V2O5 또는 TiO로 형성된 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자.
  13. 제 1 항의 메모리 소자를 이용한 동작 방법으로서,
    하나의 상기 워드 라인과 하나의 상기 비트 라인을 선택하여 하나의 상기 단위셀을 선택하고,
    상기 선택된 단위셀과 연결된 상기 워드 라인에 인가되는 제 1 전압을 조절하여 상기 제 1 메모리부의 상기 채널을 통한 전류의 흐름을 유도하여 상기 제 1 메모리부를 제어하고,
    상기 선택된 단위셀과 연결된 상기 비트 라인에 인가되는 제 2 전압을 조절하여 상기 제 2 메모리부의 상기 스위치를 통한 전류의 흐름을 유도하여 상기 제 2 메모리부를 제어하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  14. 제 13 항에 있어서, 상기 제 1 메모리부에 대한 기록 동작은, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐르지 않도록 임계전압 이하로 하고, 상기 제 1 전압을 기록전압이 되도록 하여, 상기 제 1 스토리지 노드에 전하를 축적시켜 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  15. 제 13 항에 있어서, 상기 제 2 메모리부에 대한 기록 동작은, 상기 제 1 전압을 상기 채널을 통해서 전류가 흐르지 않도록 문턱전압 이하로 하고, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐를 수 있는 임계전압 이상의 기록전압이 되도록 하여, 상기 제 2 스토리지 노드의 저항 변화를 유도하여 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  16. 제 13 항에 있어서, 상기 제 1 메모리부에 대한 소거 동작은, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐르지 않도록 임계전압 이하로 하고, 상기 제 1 전압을 소거전압이 되도록 하여, 상기 제 1 스토리지 노드에 축적된 전하를 소거시켜 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  17. 제 13 항에 있어서, 상기 제 2 메모리부에 대한 소거 동작은, 상기 제 1 전압을 상기 채널을 통해서 전류가 흐르지 않도록 문턱전압 이하로 하고, 상기 제 2 전압을 소거전압이 되도록 하여, 상기 제 2 스토리지 노드의 저항 변화를 유도하여 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  18. 제 13 항에 있어서, 상기 제 1 메모리부에 대한 읽기 동작은, 상기 제 2 전압을 상기 스위치를 통해서 전류가 흐르지 않도록 임계전압 이하로 하고, 상기 제 1 전압을 읽기전압이 되도록 하여, 상기 제 1 스토리지 노드의 전하 축적여부에 따른 채널의 문턱전압을 읽어들여 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
  19. 제 13 항에 있어서, 상기 제 2 메모리부에 대한 읽기 동작은, 상기 제 1 전압을 상기 채널을 통해서 전류가 흐르지 않도록 문턱전압 이하로 하고, 상기 제 2 전압을 읽기전압이 되도록 하여, 상기 제 2 스토리지 노드의 저항 변화에 따른 상기 소오스 및 상기 드레인 간의 전류를 읽어들여 수행하는 것을 특징으로 하는 하이브리드 멀티비트 비휘발성 메모리 소자의 동작 방법.
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