JP2006253679A - Ｎｏｒ構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法 - Google Patents

Abstract

【課題】ＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】複数の行及び列のマトリックスに配列された単位セルＣを備え、各単位セルＣは、相異なる形態の第１メモリ部及び第２メモリ部を備え、二つのメモリ部は、ソース及びドレインを共有し、一の行に配列された単位セルＣの第１メモリ部は、一のワードラインＷに連結され、一の列に配列された単位セルＣのドレインは、一のビットラインＢに連結されるハイブリッドマルチビットの不揮発性メモリ素子である。
【選択図】図１

Description

本発明は、半導体メモリ素子に係り、特に、マルチビットで動作する不揮発性メモリ素子及びその動作方法に関する。

近年、携帯電話及びデジタルカメラ市場の拡大によって、一般的なコンピュータで使用される揮発性メモリ素子、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とは違って、不揮発性メモリ素子の需要が増加している。このような不揮発性メモリ素子は、速い処理速度を有しつつも、電源が遮断されても保存されたデータを維持できる。

不揮発性メモリ素子には、大きくトランジスタの閾電圧遷移を利用するものと、電荷移動を利用するものと、抵抗変化を利用するものとがある。閾電圧遷移を利用するものとしては、浮遊ゲートをストレージノードとして利用するフラッシュメモリと、電荷トラップをストレージノードとして利用するＳＯＮＯＳメモリとがある。電荷移動を利用するものとしては、ナノクリスタルまたはポリマーの強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ）がある。また、抵抗変化を利用するものとしては、磁気メモリ（Ｍａｇｎｅｔｉｃ ＲＡＭ：ＭＲＡＭ）、相転移メモリ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ：ＰＲＡＭ）、複合金属酸化膜を利用する抵抗メモリ（Ｒｅｓｉｓｔａｎｃｅ：ＲＲＡＭ）、及びポリマーメモリなどがある。

しかし、このような不揮発性メモリ素子において、微細工程技術の限界によって、メモリ集積度及びメモリ速度の上昇は限界に直面している。これにより、さらに狭幅の微細工程技術を利用する以外に、メモリ容量及びメモリ速度を上昇させる方法が研究されている。

本発明が解決しようとする技術的課題は、上記問題点を解決するためのものであって、同一または類似した微細線幅の集積度の技術を使用しつつも、一つの単位セルをハイブリッド構造に配置することによって、マルチビット動作の可能なＮＯＲ構造の不揮発性メモリ素子を提供するところにある。ここで、ハイブリッド構造とは、互いに動作方式、例えば、メモリ保存方式の異なる二つの構造を一つの単位セルで形成することを言う。

本発明が解決しようとする他の技術的課題は、上記ＮＯＲ構造のハイブリッド不揮発性メモリ素子マルチビットの動作方法を提供するところにある。

上記課題を解決するための本発明の一態様によれば、単位セルが複数の行及び列のマトリックスに配列されるＮＯＲセルアレイ構造のハイブリッドマルチビットの不揮発性メモリ素子が提供される。前記各単位セルは、チャンネル及び電荷を保存できる第１ストレージノードを備え、当該第１ストレージノードの電荷保存状態（如何）に応じた前記チャンネルの閾電圧の変化を利用してデータを読み取る第１メモリ部と、印加される電圧に応じた可変抵抗の特性を有する第２ストレージノード及び当該第２ストレージノードと連結されるスイッチを備えている第２メモリ部と、を備える。また、前記第１メモリ部及び前記第２メモリ部は、ソース及びドレインを共有する。また、前記一の行に配列された前記単位セルの第１メモリ部は、一のワードラインに連結され、前記一の列に配列された前記単位セルの前記ドレインは、一のビットラインに連結される。

上記課題を解決するための本発明の他の態様によれば、単位セルが複数の行及び列のマトリックスに配列されるＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子が提供される。前記各単位セルは、半導体基板に形成されたチャンネルと、前記チャンネルの両端に隣接して形成されたソース及びドレインと、前記チャンネル上の第１絶縁膜と、前記第１絶縁膜上の電荷保存媒体からなる第１ストレージノードと、前記第１ストレージノード上の第２絶縁膜と、前記第２絶縁膜上の制御ゲート電極と、前記制御ゲート電極上の第３絶縁膜と、前記第３絶縁膜上の可変抵抗媒体からなる第２ストレージノードと、前記第２ストレージノードと前記ソースまたは前記ドレインとを連結するスイッチと、を備える。また、前記一の行に配列された前記単位セルの前記制御ゲート電極は、一のワードラインに連結され、前記一の列に配列された前記単位セルの前記ドレインは、一のビットラインに連結される。

本発明の実施形態の一側面で、前記第１ストレージノードは、ポリシリコン、シリコン窒化膜、シリコンドット、または金属ドットから形成され得る。前記第２ストレージノードは、印加される電圧に応じて抵抗が変化する物質として、Ｎｂ_２Ｏ_５、ＣｒドープＳｒＴｉＯ_３、ＺｒＯ_ｘ、ＧＳＴ（ＧｅＳｂ_ｘＴｅ_ｙ）、ＮｉＯ、ＴｉＯ_２、及びＨｆＯの群から選択された一の物質から形成され得る。前記スイッチは、臨界電圧以上の電圧が印加された場合に電気伝導性を示すＶ_２Ｏ_５またはＴｉＯから形成され得る遷移金属酸化膜、例えば、Ｖ_２Ｏ_５またはＴｉＯから形成され得る。

前記他の課題を解決するための本発明の一態様によれば、前記本発明の一態様によるハイブリッドマルチビットの不揮発性メモリ素子の動作方法が提供される。前記動作方法によれば、一の前記ワードラインと一の前記ビットラインとを選択して一の前記単位セルを選択する。そして、前記選択された単位セルと連結された前記ワードラインに印加される第１電圧を調節し、前記第１メモリ部の前記チャンネルを通じた電流の流れを誘発して前記第１メモリ部を制御する。そして、前記選択された単位セルと連結された前記ビットラインに印加される第２電圧を調節し、前記第２メモリ部の前記スイッチを通じた電流の流れを誘発して前記第２メモリ部を制御する。

本発明の実施形態の一側面で、前記第１メモリ部についての記録動作は、前記第２電圧を、前記スイッチを通じて電流が流れないように臨界電圧以下とし、前記第１電圧を記録電圧にして、前記第１ストレージノードに電荷を蓄積することにより実行される。前記第２メモリ部についての記録動作は、前記第１電圧を、前記チャンネルを通じて電流が流れないように閾電圧以下とし、前記第２電圧を、前記スイッチを通じて電流が流れ得る臨界電圧以上の記録電圧にして、前記第２ストレージノードの抵抗変化を誘発することにより実行される。

本発明に係るハイブリッドマルチビットの不揮発性メモリ素子を利用すれば、一般的な集積技術の限界によるメモリ容量及びメモリ速度の問題を克服できる。

以下、添付した図面を参照して本発明に係る望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面において構成要素は、説明の便宜のために、そのサイズが誇張されている。

図１は、本発明の一実施形態に係るＮＯＲ（セルアレイ）構造のハイブリッド不揮発性メモリ素子の概略的な回路図である。ＮＯＲセルアレイ構造は、行と列とのマトリックスに配列された複数の単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３を含む。図１では、４×３単位セル構造が例示され、本発明の範囲はこれに制限されない。

マトリックスは、互いに垂直に配置された複数のワードラインＷ_１，Ｗ_２，Ｗ_３，Ｗ_４と複数のビットラインＢ_１，Ｂ_２，Ｂ_３とにより構成される。例えば、図１では、ワードラインＷ_１，Ｗ_２，Ｗ_３，Ｗ_４が行に配置され、ビットラインＢ_１，Ｂ_２，Ｂ_３が列に配置されたマトリックス構造が示されている。単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３は、マトリックス構造と１：１対応するように配置され得る。

具体的には、例えば、図１で単位セルＣ_１１は、ワードラインＷ_１及びビットラインＢ_１に連結され、単位セルＣ_２１は、ワードラインＷ_２及びビットラインＢ_１に連結されるようにそれぞれ対応して配置されている。すなわち、図面で単位セルの添字は、順にワードライン及びビットラインの番号とそれぞれ対応され得る。

単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３は、同一または類似した構造を有する。したがって、一つの単位セルＣ_１１を例として挙げて単位セルの構造を説明できる。単位セルＣ_１１は、第１ストレージノード１３０を含む第１メモリ部と、第２ストレージノード１５０を含む第２メモリ部とが結合されたハイブリッド構造を有する。第１メモリ部と第２メモリ部は、図２を参照して後述するように、ソース１１５及びドレイン１１０を共有している。

単位セルＣ_１１の第１メモリ部は、ワードラインＷ_１にそれぞれ連結され、第１メモリ部と第２メモリ部とに共有されたドレイン１１０は、ビットラインＢ_１に連結される。同じ行に配置された単位セル、例えば、第１行に配置された単位セルＣ_１１，Ｃ_１２，Ｃ_１３は、同じワードラインＷ_１に連結される。さらに具体的には、以後、図２で説明されるように、単位セルＣ_１１の制御ゲート電極１４０が第１ワードラインＷ_１に連結され得る。

また、同じ列に配置された単位セル、例えば、第１列に配置された単位セルＣ_１１，Ｃ_２１，Ｃ_３１，Ｃ_４１のドレイン１１０が、第１ビットラインＢ_１に連結され得る。残りのビットラインＢ_２，Ｂ_３及びワードラインＷ_２，Ｗ_３，Ｗ_４に対しても同じ方式が適用される。

図２では、単位セルＣ_１１がさらに詳細に説明される。前述したように、単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３は、互いに同一または類似した構造を有しているため、以下では、一つの単位セルＣ_１１の構造を例示的に説明する。単位セルＣ_１１は、保存媒体として第１ストレージノード１３０と第２ストレージノード１５０との二つの相異なる形態を複合的に利用する。

第１ストレージノード１３０を含む第１メモリ部は、ゲートスタック構造に形成され得る。すなわち、第１ストレージノード１３０は、閾電圧遷移を利用するメモリ素子、例えば、フラッシュメモリまたはＳＯＮＯＳメモリの保存媒体として利用される。第１ストレージノード１３０は、半導体基板１０５のチャンネル１２０と制御ゲート電極１４０との間で浮遊している。

具体的には、チャンネル１２０と第１ストレージノード１３０との間には第１絶縁膜１２５が介在され、第１ストレージノード１３０と制御ゲート電極１４０との間には第２絶縁膜１３５がさらに介在され得る。制御ゲート電極１４０上には、第３絶縁膜１４５がさらに形成され得る。第１ストレージノード１３０、第２絶縁膜１３５、制御ゲート電極１４０、及び第３絶縁膜１４５のゲートスタックの側壁には、第４絶縁膜１５８がさらに形成されてもよい。

第１ストレージノード１３０は、電荷を保存するために、ポリシリコン、シリコン窒化膜、シリコンドット、または金属ドットから形成され得る。第１絶縁膜１２５は、電荷のトンネリングの容易な厚さを有するシリコン酸化膜、シリコン窒化膜、または高誘電率の絶縁膜から形成され得る。第２絶縁膜１３５は、シリコン酸化膜またはシリコン窒化膜から形成され得る。制御ゲート電極１４０は、ポリシリコンから形成され、例えば、ポリシリコン上に金属または金属シリサイドを含んで形成され得る。第３絶縁膜１４５及び第４絶縁膜１５８は、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜から形成され得る。

また、半導体基板１０５のチャンネル１２０の両側には、ソース１１５及びドレイン１１０が隣接している。さらに具体的には、ソース１１５及びドレイン１１０は、半導体基板１０５とダイオード構造を形成しても良い。すなわち、半導体基板１０５がｐ型である場合、ソース１１５及びドレイン１１０は、ｎ型でドーピングされても良い。

ドレイン１１０は、図１に示すように、ビットラインＢ_１，１７０に連結される。例えば、ビットラインＢ１，１７０及びドレイン１１０は、第１コンタクトプラグ（第１金属ライン）１６０を介して連結され得る。また、ソース１１５は、接地され得る。例えば、ソース１１５は、第２コンタクトプラグ（第２金属ライン）１６５を介して接地配線１７５に連結され得る。

したがって、ドレイン１１０からチャンネル１２０を介したソース１１５への一つの回路が形成される。このとき、チャンネル１２０の電気的なターンオンまたはターンオフの如何は、制御ゲート電極１４０を通じて調節する。さらに詳細には、制御ゲート１４０に閾電圧以上の電圧を印加すれば、チャンネル１２０がターンオンされ、閾電圧以下の電圧を印加すれば、チャンネル１２０がターンオフされる。

一方、第２ストレージノード１５０は、スイッチ１５５と直列連結され、これら第２ストレージノード１５０及びスイッチ１５５の一端は、それぞれソース１１５またはドレイン１１０に連結される。例えば、図２では、第２ストレージノード１５０がドレイン１１０に連結され、スイッチ１５５がソース１１５に連結するように示されているが、その逆も可能である。

さらに具体的には、第２ストレージノード１５０は、第３絶縁膜１４５上に形成され、第１コンタクトプラグ１６０を介してドレイン１１０に連結され得る。スイッチ１５５は、第３絶縁膜１４５上に形成され、第２コンタクトプラグ１６５を介してソース１１５に連結され得る。

第２ストレージノード１５０は、印加される電圧によって抵抗が変化する抵抗状態変化の保存物質であることが望ましい。例えば、第２ストレージノード１５０は、Ｎｂ_２Ｏ_５、ＣｒドープＳｒＴｉＯ_３、ＺｒＯ_ｘ、ＧＳＴ（ＧｅＳｂ_ｘＴｅ_ｙ）、ＮｉＯ、ＴｉＯ_２、及びＨｆＯよりなる群から選択された何れか一つの物質から形成されうる。また、スイッチ１５５は、臨界電圧以上の電圧が印加された場合にのみ電気伝導性を示す遷移金属酸化膜（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ：ＴＭＯ）、例えば、Ｖ_２Ｏ_５またはＴｉＯから形成され得る。

図３は、スイッチ１５５の電圧電流の特性を示すグラフである。スイッチ１５５の両端に印加された電圧が臨界電圧Ｖ_ｔｈ以下である場合には、スイッチ１５５を通じて電流がほとんど流れないが、臨界電圧より大きくなれば、電流が急増する。したがって、スイッチ１５５は、整流ダイオードとして利用され得る。すなわち、スイッチ１５５は、第２ストレージノード１５０への電流の流れを制御する役割を果たす。

さらに具体的には、スイッチ１５５は、両端に臨界電圧、例えば、Ｖ_２Ｏ_５の場合、１．５Ｖが印加されるまでほとんど不導体に近い。この場合、ソース１１５とドレイン１１０との間に印加された大部分の電圧が、抵抗の高いスイッチ１５５の両端にかかる。しかし、スイッチ１５５にかかる電圧が臨界電圧を超えれば、スイッチ１５５は瞬間的に導電体に変換して、これによる電流が急増する。

これにより、ソース１１５及びドレイン１１０に印加された電圧がスイッチ１５５と第２ストレージノード１５０とに分配されつつ、ソース１１５とドレイン１１０との間に、チャンネル１２０を通じた回路以外に他の回路が形成される。

図４は、ＮｉＯから形成された第２ストレージノード１５０の電圧−電流の特性を示すグラフである。これは、例示的なものであって、抵抗状態変化の保存物質に応じては異なる形状のグラフが形成され得る。ただし、印加された電圧によって抵抗が変化しうるという点で共通である。

第２ストレージノード１５０に初期電圧が印加されれば（経路１０）、ある臨界電圧、例えば、ＮｉＯの場合、４．５Ｖまでは電流がほとんど流れない。すなわち、第２ストレージノード１５０は、高い抵抗値を示す（リセット状態）。しかし、臨界電圧を超えれば、電流が急増する。一旦、臨界電圧以上の電圧が加えられた後、さらに０から電圧を印加すれば（経路２０）、高い電流が流れる。すなわち、第２ストレージノード１５０は、低い抵抗値を示す（セット状態）。しかし、さらにリセット電圧以上に電圧が上昇すれば、電流は急減する（経路３０）。すなわち、第２ストレージノード１５０の抵抗がさらにリセット状態の高い抵抗値に還元される。以後、電圧を上昇させ続ければ（経路４０）、初期リセット状態と同じ経路を示す。

すなわち、第２ストレージノード１５０は、臨界電圧またはリセット電圧を境界として、比抵抗が変化し、このような抵抗変化は、印加電圧がなくなった後にも、一定の範囲の電圧区間内では維持される。したがって、第２ストレージノード１５０は、不揮発性メモリ素子の保存媒体として利用されうる。

さらに図１を参照して、ＮＯＲ構造のハイブリッド不揮発性メモリ素子の動作方法を説明する。マトリックスに配列された単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３に対するアクセスは、ワードラインＷ_１，Ｗ_２，Ｗ_３，Ｗ_４及びビットラインＢ_１，Ｂ_２，Ｂ_３を選択することによって実行される。

例えば、一つの単位セルＣ_１１を選択するためには、ワードラインＷ_１及びビットラインＢ_１を選択して、これらＷ_１，Ｂ_１にのみそれぞれの動作パワー、例えば、動作電圧を印加させる。さらに具体的に、ワードラインＷ_１に第１電圧を印加し、ビットラインＢ_１に第２電圧を印加できる。同じ方式で、他の単位セルを個別的に選択できる。この場合、選択されていないワードラインＷ_２，Ｗ_３，Ｗ_４及びビットラインＢ_２，Ｂ_３は、浮遊されるか、または０Ｖの電圧が印加されうる。

図５及び図６は、選択された単位セルＣ_１１の動作方法を示す図面である。

図５に示すように、ワードラインＷ_１に印加された第１電圧、すなわち、制御ゲート電極１４０とチャンネル１２０との間に印加される電圧を閾電圧以上にして、チャンネル１２０をターンオンさせる。そして、ビットラインＢ１，１７０を介してドレイン１１０に印加される第２電圧は、スイッチ１５５の臨界電圧以下の電圧である。

これにより、スイッチ１５５及び第２ストレージノード１５０を経るソース１１５とドレイン１１０との間の回路ａを介した電子の流れ、すなわち電流の流れはなくなる。その代わりに、チャンネル１２０を経るソース１１５とドレイン１１０との間の回路ｂを介して、電子または電流が流れる。すなわち、チャンネル１２０は、ターンオン状態となり、スイッチ１５５は、ターンオフ状態となる。図面における矢印は、電子の流れを示すものであり、電流の流れは、その逆方向となる。

第１ストレージノード１３０についての記録動作は、ドレイン１１０に印加される第２電圧を臨界電圧以下とし、制御ゲート電極１４０に印加される第１電圧を記録電圧にして実行される。記録電圧は、チャンネル１２０に対する閾電圧以上の電圧となり得る。

その結果、スイッチ１５５を介した電流または電子の流れは遮断され、チャンネル１２０を介した電子または電流の流れのみが誘発される。これにより、チャンネル１２０からの第１絶縁膜１２５を介したトンネリングまたはホットキャリアの注入によって、第１ストレージノード１３０に電荷、例えば、電子が保存されうる。第１ストレージノード１３０に電子が蓄積されれば、ｐ型チャンネル１２０の閾電圧が上昇する。

この場合、第１ストレージノード１３０についての消去動作は、ドレイン１１０に印加される第２電圧を臨界電圧以下とし、制御ゲート電極１４０に印加される第１電圧を消去電圧にして実行される。例えば、制御ゲート電極１４０に負電圧を印加することによって、第１ストレージノード１３０の電子を消去できる。さらに具体的には、第１ストレージノード１３０に保存された電子がトンネリングによってチャンネル１２０に除去され得る。これにより、チャンネル１２０の閾電圧が、記録状態以前の初期状態に低くなる。

第１ストレージノード１３０に対する読み取り動作は、ドレイン１１０に印加される第２電圧を臨界電圧以下にし、制御ゲート電極１４０に印加される第１電圧を読み取り電圧にして実行される。読み取り電圧は、記録状態と消去状態とのチャンネル１２０の閾電圧を考慮して定められ得る。

例えば、読み取り電圧は、記録状態ではチャンネル１２０がターンオフされ、消去状態ではチャンネル１２０がターンオンされる電圧を選択できる。これにより、記録状態では、チャンネル１２０を通じて電流が流れず、消去状態では、チャンネル１２０を通じて電流が流れる。すなわち、読み取り動作は、チャンネル１２０を通じて流れる電流を感知して、記録状態または消去状態を認知できる。

図６は、第２ストレージノード１５０に対する選択的な動作を示す図面である。ワードラインＷ_１に印加された電圧、すなわち、制御ゲート電極１４０とチャンネル１２０との間に印加される電圧を閾電圧以下、例えば、０Ｖとしてチャンネル１２０をターンオフさせる。そして、ビットラインＢ１，１７０を介してドレイン１１０に印加される電圧は、スイッチ１５５に臨界電圧以上の電圧である。

これにより、チャンネル１２０を経るソース１１５とドレイン１１０との間の回路ｂを介しては、電子または電流が流れられない。その代わりに、スイッチ１５５及び第２ストレージノード１５０を経るソース１１５とドレイン１１０との間の回路ａを介した電子の流れ、すなわち、電流の流れが発生する。すなわち、チャンネル１２０は、ターンオフ状態に維持され、スイッチ１５５は、電流が流れ得るターンオン状態となる。

第２ストレージノード１５０についての記録動作は、ドレイン１１０に印加される第２電圧を記録電圧とし、制御ゲート電極１４０に印加される第１電圧を閾電圧以下にして実行される。記録電圧は、第２ストレージノード１５０の抵抗を下げ得る臨界電圧、例えば、ＮｉＯの場合、４．５Ｖ以上の電圧となり得る。

その結果、チャンネル１２０を介した電子または電流の流れは遮断され、スイッチ１５５を介した電流または電子の流れのみ誘発される。これにより、図４で説明されたように、第２ストレージノード１５０はセット状態となって、経路２０と同じ電圧−電流の特性、すなわち、低抵抗特性を示す。

この場合、第２ストレージノード１５０についての消去動作は、ドレイン１１０に印加される第２電圧を消去電圧とし、制御ゲート電極１４０に印加される第１電圧を閾電圧以下にして実行される。消去電圧は、図４で説明された経路３０の電圧となり得る。これにより、第２ストレージノード１５０はリセット状態となって、再び初期の高抵抗の特性を示す。

第２ストレージノード１５０についての読み取り動作は、ドレイン１１０に印加される第２電圧を読み取り電圧とし、制御ゲート電極１４０に印加される第１電圧を閾電圧以下にして実行される。読み取り電圧は、記録電圧及び消去電圧以下の電圧となり得る。すなわち、読み取り動作は、第２ストレージノード１５０に流れる電流を感知する。より具体的には、たとえば、読み取り動作は、ソース１１５とドレイン１１０との間の電流を読み取ることにより実行される。例えば、図４で説明された経路２０は記録状態に、他の経路１０は消去状態に対応できる。

以上のとおり、単位セルＣ_１１は、電荷保存の可能な第１ストレージノード１３０を介した２ビット以上のメモリと、第２ストレージノード１５０を介した２ビット以上のメモリとのハイブリッド結合と言える。したがって、単位セルＣ_１１がＮＯＲセルアレイ構造に配置された本発明の実施形態に係るメモリ素子は、単位セルＣ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３のそれぞれがマルチビットで動作できる。

発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、上記実施形態に限定されず、本発明の技術的な思想内で、当業者によって上記実施形態を組み合わせて実施するなど、多様な多くの修正及び変更が可能であるということは明らかである。

本発明は、半導体メモリ素子に関連した技術分野に好適に適用され得る。

本発明の一実施形態に係るＮＯＲ構造のハイブリッド不揮発性メモリ素子を示す概略的な回路図である。 図１の素子の単位セルを示す断面図である。 図２の単位セルのスイッチの電圧−電流の特性を示すグラフである。 図２の単位セルの第２ストレージノードの電圧−電流の特性を示すグラフである。 図２の単位セルの第１メモリ部の選択的な動作を示す断面図である。 図２の単位セルの第２メモリ部の選択的な動作を示す断面図である。

符号の説明

Ｃ_１１，Ｃ_１２，Ｃ_１３，Ｃ_２１，Ｃ_２２，Ｃ_２３，Ｃ_３１，Ｃ_３２，Ｃ_３３，Ｃ_４１，Ｃ_４２，Ｃ_４３ 単位セル、
Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_４ ワードライン、
Ｂ_１，Ｂ_２，Ｂ_３ ビットライン、
１３０ 第１ストレージノード、
１５０ 第２ストレージノード。

Claims (19)

1. 単位セルが複数の行及び列のマトリックスに配列されるＮＯＲセルアレイ構造のハイブリッドマルチビットの不揮発性メモリ素子であって、
   前記各単位セルは、
   チャンネル及び電荷を保存できる第１ストレージノードを備え、当該第１ストレージノードの電荷保存状態に応じた前記チャンネルの閾電圧の変化を利用してデータを読み取る第１メモリ部と、
   印加される電圧に応じた可変抵抗の特性を有する第２ストレージノード及び当該第２ストレージノードと連結されるスイッチを備えている第２メモリ部と、を備え、
   前記第１メモリ部及び前記第２メモリ部は、ソース及びドレインを共有し、
   前記一の行に配列された前記単位セルの第１メモリ部は、一のワードラインに連結され、前記一の列に配列された前記単位セルの前記ドレインは、一のビットラインに連結されることを特徴とするＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
2. 前記第１ストレージノードは、ポリシリコン、シリコン窒化膜、シリコンドット、または金属ドットから形成されたことを特徴とする請求項１に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
3. 前記第２ストレージノードは、印加される電圧に応じて抵抗が変化する物質として、Ｎｂ_２Ｏ_５、ＣｒドープＳｒＴｉＯ_３、ＺｒＯ_ｘ、ＧＳＴ、ＮｉＯ、ＴｉＯ_２、及びＨｆＯよりなる群から選択された一の物質から形成されたことを特徴とする請求項１に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
4. 前記スイッチは、臨界電圧以上の電圧が印加された場合に電気伝導性を示す遷移金属酸化膜から形成されたことを特徴とする請求項１に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
5. 前記遷移金属酸化膜は、Ｖ_２Ｏ_５またはＴｉＯであることを特徴とする請求項４に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
6. 前記ソース及びドレインは、前記チャンネル及び前記第２ストレージノードと並列連結されたことを特徴とする請求項１に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
7. 前記単位セルは、前記第２ストレージノード及び前記スイッチの一端を前記ソースまたは前記ドレインと連結する金属ラインをさらに備えていることを特徴とする請求項６に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
8. 前記単位セルのソースは、接地されていることを特徴とする請求項１に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
9. 単位セルが複数の行及び列のマトリックスに配列されるＮＯＲセルアレイ構造のハイブリッドマルチビットの不揮発性メモリ素子であって、
   前記各単位セルは、
   半導体基板に形成されたチャンネルと、
   前記チャンネルの両端に隣接して形成されたソース及びドレインと、
   前記チャンネル上の第１絶縁膜と、
   前記第１絶縁膜上の電荷保存媒体からなる第１ストレージノードと、
   前記第１ストレージノード上の第２絶縁膜と、
   前記第２絶縁膜上の制御ゲート電極と、
   前記制御ゲート電極上の第３絶縁膜と、
   前記第３絶縁膜上の可変抵抗媒体からなる第２ストレージノードと、
   前記第２ストレージノードと前記ソースまたは前記ドレインとを連結するスイッチと、を備え、
   前記一の行に配列された前記単位セルの前記制御ゲート電極は、一のワードラインに連結され、前記一の列に配列された前記単位セルの前記ドレインは、一のビットラインに連結されることを特徴とするＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
10. 前記第１ストレージノードは、ポリシリコン、シリコン窒化膜、シリコンドット、または金属ドットから形成されたことを特徴とする請求項９に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
11. 前記第２ストレージノードは、印加される電圧に応じて抵抗が変化する物質として、Ｎｂ_２Ｏ_５、ＣｒドープＳｒＴｉＯ_３、ＺｒＯ_ｘ、ＧＳＴ、ＮｉＯ、ＴｉＯ_２、及びＨｆＯよりなる群から選択された一の物質から形成されたことを特徴とする請求項９に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
12. 前記スイッチは、臨界電圧以上の電圧が印加された場合に電気伝導性を示すＶ_２Ｏ_５またはＴｉＯから形成されたことを特徴とする請求項９に記載のＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子。
13. 請求項１に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法であって、
    一のワードラインと一のビットラインとを選択して一の単位セルを選択し、
    前記選択された単位セルと連結された前記ワードラインに印加される第１電圧を調節し、第１メモリ部のチャンネルを通じた電流の流れを誘発して当該第１メモリ部を制御し、
    前記選択された単位セルと連結された前記ビットラインに印加される第２電圧を調節し、第２メモリ部のスイッチを通じた電流の流れを誘発して当該第２メモリ部を制御することを特徴とするハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
14. 前記第１メモリ部についての記録動作は、前記第２電圧を、前記スイッチを通じて電流が流れないように臨界電圧以下とし、前記第１電圧を記録電圧にして、前記第１ストレージノードに電荷を蓄積することにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
15. 前記第２メモリ部についての記録動作は、前記第１電圧を、前記チャンネルを通じて電流が流れないように閾電圧以下とし、前記第２電圧を、前記スイッチを通じて電流が流れるように臨界電圧以上の記録電圧にして、前記第２ストレージノードの抵抗変化を誘発することにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
16. 前記第１メモリ部についての消去動作は、前記第２電圧を、前記スイッチを通じて電流が流れないように臨界電圧以下とし、前記第１電圧を消去電圧にして、前記第１ストレージノードに蓄積された電荷を消去することにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
17. 前記第２メモリ部についての消去動作は、前記第１電圧を、前記チャンネルを通じて電流が流れないように閾電圧以下とし、前記第２電圧を消去電圧にして、前記第２ストレージノードの抵抗変化を誘発することにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
18. 前記第１メモリ部についての読み取り動作は、前記第２電圧を、前記スイッチを通じて電流が流れないように臨界電圧以下とし、前記第１電圧を読み取り電圧にして、前記第１ストレージノードの電荷保存状態によるチャンネルの閾電圧を読み取ることにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。
19. 前記第２メモリ部についての読み取り動作は、前記第１電圧を、前記チャンネルを通じて電流が流れないように閾電圧以下とし、前記第２電圧を読み取り電圧にして、前記第２ストレージノードの抵抗変化による前記ソースと前記ドレインとの間の電流を読み取ることにより実行されることを特徴とする請求項１３に記載のハイブリッドマルチビットの不揮発性メモリ素子の動作方法。

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