CN1841754A - Nor型混合多位非易失性存储器件及其操作方法 - Google Patents
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Abstract
本发明涉及NOR型混合多位非易失性存储(NVM)器件及其操作方法。该NOR型混合多位NVM器件包括排列成多个行和列的矩阵的单位单元。每个单位单元包括第一存储单元和第二存储单元，两者共享源极和漏极。排列在每行中的单位单元的第一存储单元共同连接于多根字线之一，排列在每列中的单位单元的漏极共同连接于多根位线之一。
Description
技术领域
本发明涉及一种半导体存储器件，并且更加特别地涉及一种多位非易失性存储(NVM)器件及其工作方法。
背景技术
随着对移动电话和数字式照相机的需求的增加，对NVM器件的需求也在增加，因为其优于计算机中使用的DRAM的优点。NVM器件可以快速处理数据，并且即使在不再提供电源时也能存储数据。
NVM器件分为阈值电压转变型器件、电荷位移型器件、以及电阻变化型器件。根据存储节点的类型，阈值电压转变型器件分为具有浮置栅极的快闪存储器件、以及具有电荷俘获层的SONOS器件。电荷位移型器件分为纳米晶铁电RAM(FRAM)器件和聚合物器件。电阻变化型器件分为磁RAM(MRAM)器件、相变RAM(PRAM)器件、使用化合物金属氧化物的电阻RAM(RRAM)、以及聚合物存储器件。
然而，由于制造精细图案的加工技术的限制，NVM器件无法增加存储集成度(memory integrity)和速度。为增加存储集成度和容量，已经作出了许多努力来发展NVM器件。因此，需要制造NVM器件的方法。
发明内容
本发明提供一种NOR(“或非”)型混合多位非易失性存储器件，其具有呈混合结构的单位单元。在单位单元中，该混合结构形成两种结构，该两种结构具有不同操作系统，即不同的存储装置系统(memory storage system)。
本发明还提供一种操作该NOR型混合多位非易失性存储器件的方法。
根据本发明一方面，提供一种NOR型混合多位非易失性存储(NVM)器件，该器件具有NOR单元阵列结构，其中单位单元(unit cell)排列成多个行与列的矩阵，
其中，每个单位单元包括沟道、第一存储单元(memory unit)和第二存储单元，第一存储单元包括能存储电荷的第一存储节点并根据沟道阈值电压的变化读取数据，该变化与电荷是否储存在第一存储节点中相应，第二存储单元包括第二存储节点和连接于第二存储节点的开关，该第二存储节点具有根据施加于其上的电压的可变电阻特性，第一存储单元和第二存储单元共享源极和漏极，
排列在每行中的单位单元的第一存储单元共同连接于多根字线中的一根，排列在每列中的单位单元的漏极共同连接于多根位线中的一根。
根据本发明的另一方面，提供一种NOR型混合多位NVM器件，其具有单位单元排列成多个行与列的矩阵的NOR单元阵列结构，其中每个单位单元包括：形成在半导体衬底上的沟道；邻近沟道两端形成的源极和漏极；形成在沟道上的第一绝缘层；形成在第一绝缘层上作为电荷存储介质的第一存储节点；形成在第一存储节点上的第二绝缘层；形成在第二绝缘层上的控制栅极电极；形成在控制栅极电极上的第三绝缘层；形成在第三绝缘层上作为可变电阻介质的第二存储节点；以及连接第二存储节点至源极和漏极之一的开关，排列在每行中的单位单元的控制栅极电极共同连接于多根字线中的一根，排列在每列中的单位单元的漏极共同连接于位线。
第一存储节点可以包括多晶硅、氮化硅、硅点或金属点。
第二存储节点可以是根据施加于其上的电压的可变电阻存储材料，且包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或HfO。
该开关可以包括V2O5和TiO中的一种，其仅在向其施加大于临界电压的电压时导电。
根据本发明的另一方面，提供一种操作权利要求1的NOR型混合多位NVM器件的方法，该方法包括：通过选择字线之一和位线之一来选择单位单元中的一个；通过控制施加于连接至选定单位单元的字线的第一电压并引发流经第一存储单元的沟道的电流来控制第一存储单元；以及通过控制施加于连接至选定单位单元的位线的第二电压并引发流经第二存储单元的开关的电流来控制第二存储单元。
第一存储单元的写入操作可以通过降低第二电压低于临界电压从而防止电流流经开关、设置第一电压为写入电压、以及存储电荷在第一存储节点中来执行。
第二存储单元的写入操作可以通过降低第一电压低于阈值电压从而防止电流流经沟道、设置作为写入电压的第二电压大于临界电压而使电流流经开关、以及引起第二存储节点的电阻变化来执行。
附图说明
通过参照附图详细介绍本发明的示例性实施例，本发明的上述和其它特征及优点将变得更明显，附图中：
图1为示出根据本发明一实施例的NOR型混合多位非易失性存储器件的示意电路图；
图2为图1的NOR型混合多位非易失性存储器件的单位单元的截面图；
图3为示出图2的单位单元的开关的电压电流特性的曲线图；
图4为示出图2的单位单元的第二存储节点的电压电流特性的曲线图；
图5为图2的单位单元的截面图，示出图2的单位单元的第一存储单元的选择操作；以及
图6为图2的单位单元的截面图，示出图2的单位单元的第二存储单元的选择操作。
具体实施方式
现在，将参照附图更加全面地介绍本发明，附图中示出了本发明的示例性实施例。然而，本发明可以以多种不同形式实施，并且不应解释为限于此处陈述的实施例；更确切地，提供这些实施例，使得本公开透彻且完整，且将充分地将本发明的概念传递给本领域技术人员。附图中，为清楚起见，层的厚度和区域被夸大了。
图1为示意电路图，示出根据本发明一实施例的NOR型混合多位非易失性存储器件。参照图1，NOR单元阵列结构包括多个单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33，所有单位单元排列成行和列的矩阵。图1示例性地示出了4×3个单位单元，然而本发明不限于此。
矩阵结构包括沿行排列的多根字线W1、W2、W3和W4、以及沿列排列的多根位线B1、B2和B3。单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33可以排列在字线和位线的矩阵内。
更加具体而言，单位单元C11连接于第一字线W1和第一位线B1，单位单元C21连接于第二字线W2和第一位线B1。单位单元的号码对应于字线号码和位线号码。
单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33中的每一个具有相同或类似的结构。例如，单位单元C11具有混合结构，该结构将包括第一存储节点130的第一存储单元与包括第二存储节点150的第二存储单元结合。第一存储单元和第二存储单元共享源极115和漏极110，这将参照图2介绍。
单位单元C11的第一存储单元连接于第一字线W1，由第一和第二存储单元共享的漏极110连接于第一位线B1。排列在相同行中的单位单元，例如排列在第一行中的单位单元C11、C12和C13，共同连接于第一字线W1。详细而言，单位单元C11的控制栅极电极140可以连接于第一字线W1，这将参照图2介绍。
排列在相同列中的单位单元，例如排列在第一列上的单位单元C11、C21、C31和C41，可以共同连接于第一位线B1。这样的连接应用于位线B2和B3、以及字线W2、W3和W4。
图2为图1的NOR型混合多位非易失性存储器件的单位单元C11的截面图。如上所述，由于单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33中的每一个具有相同或类似的结构，所以单位单元C11被示例性地介绍。单位单元C11使用两种不同类型的存储介质，即第一存储节点130和第二存储节点150。
包括第一存储节点130的第一存储单元可以形成为栅极叠置结构。第一存储节点130用作阈值电压转变型存储器件-例如快闪存储器或SONOS存储器-的存储介质。第一存储节点130浮置在半导体衬底105的沟道120与控制栅极电极140之间。
更具体而言，第一绝缘层125设置在沟道120与第一存储节点130之间，第二绝缘层135可设置在第一存储节点130与控制栅极电极140之间。第三绝缘层145可以形成在控制栅极电极140上。第四绝缘层158可以形成在第一存储节点130、第二绝缘层135、控制栅极电极140、以及第三绝缘层145的栅极叠置侧壁上。
为了存储电荷，第一存储节点130可以包括多晶硅、氮化硅、硅点、或金属点。第一绝缘层125可以包括氧化硅、氮化硅、或高介电绝缘层，所有这些都足够薄从而使得电荷能够隧穿。第二绝缘层135可以包括氧化硅或氮化硅。控制栅极电极140可以包括多晶硅、或该多晶硅上的金属或金属硅化物。第三和第四绝缘层145和158可以由氧化硅、氮化硅、或氧化/氮化硅构成。
源极115和漏极110接触半导体衬底105的沟道120的两侧。详细而言，源极115和漏极110与半导体衬底105形成二极管结构。若半导体衬底105以p型杂质掺杂，则源极115和漏极110可以以n型杂质掺杂。
如参照图1所述，漏极110连接于第一位线B1。漏极110经第一接触插塞160连接至第一位线170。源极115可以接地。源极115可以经第二接触插塞165连接至接地线175。
因此，电路经沟道120在漏极110与源极115之间形成。在此情况下，控制栅极电极140控制是将沟道120电导通还是电关闭。更加具体而言，若向控制栅极电极140施加比阈值电压大的电压，则沟道120导通；若向控制栅极电极140施加比阈值电压小的电压，则沟道120关闭。
第二存储节点150串联连接至开关155。第二存储节点150和开关155分别连接于源极115或漏极110。第二存储节点150可以连接于漏极110，开关155可以连接于源极115，或者反之亦然。
更加具体而言，第二存储节点150形成在第三绝缘层145上，且经第一接触插塞160连接于漏极110。开关155形成在第三绝缘层145上，且经第二接触插塞165连接于源极115。
第二存储节点150可以是可变电阻存储材料，其电阻可根据施加于其上的电压而变化。例如，第二存储节点150可以由选自以下组的材料构成，该组包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2和HfO。开关155可以由过渡金属氧化物(TMO)构成，该过渡金属氧化物例如为V2O5或TiO，其仅在大于临界电压的电压施加在开关155上时是电导的。
图3为曲线图，示出图2的单位单元C11的开关155的电压对电流特性。参照图3，若施加于开关155的两个节点上的电压小于临界电压Vth，则电流不会流经开关155；若施加于开关155的两个节点上的电压大于临界电压Vth，则电流迅速增大。因此，开关155可以用作整流二极管(rectifying diode)。开关155可以控制流至第二存储节点150的电流。
当临界电压施加在两节点上时，开关155几乎是非导体(nonconductor)，例如在V2O5开关的情况下直到向其施加1.5伏为止。在此情况下，施加在源极115与漏极110之间的大部分电压被施加在具有高电阻的开关155的两个节点上。然而，若施加于开关155的两节点上的电压大于临界电压，则开关155转变为导体，电流逐渐增大地流过该导体。
施加于源极115和漏极110上的电压分配给开关155和第二存储节点150，从而在经沟道120的源极115与漏极110之间的电路以外形成新电路。
图4为曲线图，示出图2的单位单元C11的第二存储节点150的电压对电流特性。参照图4，第二存储节点150由NiO构成。该曲线依赖于可变电阻存储材料。
若向由NiO构成的第二存储节点150施加初始电压(路径10)，则电流不流经第二存储节点150直到所施加的电压增大到临界电压为止，该临界电压例如在NiO的情况下为4.5V。在此情况下，第二存储节点150具有高电阻值(复位状态)。然而，若向第二存储节点150施加比临界电压大的电压，则电流迅速增大。在比临界电压大的电压施加至第二存储节点150上之后，若再向第二存储节点150施加从零起的电压(路径20)，则高电流流经第二存储节点150。在此情况下，第二存储节点150具有低电阻值(置位状态)。然而，若向第二存储节点150施加大于复位电压的电压，则电流迅速减小(路径30)。即，第二存储节点150恢复成具有复位状态的高电阻值。其后，随着电压渐大地施加于第二存储节点150(路径40)，该路径与复位状态的路径相同。
在施加临界电压或复位电压时，第二存储节点150被改变从而具有不同的电阻率。在该电压范围内，这种变化被保持，即使是在去除所施加的电压之后。因此，第二存储节点150可以用作NVM器件的存储介质。
现在将参照图1介绍操作NOR型混合多位非易失性存储器件的方法。单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33可通过选择字线W1、W2、W3和W4和位线B1、B2和B3来访问，所有该单位单元排列成矩阵。
例如，为了选择单位单元C11，第一字线W1和第一位线B1被选择从而向其施加工作电源，例如工作电压。详细而言，第一电压施加于第一字线W1，第二电压施加于第一位线B1。其它单位单元可以按相同的方式选择。在此情况下，其它字线W2、W3和W4、以及位线B2和B3可以被浮置，或者零电压可施加于其上。
现在将参照图5和6介绍操作单位单元C11的方法。
图5为图2的单位单元的截面图，示出该单位单元C11的第一存储单元的选择工作。参照图5，施加于第一字线W1的第一电压-即施加于控制栅极电极140与沟道120之间的电压-被增大而超过阈值电压，从而使沟道120导通。经第一位线170施加于漏极110的第二电压被降低而低于临界电压并被施加于开关155。
因此，电子，即电流，不流经经开关155和第二存储节点150的源极115与漏极110之间的电路a。取而代之，电流流经源极115与漏极110之间经沟道120的电路b。即，沟道导通，但是开关155关闭。电子在箭头方向上流动，但是电流在箭头的相反方向上流动。
用于第一存储节点130的写入操作通过降低施加于漏极110的第二电压低于临界电压，并设置施加于控制栅极电极140的第一电压作为写入电压来实施。该写入电压可以是比施加于沟道120的阈值电压更大的电压。
电子或电流不流经经开关155的电路a，但流经经沟道120的电路b。电荷可以通过从沟道120经第一绝缘层125隧穿或热载流子注入而存储在第一存储节点130内。在电子存储在第一存储节点130内时，p型沟道120的阈值电压增大。
通过设置施加于控制栅极电极140的第一电压作为擦除电压执行对第一存储节点130的擦除操作。例如，第一存储节点130的电子可以通过向控制栅极电极140施加负电压而移动。详细而言，存储在第一存储节点130中的电子可以通过电荷的隧穿被擦除至沟道120。因此，沟道120的阈值电压被降低至执行写入操作前的初始状态。
通过降低施加于漏极110的第二电压低于临界电压并设置施加于控制栅极电极140的第一电压作为读取电压，执行对第一存储节点130的读取操作。读取电压可以在写入和擦除状态中沟道120的阈值电压的基础上确定。
例如，可以选择读取电压从而在写入状态下关闭沟道120而在擦除状态下使沟道120导通。因此，电流在写入状态下不流经沟道120，电流在擦除状态下流经沟道120。即，读取操作感测流经沟道120的电流并识别写入状态或擦除状态。
图6为图2的单位单元的截面图，示出单位单元C11的第二存储单元的选择操作。现在将参照图6介绍第二存储节点150的选择操作。
参照图6，将施加于第一字线W1的电压，即施加在控制栅极电极140与沟道120之间的电压，降低为低于阈值电压，例如0伏特，从而关闭沟道120。经第一位线170施加于漏极110的电压被增大为超过临界电压并被施加于开关155。
因此，电子或电流不流经源极115与漏极110之间经沟道120的电路b。取而代之，电子，即电流流经源极115与漏极110之间经开关155和第二存储节点150的电路a。即，沟道120被关闭，但开关155被导通。
通过设置施加于漏极110的第二电压为写入电压并降低施加于控制栅极电极140的第一电压为低于阈值电压来执行对第二存储节点150的写入操作。当第二存储节点150由NiO构成时，写入电压可以是大于4.5V的临界电压，其降低第二存储节点150的电阻。
电子或电流不流经经沟道120的电路b，但流经经开关155的电路。如参照图4所述，第二存储节点150处于置位状态并由此具有与路径20相同的电压电流特性，即低电阻特性。
通过设置施加于漏极110的第二电压为擦除电压并降低施加于控制栅极电极140的第一电压为低于阈值电压来执行对第二存储节点150的擦除操作。擦除电压可以是图4所示路径30的电压。因此，第二存储节点150处于复位状态并由此具有高电阻特性。
通过设置施加于漏极110的第二电压为读取电压并降低施加于控制栅极电极140的第一电压为低于阈值电压来执行对第二存储节点150的读取操作。读取电压可以是小于写入电压和擦除电压的电压。读取操作感测流经第二存储节点150的电流。例如，图4所示路径20对应于写入状态，图4所示路径10对应于擦除状态。
单位单元C11为使用能够存储电荷的第一存储节点130的多位存储器、以及使用第二存储节点150的多位存储器的混合组合。因此，单位单元C11具有NOR单元阵列结构的本发明的存储器件可以执行单位单元C11、C12、C13、C21、C22、C23、C31、C32和C33的每一个的多位操作。
本发明的NOR型混合多位NVM存储器件可以增加存储容量和速度。
虽然已经参照本发明的示例性实施例具体示出和介绍了本发明，但本领域普通技术人员理解，可以在不脱离由所附权利要求限定的本发明的实质和范围的情况下对其进行形式和细节的各种改变。
Claims (19)
1.一种NOR型混合多位非易失性存储器件，其具有单位单元排列成多个行和列的矩阵的NOR单元阵列结构，
其中，每个该单位单元包括：沟道；第一存储单元，该第一存储单元包括能够存储电荷的第一存储节点，并且根据该沟道的阈值电压的依据该电荷是否存储在该第一存储节点中的改变来读取数据；以及第二存储单元，该第二存储单元包括具有根据施加于其上的电压的可变电阻特性的第二存储节点、以及连接于该第二存储节点的开关，该第一存储单元和该第二存储单元共享源极和漏极，
排列在每行中的该单位单元的该第一存储单元共同连接于多根字线中的一根，排列在每列中的该单位单元的该漏极共同连接于多根位线中的一根。
2.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该第一存储节点包括多晶硅、氮化硅、硅点或金属点。
3.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该第二存储节点为根据施加于其上的电压的可变电阻存储材料，并且包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或HfO。
4.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该开关包括过渡金属氧化物，其仅在向其施加大于临界电压的电压时是导电的。
5.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该过渡金属氧化物包括V2O5或TiO。
6.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该源极和该漏极并联连接于该沟道和该第二存储节点。
7.如权利要求6所述的NOR型混合多位非易失性存储器件，其中每个单位单元还包括连接该第二存储节点和该开关至该源极和漏极之一的金属线。
8.如权利要求1所述的NOR型混合多位非易失性存储器件，其中该单位单元的该源极接地。
9.一种NOR型混合多位非易失性存储器件，其具有单位单元排列成多个行和列的矩阵的NOR单元阵列结构，
其中每个该单位单元包括：
形成在半导体衬底上的沟道；
邻近该沟道的两端形成的源极和漏极；
形成在该沟道上的第一绝缘层；
形成在该第一绝缘层上作为电荷存储介质的第一存储节点；
形成在该第一存储节点上的第二绝缘层；
形成在该第二绝缘层上的控制栅极电极；
形成在该控制栅极电极上的第三绝缘层；
形成在该第三绝缘层上作为可变电阻介质的第二存储节点；以及
连接该第二存储节点至该源极和漏极之一的开关，
排列在每行中的该单位单元的该控制栅极电极共同连接于多根字线中的一根，排列在每列中的该单位单元的该漏极共同连接于位线。
10.如权利要求9所述的NOR型混合多位非易失性存储器件，其中该第一存储节点包括多晶硅、氮化硅、硅点或金属点。
11.如权利要求9所述的NOR型混合多位非易失性存储器件，其中该第二存储节点为根据施加于其上的电压的可变电阻存储材料，并且包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或HfO。
12.如权利要求9所述的NOR型混合多位非易失性存储器件，其中该开关包括V2O5和TiO之一，其仅在向其施加大于临界电压的电压时是导电的。
13.一种操作如权利要求1所述的NOR型混合多位非易失性存储器件的方法，该方法包括：
通过选择该字线之一和该位线之一来选择该单位单元之一；
通过控制施加于连接选定单位单元的该字线的第一电压并引发流经该第一存储单元的该沟道的电流来控制该第一存储单元；以及
通过控制施加于连接选定单位单元的该位线的第二电压并引发流经该第二存储单元的该开关的电流来控制该第二存储单元。
14.如权利要求13所述的方法，其中对该第一存储单元的写入操作通过降低该第二电压为低于临界电压从而防止电流流经该开关、设置该第一电压为写入电压、以及存储电荷在该第一存储节点中来执行。
15.如权利要求13所述的方法，其中对该第二存储单元的写入操作通过降低该第一电压为低于阈值电压从而防止电流流经该沟道、设置该第二电压为大于临界电压的写入电压从而允许电流流经该开关、以及引发该第二存储节点的电阻变化来执行。
16.如权利要求13所述的方法，其中对该第一存储单元的擦除操作通过降低该第二电压为低于临界电压从而防止电流流经该开关、设置该第一电压为擦除电压、以及存储电荷在该第一存储节点中来执行。
17.如权利要求13所述的方法，其中对该第二存储单元的擦除操作通过降低该第一电压为低于阈值电压从而防止电流流经该沟道、设置该第二电压为擦除电压、以及引发该第二存储节点的电阻变化来执行。
18.如权利要求13所述的方法，其中对该第一存储单元的读取操作通过降低该第二电压为低于临界电压从而防止电流流经该开关、设置该第一电压为读取电压、以及根据电荷是否存储在该第一存储节点内读取该沟道的阈值电压来执行。
19.如权利要求13所述的方法，其中对该第二存储单元的读取操作通过降低该第一电压为低于临界电压从而防止电流流经该沟道、设置该第二电压为读取电压、以及根据该第二存储节点的电阻变化读取在该源极与该漏极之间流动的电流来执行。
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