CN1815741A - 混合多位型非易失性存储器件及其操作方法 - Google Patents

混合多位型非易失性存储器件及其操作方法 Download PDF

Info

Publication number
CN1815741A
CN1815741A CNA2005101362551A CN200510136255A CN1815741A CN 1815741 A CN1815741 A CN 1815741A CN A2005101362551 A CNA2005101362551 A CN A2005101362551A CN 200510136255 A CN200510136255 A CN 200510136255A CN 1815741 A CN1815741 A CN 1815741A
Authority
CN
China
Prior art keywords
raceway groove
memory device
voltage
memory node
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101362551A
Other languages
English (en)
Other versions
CN100511683C (zh
Inventor
朴允童
金元柱
田尚勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1815741A publication Critical patent/CN1815741A/zh
Application granted granted Critical
Publication of CN100511683C publication Critical patent/CN100511683C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种混合多位型非易失性存储器件和一种操作该存储器件的方法。所述混合型非易失性存储器件包括：第一存储单位，其包括存储数据的第一存储节点，所述第一存储节点利用第一方法存储数据；以及第二存储单位，其包括利用与所述第一方法不同的第二方法存储数据的第二存储节点，其中所述第一存储单位和所述第二存储单位共享源极和漏极。

Description

混合多位型非易失性存储器件及其操作方法
技术领域
本发明涉及一种半导体存储器件，更具体地，涉及一种以多位操作的非易失性存储器(NVM)以及操作该存储器的方法。
背景技术
半导体存储器件分为易失性存储器件或非易失性存储器件。诸如动态随机存取存储器(DRAM)的易失性存储器件用于施加电能时在诸如计算机的电子装置中存储和处理数据。近来，移动电话和数字照相机市场已经急剧扩张，这产生了对高速非易失性存储处理器件的巨大需求。非易失性存储器件是当关闭电源时仍保持其数据的存储器件。
非易失性存储器件分为三种：利用晶体管的阈值电压转变的非易失性存储器件；利用电荷转移(charge displacement)的非易失性存储器件；以及利用电阻变化的非易失性存储器件。利用阈值电压转变的非易失性存储器件包括利用浮动栅极作为存储节点的闪存器件和利用电荷陷阱(chargetrap)作为存储节点的SONOS存储器件。利用电荷转移的非易失性存储器件可以是利用纳米晶或聚合物(polymer)的铁电存储器(FRAM)。另外，利用电阻变化的非易失性存储器包括磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、以及聚合物存储器。
在非易失性存储器中，存储容量受处理能力的限制。因此，利用多位环境的非易失性存储器件的必要性近来增加了。
发明内容
本发明提供一种以多位(multi-bit)操作的混合型(hybrid)非易失性存储器件。
本发明提供以多位操作混合型非易失性存储器件的一种方法。
根据本发明的第一方面，提供一种混合多位型非易失性存储器件，包括：形成在第一导电类型的半导体衬底上的沟道(channel)；形成在该沟道两端附近的第二导电类型的源极和漏极；形成在该沟道上的第一绝缘层；形成在该第一绝缘层上用于存储电荷的存储节点；在该存储节点上的第二绝缘层；形成在该第二绝缘层上的控制栅极；形成在该控制栅极上的第三绝缘层；覆盖该第三绝缘层的用于可变电阻的电阻节点；以及连接到该电阻节点和该源极，连接到该电阻节点和该漏极的开关。
该电阻节点可以是其电阻根据电压而变化的电阻状态变化存储材料，且由选自含有Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或HfO的组的一种材料形成。另外，该开关可以由过渡金属氧化物形成，当高于阈值电压的电压施加到该过渡金属氧化物时，其变得导电。此外，该过渡金属氧化物可以是V2O5或者TiO。
根据本发明的第二方面，提供一种混合多位型非易失性存储器件，包括连接作为NAND单元阵列的根据本发明第一方面的存储器件，其中每个单元的电阻节点彼此连接且每个单元的源极连接到相邻单元的漏极。
根据本发明的第三方面，提供一种具有鳍状FET结构(Fin-FETstructure)的混合多位型非易失性存储器件，包括：以一方向垂直形成在第一绝缘层上的沟道；覆盖该沟道的侧表面和上表面的用于存储电荷的第一存储节点；连接到该沟道的两端的源极和漏极；连接到该源极和该漏极用于可变电阻的第二存储节点。
根据本发明的第四方面，提供一种具有CMOS鳍状FET结构的混合多位型非易失性存储器件，包括：掺杂以第一导电类型杂质的第一沟道和掺杂以第二导电类型杂质的第二沟道，其在一方向上垂直堆叠在第一绝缘层上且被第二绝缘层分隔开；覆盖所述沟道的侧表面和上表面的用于存储电荷的第一存储节点；覆盖该第一存储节点的第三绝缘层；覆盖该第三绝缘层的控制栅极；在一个方向上连接到该沟道的两端的源极和漏极；以及连接到该源极和该漏极的用于可变电阻的第二存储节点。
根据本发明的第五方面，提供一种混合多位型非易失性存储器件，包括：包括用于基于第一方法存储数据的第一存储节点的第一存储单位(memory unit)；以及包括用于基于与该第一方法不同的方法存储数据的第二存储节点的第二存储单位，其中该第一存储单位和该第二存储单位共享源极和漏极。
根据本发明的第六方面，提供一种混合多位型非易失性存储器件，包括作为NAND单元阵列的多个本发明第五方面的存储器件。
根据本发明的第七方面，提供一种操作根据本发明第一方面的混合多位型非易失性存储器件的方法，包括：通过控制施加在该沟道和该控制栅极之间的电压并开启该沟道，利用该存储节点作为第一存储媒质；以及通过控制施加在该源极和该漏极之间的电压并开启该开关，利用该电阻节点作为第二存储媒质。
根据本发明的第八方面，提供一种操作根据本发明第二方面的存储器件的方法，包括：在所述NAND单元阵列中选择将要操作的单元；应用导通电压(pass voltage)到未选定单元的控制栅极以开启该沟道；通过应用操作电压到该选定单元的控制栅极来使用该选定单元的存储节点作为第一存储媒质；以及通过应用不同的操作电压到该选定单元的源极和漏极来使用该选定单元的电阻节点作为第二存储媒质。
附图说明
通过参照附图详细描述本发明的示例性实施例，本发明的上述和其它特征和优点将变得更加明显，附图中：
图1是根据本发明第一实施例的混合型非易失性存储器件的剖视图；
图2和3是图1所示的混合型非易失性存储器件的剖视图，用于说明操作该混合型非易失性存储器件的方法；
图4是根据本发明第二实施例的NAND单元阵列的剖视图；
图5是根据本发明第三实施例的具有鳍状FET结构的混合型非易失性存储器件的透视图；
图6是根据本发明第四实施例的具有CMOS鳍状FET单元的混合型非易失性存储器件的透视图；以及
图7是根据本发明一实施例的混合型非易失性存储器件的NAND单元的电路图。
具体实施方式
现在将参照附图更全面地描述本发明，附图中示出本发明地示例性实施例。然而，本发明可以以许多不同的形式实现，不应被解释为局限于这里阐述的实施例；而是，提供这些实施例使得本公开将会彻底和完整，且将向本领域技术人员充分地传达本发明地概念。附图中，为了清楚起见，夸大了区域和层的厚度。
图1是根据本发明第一实施例的混合型非易失性存储器件100的剖视图。
参照图1，混合型非易失性存储器件100是提供两个并联电路的存储媒质，其选择性使用存储节点130和电阻节点150。
使用存储节点130作为诸如闪存器件或SONOS存储器件的阈值电压转变存储器件的存储媒质。存储节点130浮置于半导体衬底105的沟道120和控制栅极140之间。即，第一绝缘层125形成在沟道120和存储节点130之间，且第二绝缘层135形成在存储节点130和控制栅极140之间。
存储节点130由多晶硅、硅氮化物层、硅点(silicon dot)或金属点(metaldot)形成。电荷通过其容易隧穿的硅氧化物层可用于形成第一绝缘层125。第二绝缘层135可以由硅氧化物形成。另外，控制栅极140由包含多晶硅的多晶硅复合层例如多晶硅上金属或者多晶硅上金属硅化物形成。
源极110和漏极115位于沟道120的各自端部。如果半导体衬底105是p型衬底，源极110和漏极115可以被掺杂为n型衬底。
如上所述，漏极115、沟道120和源极110形成一个电路。控制栅极140控制沟道120开启或关闭。如果高于阈值电压的电压施加到控制栅极140，沟道被开启；如果低于阈值电压的电压施加到控制栅极140，沟道被关闭。即，源极110、漏极115、沟道120和控制栅极140与存储节点130形成存储2位以上的一个存储器件。
同时，电阻节点150覆盖控制栅极140上的第三绝缘层145。第三绝缘层145可以由硅氧化物制成。另外，电阻节点150通过开关155连接到源极110和漏极115。
开关155可以由过渡金属氧化物(TMO)形成，当高于阈值电压的电压施加到开关155时，该过渡金属氧化物变得导电。该TMO可以是V2O5或者TiO。开关155通过第四绝缘层160与存储节点130和控制栅极140绝缘。
如果该开关由VOx形成且低于阈值电压1.5V的电压施加到开关155，则开关155具有低电导率。因此，所加电压的大部分提供在开关155的两端。如果比阈值电压大的电压施加到开关155，则开关155立刻变成导体且经过开关155的电流增大。因此，开关155充当二极管。
电阻节点150的电阻根据所加电压而变化。电阻节点150可以由Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或者HfO形成。
当高于写电压的电压施加到包括例如NiO的电阻节点150时，电阻节点的电阻下降，如果重置电压施加到电阻节点150，则电阻增大。如果电阻通过施加写电压而下降一次，则维持较低电阻直到施加重置电压。就是说，电阻变化在所施加的电压去除后被保持。因此，电阻节点150可以用作该非易失性存储器件的存储媒质。
因为所加电压根据电阻分布在开关155和电阻节点150之间，经过开关155和电阻节点150的电流根据电阻节点150的电阻而形成波形(wave)。基于此，可以适当地选择写电压和擦除电压。
漏极115、开关155、电阻节点150和源极110形成另一电路。电流到电阻节点150的流动可以通过开启或关闭开关155来控制。即，漏极115、开关155和源极110与电阻节点150形成存储2位以上的另一存储器件。
如上所述，有两个并联电路连接漏极115到源极110。该两个并联电路之一通过控制沟道120开启或关闭来选择。即，混合多位型非易失性存储器件100可采用利用存储节点130的电路存储2位以上以及采用利用电阻节点150的电路存储2位以上。
图2和3是非易失性存储器件100的剖视图，用于说明操作混合型非易失性存储器件100的方法。
参见图2，沟道120通过施加0V在控制栅极140和沟道120之间而被关闭。通过施加比开关155的阈值电压高的电压在源极110和漏极115之间，电流沿电流路径a从漏极115经电阻节点150流到源极110。因为沟道120被关闭，所以电流不会沿电流路径b从漏极115经沟道120流到源极110。因此，电阻节点150可以被用作存储媒质。
电阻节点150的写操作可以通过施加写电压在源极110和漏极115之间来进行。因此，开关155被开启且写电压施加到电阻节点150从而产生电阻节点150的低电阻。
电阻节点150的读操作可以通过施加读电压在源极110和漏极150之间来进行。读电压高于开关155的阈值电压。因此，开关155被开启且经过电阻节点150的电流可被测量。例如，如果测量的电阻是低的，则确定电阻节点150在写状态，如果测量的电阻是高的，则确定电阻节点在擦除状态。
擦除操作可以通过施加擦除电压在源极110和漏极115之间来进行。擦除电压高于该开关155的阈值电压且小于该写电压。因此，开关155被开启且电阻节点150的电阻变高。
参见图3，沟道120通过施加比沟道120的阈值电压高的电压在控制栅极140和沟道120之间而被开启。开关155通过施加比开关155的阈值电压低的电压在源极110和漏极115之间而未被开启。因此，没有电流流经电阻节点150。于是，存储节点130可被用作存储媒质。
存储节点130的写操作可以通过施加不同的写电压在沟道120和控制栅极140之间来进行。因此，电荷通过从沟道120隧穿经过第一绝缘层125或者注入热载流子而被存储在存储节点130中。当电荷被聚积在存储节点130中时，由p型材料构成的沟道120的阈值电压增大。
存储节点130的读操作可以通过读沟道120的阈值电压变化来进行。在所述写电压和该增大的阈值电压之间的读电压被施加到沟道120和控制栅极140。如果电荷被存储在存储节点130中，则沟道120不被开启，如果电荷没有被存储在存储节点130中，则沟道120被开启。
存储节点130的擦除操作可以通过施加擦除电压在沟道120和控制栅极140之间来进行。例如，存储节点130的电荷可以通过施加负电压到控制栅极140来被擦除。
混合型非易失性存储器件100可以通过利用阈值电压变化的2位存储器件与利用电阻节点150的电阻变化的另一2位存储器件的混合结合来进行多位操作，所述阈值电压根据存储在存储节点130中的电荷而变化。因此，增加受常规集成技术限制的存储容量的困难可通过利用本实施例的混合型非易失性存储器件100来克服。
图4是根据本发明第二实施例的NAND单元阵列300的剖视图。
参见图4，NAND单元阵列300包括以单轴形式布置和连接在半导体衬底上的多个单位单元100a、100b、100c、100d、100e、100f、100g、100h。单位单元100a、100b、100c、100d、100e、100f、100g、100h中的每个具有与图1所示的混合型非易失性存储器件100相同的结构。因此，单位单元100a、100b、100c、100d、100e、100f、100g、100h中的每个的详细说明被省略。图4中，有八个单位单元形成在半导体衬底上。然而，对本领于技术人员来说很明显的是，单位单元的数量可以根据NAND单元阵列300的结构而不同。
单位单元100a、100b、100c、100d、100e、100f、100g、100h的电阻节点彼此连接。另外，每个单位单元例如100c的源极连接到相邻单位单元例如100b的漏极。因此，如果全部单位单元100a、100b、100c、100d、100e、100f、100g、100h的沟道被开启，则从最右边的单位单元100h的漏极到最左边的单位单元100a的源极形成导电路径。
当对预定单位单元例如第五单位单元100e的存储节点进行写操作或者读操作时，施加比阈值电压高的导通电压(pass voltage)从而开启其它单位单元100a、100b、100c、100d、100f、100g、以及100h的沟道。开启其它单位单元100a-100d、100f-100h的沟道之后，写电压或者读电压施加到第五单位单元100e的控制栅极。从而，对第五单位单元100e的存储节点进行写操作或者读操作。
当对预定单位单元例如第五单位单元100e的电阻节点进行写操作或者读操作时，高于阈值电压的导通电压施加到控制栅极从而开启其它单位单元100a、100b、100c、100d、100f、100g和100h的沟道。另外，0V施加到第五单位单元100e的控制栅极从而关闭第五单位单元100e的沟道。施加电压从而开启第五单位单元100e的源极和漏极之间的开关且操作第五单位单元100e的电阻节点。从而，对第五单位单元100e的电阻节点进行写操作或者读操作。
NAND单元阵列300的擦除操作可以类似于常规闪存器件的擦除操作。具体地，对NAND单元阵列的电阻节点的擦除操作可以通过施加整体擦除电压在NAND单元阵列300的两端c和d来同时进行。所施加的擦除电压通过计算跨过全部单位单元的电压降来确定。
因此，常规集成技术的限制可被克服且存储容量可通过使用NAND单元阵列300而扩大，所述NAND单元阵列300包括多个本发明的混合型非易失性存储器件。
图5是根据本发明第三实施例的具有鳍状FET结构的混合型非易失性存储器件500的透视图。
参见图5，沟道(未示出)垂直地形成在半导体衬底502上第一绝缘层505上。即，沟道形成在控制栅极540内。控制栅极540覆盖沟道的侧表面和上表面。用于存储电荷的第一存储节点530形成在沟道和控制栅极之间。第一存储节点530通过第二绝缘层525与沟道绝缘且通过第三绝缘层535与控制栅极540绝缘。沟道连接到源极510和漏极515。源极510和漏极515通过开关555连接到具有可变电阻的第二存储节点550。
第一存储节点530可以由多晶硅、硅氮化物、硅点或者金属点形成。第二存储节点550的电阻根据对其施加的电压而变化。第二存储节点550可以由Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或者HfO形成。
混合型非易失性存储器件500的鳍状FET结构与图1所示的混合型非易失性存储器件100相同，除了该鳍状FET结构。从而，本领域技术人员能够正确地理解操作混合型非易失性存储器件500的该鳍状FET结构的方法。因此，省略混合型非易失性存储器件500的操作方法的详细说明。
图6是根据本发明第四实施例的混合型非易失性存储器件的CMOS鳍状FET单元600的透视图。
参见图6，CMOS鳍状FET单元600与混合型非易失性存储器件500的鳍状FET单元结构相同，除了CMOS结构。沟道(未示出)分为掺杂以n型杂质的第一沟道和掺杂以p型杂质的第二沟道，从而形成CMOS结构。因此，连接到第一沟道的第二源极610b和第二漏极(未示出)可以被掺杂以p型杂质，连接到第二沟道的第一源极610a和第一漏极615a可以被掺杂以n型杂质。
第一和第二沟道形成在半导体层602上第一绝缘层605上，且第一存储节点630用于在沟道和控制栅极640之间存储电荷。存储节点630通过第二绝缘层625与沟道绝缘且通过第三绝缘层635与控制栅极640绝缘。连接到第二沟道的第一源极610a和第一漏极615a通过各开关655连接到具有可变电阻的第二存储节点650。另外，连接到第一沟道的第二源极610b和第二漏极可以通过额外的金属接触连接到开关655。即，优选开关655中的一个并联连接源极610a和610b且另一开关连接第一漏极615a和第二漏极。
CMOS鳍状FET单元600与图1所示的混合型非易失性存储器件100相同，除了鳍状FET结构。从而，本领域技术人员可以正确理解操作CMOS鳍状FET单元600的方法。因此，省略CMOS鳍状FET单元600的操作方法的详细说明。
图7是根据本发明一实施例的混合型非易失性存储器件的NAND单元的电路图。参照图7，该混合型非易失性存储器件不限于两个元件的结合，例如闪存和电阻存储器。
混合型非易失性存储器件的单位单元包括第一存储单位A和第二存储单位B。第一存储单位A包括用于存储电荷的第一存储节点。因此，第一存储单位A利用阈值电压的变化存储数据，所述阈值电压根据第一存储节点是否存储电荷而变化。第一存储节点可以由多晶硅或硅氮化物形成。即，与闪存器件或者SONOS存储器件类似地操作第一存储单位A。
第二存储单位B包括用于利用与第一存储节点不同的方法存储数据的第二存储节点。第二存储单位B可以利用第二存储节点的电阻变化存储数据。例如，第二存储节点可以由电介质层、铁电层、铁磁层、相变层、过渡金属氧化物或者聚合物形成。
通过参考对图4所示的存储器件300的NAND单元阵列结构操作的方法，本领域技术人员可以正确地理解操作NAND单元阵列的方法。
虽然参考本发明的示例性实施例特别显示和描述了本发明，但是本领域技术人员将理解，在不偏离后附权利要求所定义的本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。

Claims (33)

1.一种混合多位型非易失性存储器件，包括：
沟道，其形成在第一导电类型的半导体衬底上；
第二导电类型的源极和漏极，其形成在所述沟道的各自末端附近；
第一绝缘层，其形成在所述沟道上；
存储节点，其形成在所述第一绝缘层上用于存储电荷；
第二绝缘层，其形成在所述存储节点上；
控制栅极，其形成在所述第二绝缘层上；
第三绝缘层，其形成在所述控制栅极上；
电阻节点，其具有可变电阻且覆盖所述第三绝缘层；以及
开关，其分别连接在所述电阻节点和所述源极之间以及所述电阻节点和所述漏极之间。
2.如权利要求1所述的混合多位型非易失性存储器件，其中所述电阻节点由其电阻根据对其施加的电压而变化的材料构成，且由选自包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2和HfO的组的一种化合物形成。
3.如权利要求1所述的混合多位型非易失性存储器件，其中所述开关由过渡金属氧化物形成，当对该过渡金属氧化物施加比阈值电压高的电压时，其是导电的。
4.如权利要求3所述的混合多位型非易失性存储器件，其中所述过渡金属氧化物是V2O5或TiO。
5.如权利要求1所述的混合多位型非易失性存储器件，其中所述存储节点由多晶硅、硅氮化物、硅点或者金属点形成。
6.如权利要求1所述的混合多位型非易失性存储器件，其中所述第一绝缘层、所述第二绝缘层和所述第三绝缘层中的每个包括硅氧化物层。
7.如权利要求1所述的混合多位型非易失性存储器件，其中所述第一导电类型是p型且所述第二导电类型是n型。
8.如权利要求1所述的混合多位型非易失性存储器件，还包括第四绝缘层，其将所述存储节点与所述控制栅极绝缘。
9.一种NAND单元阵列，包括权利要求1所述的多个存储器件作为单位单元，其中各单元的所述电阻节点彼此连接且每个单元的源极连接到相邻单元的漏极。
10.如权利要求9所述的混合多位型非易失性存储器件，其中所述单元的每个的开关连接到每个相邻单元的开关中的一个。
11.如权利要求9所述的混合多位型非易失性存储器件，其中所述电阻节点由其电阻根据对其施加的电压而变化的材料构成，且由选自包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2和HfO的组的一种化合物形成。
12.如权利要求9所述的混合多位型非易失性存储器件，其中所述开关由过渡金属氧化物形成，当比阈值电压高的电压施加到该过渡金属氧化物时，其是导电的。
13.如权利要求12所述的混合多位型非易失性存储器件，其中所述过渡金属氧化物是V2O5或者TiO。
14.如权利要求9所述的混合多位型非易失性存储器件，所述存储节点由多晶硅、硅氮化物、硅点或者金属点形成。
15.一种操作权利要求1所述的混合多位型非易失性存储器件的方法，包括：
通过控制施加在所述沟道和所述控制栅极之间的电压且开启该沟道，使用所述存储节点作为第一存储媒质；以及
通过控制施加在所述源极和所述漏极之间的电压且开启所述开关，使用所述电阻节点作为第二存储媒质。
16.如权利要求15所述的方法，其中通过施加比阈值电压低的电压在所述源极和所述漏极之间从而关闭所述开关、以及施加写电压在所述沟道和所述控制栅极之间从而在所述存储节点中积聚电荷，来进行所述第一存储媒质的写操作。
17.如权利要求16所述的方法，其中通过施加0V在所述沟道和所述控制栅极之间从而关闭该沟道、以及施加不同的写电压在所述源极和所述漏极之间从而开启所述开关且降低所述电阻节点的电阻，来进行所述第二存储媒质的写操作。
18.如权利要求15所述的方法，其中通过施加比阈值电压低的电压在所述源极和所述漏极之间从而关闭所述开关、以及施加读电压在所述沟道和所述控制栅极之间从而读取所述沟道的阈值电压的变化，来进行所述第一存储媒质的读操作。
19.如权利要求18所述的方法，其中通过施加0V在所述沟道和所述控制栅极之间从而关闭该沟道、施加不同的读电压在所述源极和所述漏极之间从而开启所述开关、以及测量经过所述电阻节点的电流的变化，来进行所述第二存储媒质的读操作。
20.如权利要求15所述的方法，其中通过施加比阈值电压低的电压在所述源极和所述漏极之间从而关闭所述开关、以及施加擦除电压在所述沟道和所述控制栅极之间从而擦除存储在所述存储节点中的电荷，来进行所述第一存储媒质的擦除操作。
21.如权利要求20所述的方法，其中通过施加0V在所述沟道和所述控制栅极之间从而关闭该沟道、以及施加不同的擦除电压在所述源极和所述漏极之间从而开启所述开关且提高所述电阻节点的电阻，来进行所述第二存储媒质的擦除操作。
22.一种操作权利要求9所述的存储器件的方法，包括：
在所述NAND单元阵列的单元中选择操作的单元；
施加导通电压到未选定的单元的所述控制栅极从而开启所述沟道；
通过施加操作电压到所述选定单元的控制栅极，使用该选定单元的存储节点作为第一存储媒质；以及
通过施加第二操作电压到所述选定单元的源极和漏极，使用该选定单元的电阻节点作为第二存储媒质。
23.如权利要求22所述的方法，其中通过施加擦除电压到所述NAND单元阵列的两端的电阻节点从而同时擦除该NAND单元阵列中的全部单元的第二存储媒质，来进行包含所述电阻节点的所述第二存储媒质的擦除操作。
24.一种具有鳍状FET结构的混合多位型非易失性存储器件，包括：
沟道，其在一个方向上垂直地形成在第一绝缘层上；
第一存储节点，其用于存储电荷且覆盖所述沟道的侧表面和上表面；
源极和漏极，其连接到所述沟道的各自末端；
第二存储节点，其具有可变电阻且连接在所述源极和所述漏极之间。
25.如权利要求24所述的具有鳍状FET结构的混合多位型非易失性存储器件，其中所述源极和所述第二存储节点、以及所述漏极和所述第二存储节点通过开关分别连接，仅当比阈值电压高的电压施加到所述开关时，其是导电的。
26.如权利要求24所述的具有鳍状FET结构的混合多位型非易失性存储器件，其中所述第一存储节点由多晶硅、硅氮化物、硅点或者金属点形成。
27.如权利要求24所述的具有鳍状FET结构的混合多位型非易失性存储器件，其中所述第二存储节点由其电阻根据对其施加的电压而变化的材料构成，且由选自包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2和HfO的组的一种化合物形成。
28.一种具有CMOS鳍状FET结构的混合多位型非易失性存储器件，包括：
第一沟道和第二沟道，其在一个方向上垂直堆叠在第一绝缘层上且通过第二绝缘层被分隔开，所述第一沟道被掺杂以第一导电类型的杂质，所述第二沟道被掺杂以第二导电类型的杂质；
第一存储节点，其用于存储电荷且覆盖所述沟道的侧表面和上表面；
第三绝缘层，其覆盖所述第一存储节点；
控制栅极，其覆盖所述第三绝缘层；
源极和漏极，其在一个方向上连接到所述沟道的各自末端；以及
第二存储节点，其具有可变电阻且连接在所述源极和所述漏极之间。
29.一种混合多位型非易失性存储器件，包括：
第一存储单位，其包括存储数据的第一存储节点，所述第一存储节点利用第一方法存储数据；以及
第二存储单位，其包括第二存储节点，所述第二存储节点利用与第一方法不同的第二方法存储数据，
其中所述第一存储单位和所述第二存储单位共享源极和漏极。
30.如权利要求29所述的混合多位型非易失性存储器件，其中所述第一存储单位利用沟道的阈值电压的变化存储数据，所述沟道的阈值电压取决于所述第一存储节点是否存储电荷，所述第二存储单位利用所述第二存储节点的电阻的变化存储数据。
31.如权利要求29所述的混合多位型非易失性存储器件，其中所述第一存储节点由多晶硅或者硅氮化物形成。
32.如权利要求29所述的混合多位型非易失性存储器件，其中所述第二存储节点由电介质层、铁电层、铁磁层、相变层、过渡金属氧化物或者聚合物形成。
33.一种混合多位型非易失性存储器件，包括权利要求31所述的多个存储器件作为NAND单元阵列的单元。
CNB2005101362551A 2005-01-06 2005-12-26 混合多位型非易失性存储器件及其操作方法 Expired - Fee Related CN100511683C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050001141A KR100682913B1 (ko) 2005-01-06 2005-01-06 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
KR1141/05 2005-01-06

Publications (2)

Publication Number Publication Date
CN1815741A true CN1815741A (zh) 2006-08-09
CN100511683C CN100511683C (zh) 2009-07-08

Family

ID=36639417

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101362551A Expired - Fee Related CN100511683C (zh) 2005-01-06 2005-12-26 混合多位型非易失性存储器件及其操作方法

Country Status (4)

Country Link
US (1) US20060145240A1 (zh)
JP (1) JP2006191033A (zh)
KR (1) KR100682913B1 (zh)
CN (1) CN100511683C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339846A (zh) * 2010-07-19 2012-02-01 旺宏电子股份有限公司 具有可调整栅极电阻值的晶体管的半导体存储器元件
CN102651233A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 复合存储单元和存储器
CN104350598A (zh) * 2012-05-11 2015-02-11 美光科技公司 排列式存储器单元
WO2020154844A1 (zh) * 2019-01-28 2020-08-06 中国科学院微电子研究所 融合型存储器的写入、擦除方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608376B1 (ko) * 2005-03-15 2006-08-08 주식회사 하이닉스반도체 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법
EP2082426B1 (en) * 2006-11-08 2012-12-26 Symetrix Corporation Correlated electron memory
KR100866405B1 (ko) * 2006-11-15 2008-11-03 한양대학교 산학협력단 플래시 메모리 소자 및 그 읽기 동작 제어 방법
US7898016B2 (en) * 2006-11-30 2011-03-01 Seiko Epson Corporation CMOS semiconductor non-volatile memory device
US7876597B2 (en) 2007-09-19 2011-01-25 Micron Technology, Inc. NAND-structured series variable-resistance material memories, processes of forming same, and methods of using same
US9129845B2 (en) * 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
KR100997906B1 (ko) 2008-12-08 2010-12-02 한국과학기술원 융합 메모리 소자, 융합 메모리 소자의 제조방법 및 동작방법
JP5023177B2 (ja) 2010-03-24 2012-09-12 株式会社東芝 半導体記憶装置
CN102198925B (zh) * 2010-03-25 2015-03-04 张家港丽恒光微电子科技有限公司 Mems器件及其形成方法
CN102779550B (zh) * 2011-05-12 2015-06-10 中国科学院微电子研究所 多功能存储单元、阵列及其制造方法
KR20180134124A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR102467857B1 (ko) * 2021-07-28 2022-11-17 인하대학교 산학협력단 강유전체 메모리 소자 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3584494B2 (ja) * 1994-07-25 2004-11-04 ソニー株式会社 半導体不揮発性記憶装置
US6069381A (en) * 1997-09-15 2000-05-30 International Business Machines Corporation Ferroelectric memory transistor with resistively coupled floating gate
US6225168B1 (en) * 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof
JP2000150677A (ja) 1998-11-09 2000-05-30 Fuji Electric Co Ltd 強誘電体ゲートメモリおよびその製造方法
JP2001237387A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
JP2001237380A (ja) 2000-02-25 2001-08-31 Matsushita Electric Ind Co Ltd 可変抵抗素子およびそれを用いた半導体装置
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
JP2004096014A (ja) * 2002-09-03 2004-03-25 Sharp Corp 半導体不揮発性メモリセル、半導体不揮発性メモリ装置および半導体不揮発性メモリセルの製造方法
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
KR100973281B1 (ko) * 2003-06-10 2010-07-30 삼성전자주식회사 소노스 메모리 소자 및 그 제조 방법
KR20040106074A (ko) * 2003-06-10 2004-12-17 삼성전자주식회사 소노스 메모리 소자 및 그 제조 방법
JP2005005569A (ja) 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置
KR20050011416A (ko) * 2003-07-23 2005-01-29 삼성전자주식회사 높은 정션 내압을 가지는 트랜지스터 및 그 제조 방법
KR100608376B1 (ko) * 2005-03-15 2006-08-08 주식회사 하이닉스반도체 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339846A (zh) * 2010-07-19 2012-02-01 旺宏电子股份有限公司 具有可调整栅极电阻值的晶体管的半导体存储器元件
CN102339846B (zh) * 2010-07-19 2015-10-07 旺宏电子股份有限公司 具有可调整栅极电阻值的晶体管的半导体存储器元件
CN102651233A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 复合存储单元和存储器
CN102651233B (zh) * 2011-02-25 2015-08-19 中国科学院微电子研究所 复合存储器
CN104350598A (zh) * 2012-05-11 2015-02-11 美光科技公司 排列式存储器单元
WO2020154844A1 (zh) * 2019-01-28 2020-08-06 中国科学院微电子研究所 融合型存储器的写入、擦除方法
US12002500B2 (en) 2019-01-28 2024-06-04 Institute of Microelectronics, Chinese Academy of Sciences Writing method and erasing method of fusion memory

Also Published As

Publication number Publication date
US20060145240A1 (en) 2006-07-06
KR100682913B1 (ko) 2007-02-15
KR20060080725A (ko) 2006-07-11
JP2006191033A (ja) 2006-07-20
CN100511683C (zh) 2009-07-08

Similar Documents

Publication Publication Date Title
CN100511683C (zh) 混合多位型非易失性存储器件及其操作方法
US7639524B2 (en) Multi-bit nonvolatile memory devices and methods of operating the same
US9721653B2 (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US7983065B2 (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
EP2417599B1 (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US8199576B2 (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US20170040381A1 (en) 3D Memory Having Vertical Switches with Surround Gates and Method Thereof
EP2965361B1 (en) 3d non-volatile memory having low-current cells and fabrication thereof
US7492635B2 (en) NOR-type hybrid multi-bit non-volatile memory device and method of operating the same
US20140254242A1 (en) Non-volatile storage system biasing conditions for standby and first read
Lai Non-volatile memory technologies: The quest for ever lower cost
JP2013535102A (ja) 垂直ビット線およびワード線の効率的デコーディングを伴う読み出し／書き込み素子の３次元アレイを有する不揮発性メモリ
CN1841754B (zh) Nor型混合多位非易失性存储器件及其操作方法
KR20170003866A (ko) 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법
TWI420719B (zh) 使用由混合材料製成之主動層的記憶體元件
CN1913191A (zh) 用于稳定复位电流的制造存储器件的方法
US7636251B2 (en) Methods of operating a non-volatile memory device
KR101356043B1 (ko) 비휘발성 퓨전 메모리 소자 및 비휘발성 퓨전 메모리 소자의 제조방법
KR20230136321A (ko) 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090708

Termination date: 20101226