KR101356043B1 - 비휘발성 퓨전 메모리 소자 및 비휘발성 퓨전 메모리 소자의 제조방법 - Google Patents
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Abstract
비휘발성 퓨전 메모리 소자가 개시되며, 상기 비휘발성 퓨전 메모리 소자는 기판; 상기 기판 상에 형성되는 터널링막; 상기 터널링막 상에 형성되는 전하포획막; 상기 전하포획막 상에 형성되는 블로킹막; 상기 터널링막을 사이에 두고 상기 기판 상에 형성되되, 상기 터널링막의 양단보다 하측에 형성되는 한 쌍의 하부 전극부; 상기 한 쌍의 하부 전극부 상에 각각 형성되는 한 쌍의 저항변화부; 및 상기 블로킹막 및 상기 한 쌍의 저항변화부 상에 형성되는 게이트 전극부를 포함하되, 상기 게이트 전극부는 상기 블로킹막 및 상기 한 쌍의 저항변화부 각각에 개별적으로 대응되게 전원을 인가받는 것일 수 있다.
Description
본원은 비휘발성 퓨전 메모리 소자 및 비휘발성 퓨전 메모리 소자의 제조방법에 관한 것이다.
최근 IT(정보기술), BT(생명기술), NT(나노기술) 등의 거대 산업이 창조적으로 융합될 'FT(퓨전 테크놀로지)' 시대의 도래로 반도체 산업은 과거보다 앞으로 발전할 수 있는 더욱 큰 기회를 맞이할 것이다. FT 시대가 궁극적으로 요구하는 수준의 고용량, 초소형 및 다기능 반도체의 구현을 위해서는 칩 하나에 다양한 기능을 융합하면서도 집적도 역시 극대화시켜야 한다.
이에 따라, 두 종류 이상의 메모리를 원칩화하고, 각 메모리의 장점을 통합함으로써 저비용으로 디지털 기기의 소형화, 경량화, 슬림화 및 고기능화 등에 기여하고 있다. 또한, 메모리가 CPU의 보조 역할이라는 기능에서 탈피되고 있으며, 시스템의 핵심 역할로 진보시킨 혁신적인 퓨전 메모리 기술들이 상용화되고 있다.
그러나, 종래의 퓨전 메모리 소자는 멀티칩 패키지 형태를 가지고 있어 각각의 칩 단품을 여러 개 사용할 때보다 실장 면적을 줄이는 효과는 있지만, 제조 비용을 낮추는데 한계를 가지고 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 퓨전 메모리 소자에 요구되는 다기능, 고집적, 고속, 고신뢰성을 모두 갖추면서도 기존의 제조 공정으로 제조될 수 있어 용이하고 저비용으로 제조될 수 있는 비휘발성 퓨전 메모리 소자를 제공하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제1 측면에 따른 비휘발성 퓨전 메모리 소자는, 기판, 상기 기판 상에 형성되는 터널링막, 상기 터널링막에 형성되는 전하포획막, 상기 전하포획막 상에 형성되는 블로킹막, 상기 터널링막을 사이에 두고 상기 기판 상에 형성되되, 상기 터널링막의 양단보다 하측에 형성되는 한 쌍의 하부 전극부, 상기 한 쌍의 하부 전극부 상에 각각 형성되는 한 쌍의 저항변화부, 및 상기 블로킹막 및 상기 한 쌍의 저항변화부 상에 형성되는 게이트 전극부를 포함하되, 상기 게이트 전극부는 상기 블로킹막 및 상기 한 쌍의 저항변화부 각각에 개별적으로 대응되게 전원을 인가받을 수 있다.
본원의 일 구현예에 따르면, 상기 한 쌍의 하부 전극부는 상기 저항변화부에 대하여는 전극으로 이용될 수 있고, 상기 전하포획막에 대하여는 하나의 하부 전극부는 소스, 다른 하나의 하부 전극부는 드레인으로 이용될 수 있으며, 금속 실리사이드(Silicide)로 이루어질 수 있다.
본원의 일 구현예에 따르면, 상기 터널링막은 하측으로 함몰된 형상일 수 있다.
본원의 일 구현예에 따르면, 상기 한 쌍의 저항변화부 중 적어도 어느 하나의 저항변화부는 서로 이격된 복수개의 나노 칼럼(nano-column)으로 형성될 수 있다.
한편, 본원의 제2측면에 따른 비휘발성 퓨전 메모리 소자의 제조방법은, 기판을 준비하는 단계, 상기 기판 상에 서로 이격되게 한 쌍의 하부 전극부를 형성하는 단계, 상기 한 쌍의 하부 전극부의 사이에 형성되도록 상기 기판 상에 터널링막을 형성하는 단계, 상기 터널링막 상에 전하포획막을 형성하는 단계, 상기 전하포획막 상에 블로킹막을 형성하는 단계, 상기 한 쌍의 하부 전극부 상에 한 쌍의 저항변화부를 형성하는 단계, 및 상기 블로킹막 및 상기 한 쌍의 저항변화부 상에 게이트 전극부를 형성하는 단계를 포함하되, 상기 터널링막을 형성하는 단계에서 상기 터널링막은 양단이 상기 한 쌍의 하부 전극부보다 상측에 위치하도록 형성될 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 1셀 내에서 전하 트랩형 메모리(CTF) 1비트 및 ReRAM(Resistance switching Random Access Memory) 2비트를 퓨전 결합함으로써, 메모리 소자가 고집적화, 대용량화 및 다기능화 될 수 있고, 빠른 읽기 및 쓰기가 가능하며, 2V내지 5V의 낮은 전압에서도 동작이 가능한 비휘발성 퓨전 메모리 소자를 구현할 수 있다. 이러한 메모리 소자는, 다기능화 및 대용량화되고 있는 스마트 폰과 고효율 동작을 요구하는 고급(High-end) 휴대폰에 가장 적합한 솔루션이 될 수 있으며, 코드(Code)와 콘텐츠를 동시에 저장하는 고용량 멀티미디어 기기의 솔루션으로도 활용될 수 있어, 휴대폰과 멀티미디어 기기의 부팅과 응용 프로그램의 구동 시간을 대폭 단축시킬 수 있다.
또한, 한 쌍의 하부 전극부가 금속 실리사이드로 이루어짐으로써, 한 쌍의 하부 전극부가 셀프-정류(self-rectifying) 기능을 하여 하부 전극에서 저항변화부로 흘러 들어가는 역방향의 전류를 차단할 수 있으므로 어레이 구조로 제작했을 때 인접 셀과의 간섭 현상(cross-walk)을 차단할 수 있어 보다 안정적인 비휘발성 퓨전 메모리 소자가 제공될 수 있다.
또한, 터널링막이 하측으로 함몰된 형상을 가짐으로써, 채널 영역의 거리를 일정 이상 유지할 수 있어 단채널 효과(SCE)의 발생을 방지하는 동시에 기존보다 더 짧은 채널을 만들 수 있어 집적도를 상당히 높일 수 있다.
또한, 한 쌍의 저항변화부 중 적어도 어느 하나의 저항변화부가 서로 이격된 복수개의 나노 컬럼으로 형성됨으로써, 각각의 나노 컬럼 내에 필라멘트 경로(filament path)가 보다 안정적으로 형성될 수 있으므로, 종래의 RRAM이 포함된 퓨전 메모리 소자에 비해 셋(set) 전압 및 리셋(reset) 전압 각각의 산포가 크게 줄어들어 보다 높은 신뢰성 및 높은 재현성을 갖는 비휘발성 퓨전 메모리 소자가 제공될 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 비휘발성 퓨전 메모리 소자가 기존의 반도체 설계 및 공정 기술을 그대로 이용하여 제조됨으로써, 제조 공정이 용이하고 제조 비용을 낮출 수 있어 제조 효율을 향상시킬 수 있다.
도1은 본원의 일 실시예에 따른 비휘발성 퓨전 메모리 소자의 개략적인 단면도이다.
도2는 본원의 일 실시예에 따른 비휘발성 퓨전 메모리 소자의 제조방법의 전체 순서도이다.
도2는 본원의 일 실시예에 따른 비휘발성 퓨전 메모리 소자의 제조방법의 전체 순서도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
참고로, 본원의 실시예에 관한 설명 중 방향이나 위치와 관련된 용어(상측, 하측, 상하 방향 등)는 도면에 나타나 있는 각 구성의 배치 상태를 기준으로 설정한 것이다. 예를 들면, 도1에서 보았을 때 위쪽이 상측, 아래쪽이 하측 등이 될 수 있다.
본원의 일 실시예에 따른 비휘발성 퓨전 메모리 소자(이하 '본 비휘발성 퓨전 메모리 소자'라 함)(1)에 대해 설명한다.
본 비휘발성 퓨전 메모리 소자(1)는 기판(10)을 포함한다.
기판(10)은, 후술하는 한 쌍의 하부 전극부(50) 및 터널링막(20)을 형성시키기 위해 하부 전극부(50) 및 터널링막(20)을 이루는 물질이 부착될 수 있도록 베이스층 역할을 한다.
예시적으로, 기판(10)은 실리콘(Si) 기판일 수 있고, 보다 구체적으로 P 타입의 실리콘 기판일 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 터널링막(20)을 포함한다.
터널링막(20)은 후술하는 전하포획막(30)에 전하가 포획 또는 제거되는 과정에서, 한 쌍의 하부 전극부(50) 사이의 채널 영역에 전하가 쌓여 터널링막(20)의 내부에 터널이 생성되어 전하가 통과하게 되는 막이다.
보다 구체적으로, 데이터를 저장하거나 삭제하고자 하는 경우 한 쌍의 하부 전극부(50) 중 소스(source) 역할을 하는 하부 전극부(50)와 드레인(drain) 역할을 하는 하부 전극부(50) 사이에 HCI(Hot Carrier Injection) 현상 또는 BTBT(Band To Band Tunneling) 현상을 유도하여 전하포획막(30)에 전하를 포획시키거나 제거시키는데, 이 때 위와 같은 현상들에 의하여 전하가 이동되면서 터널링막(20)을 통과하게 된다.
예시적으로, 터널링막(20)은 산화 규소(SiO2)로 형성될 수 있다.
터널링막(20)은 하측으로 함몰된 형상일 수 있다.
함몰된 형상은 기판(10)을 통한 한 쌍의 하부 전극부(50) 사이의 거리가 한 쌍의 하부 전극부(50) 사이의 직선 거리보다 멀어지도록 형성될 수 있다. 여기서, 기판(10)을 통한 한 쌍의 하부 전극부(50) 사이의 거리라 함은, 도 1을 참조하면 한 쌍의 하부 전극부(50) 중 어느 하나에서 출발하여 터널링막(20) 등을 통과하여 도달하는 것이 아니라, 기판(10)을 따라 다른 하나에 도달하는 거리를 말하는 것이다.
최근 메모리 소자가 집적화 및 소형화되는 경향에 의해 채널 영역이 좁아지고 있다. 이에 따라, 소스와 드레인 간의 거리가 가까워져 단채널 효과(Short Channel Effect, SCE)가 발생한다.
그러나, 터널링막(20)이 하측으로 함몰된 리세스(recess) 구조로 형성됨으로써, 터널링막(20)의 길이가 짧아지지 않고 채널 영역의 거리를 일정 이상 유지할 수 있어 단채널 효과를 방지할 수 있고, 동시에 메모리 소자의 집적도를 향상시키고 소형화시킬 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 전하포획막(30)을 포함한다.
전하포획막(30)은 터널링막(20)을 통과한 전하가 트랩(trap)되어 저장되는 곳이다. 전하포획막(30)에 전하를 포획시키거나 소거함으로써 데이터를 기입하거나 소거할 수 있다.
예시적으로, 전하포획막(30)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 블로킹막(40)을 포함한다.
블로킹막(40)은 전하포획막(30)에 저장된 전하가 후술하는 게이트 전극부(70)로 흘러나가는 것을 방지하기 위한 차단막의 역할을 한다.
예시적으로, 블로킹막(40)은 산화 규소(SiO2)로 형성될 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 한 쌍의 하부 전극부(50)를 포함한다.
한 쌍의 하부 전극부(50)는 기판(10) 상에 형성된다. 또한,이러한 한 쌍의 하부 전극부(50)는 터널링막(20)을 사이에 두고 터널링막(20)의 양단보다 하측에 형성된다. 이로써 후술하는 바와 같이 한 쌍의 하부 전극부(50)가 전하포획막(30)에 대하여 소스 및 드레인의 역할을 할 수 있다.
한 쌍의 하부 전극부(50)는 저항변화부(60)에 대하여 전극으로 이용될 수 있다.
도1을 참조하면, 저항변화부(60)에 대하여 후술하는 게이트 전극부(70)가 상부 전극으로 이용될 수 있고, 이 경우 한 쌍의 하부 전극부(50)는 각각의 하부 전극부(50) 상에 형성된 각각의 저항변화부(60)에 대하여 하부 전극으로 이용될 수 있다.
게이트 전극부(70)에 인가된 바이어스는 각각의 저항변화부(60)를 거쳐 각각의 하부 전극부(50)를 통과하게 된다. 이로써 각각의 저항변화부(60)에 데이터를 저장하거나 저장된 데이터를 읽을 수 있다.
또한 앞서 살핀 바와 같이, 한 쌍의 하부 전극부(50)는 전하포획막(30)에 대하여 어느 하나는 소스(source), 다른 하나는 드레인(drain)으로 이용될 수 있다.
소스 및 드레인에 대하여 어느 하나는 플로팅시키고 다른 하나는 전압을 인가시켜, 바이어스를 인가받는 게이트 전극부(70)와의 전위차에 의해 소스 또는 드레인에서 터널링막(20)을 통과한 전하를 전하포획막(30)에 포획시키거나 전하포획막(30)에 포획된 전하를 소거시킴으로써 데이터를 저장, 삭제 또는 읽을 수 있다.
다시 말해, 전하포획막(30)에 대하여 게이트 전극부(70)와 한 쌍의 하부 전극부(50)에 인가되는 바이어스를 조절함으로써 전하포획막(30)에 데이터를 저장하거나 삭제할 수 있다.
또한, 한 쌍의 하부 전극부(50)는 금속 실리사이드(Silicide)로 이루어질 수 있다.
이를 통해 한 쌍의 하부 전극부(50)가 저항변화부(60)로 들어가는 역방향의 바이어스를 차단하는 셀프-정류(self-rectifying) 기능을 하도록 하여, 본 비휘발성 퓨전 메모리 소자(1)를 어레이 구조체에 구비되는 경우 인접 셀과의 간섭 현상(cross-talk)을 차단할 수 있다.
예시적으로, 한 쌍의 하부 전극부(50)는 니켈-실리사이드(NiSi)로 이루어질 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 한 쌍의 저항변화부(60)를 포함한다.
저항변화부(60)는 인가되는 바이어스에 따라 저항변화부(60) 내부의 공공(vacancy)에 의하여 필라멘트 전류 경로(filamentary current path)가 생성되거나 또는 기생성된 필라멘트 전류 경로가 소멸된다.
이러한 필라멘트 전류 경로의 생성 또는 소멸에 의하여 저항변화부(60)는 서로 구별되는 두 저항상태를 가진다. 즉, 필라멘트 전류 경로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 경로가 소멸된 경우 저항이 높은 상태가 된다. 이 때, 특정 전압을 인가하여 저항변화부(60) 내에 필라멘트 전류 경로를 생성시켜 저항변화부(60)가 저항이 낮은 상태가 되게 하는 것이 셋(set) 동작이고, 상기 특정 전압이 셋 전압이다. 또한, 다른 특정 전압을 인가하여 기생성된 필라멘트 전류 경로를 소멸시켜 저항변화부(60)가 저항이 높은 상태가 되게 하는 것이 리셋(reset) 동작이고, 상기 다른 특정 전압이 리셋 전압이다.
예시적으로, 저항변화부(60)가 셋(set) 상태인 경우 해당 비휘발성 퓨전 메모리 소자(1)에는 1이 저장된 것으로 인식될 수 있고, 저항변화부(60) 리셋(reset) 상태인 경우 해당 비휘발성 퓨전 메모리 소자(1)에는 0이 저장된 것으로 인식될 수 있다.
이러한 저항변화부(60)는 바이어스 인가에 따라 두 가지 이상의 저항 특성을 가지는 물질로 형성될 수 있다. 예시적으로, 전이금속 산화물(TMO: Transition Metal Oxide), 페로브스카이트(perovskite) 계열의 물질 또는 칼코지나이드(calcogenide) 계열의 물질 등이 될 수 있다. 페로브스카이트 계열의 물질인 경우 STO(SrTiO), PCMO(PrCaMnO) 또는 GST(GeSbTe) 등 일 수 있으며, 칼코지나이드 계열의 물질인 경우 Ag, Cu 등이 도핑된 GeSe, Ag2S 또는 Cu2S 등 일 수 있다. 또한, 전이금속 산화물인 경우 NiO, TiO2, HfO, Nb2O5, ZnO, ZrO2, WO3 또는 CoO 등 일 수 있다.
한 쌍의 저항변화부(60) 각각은 서로 이격된 복수개의 나노 컬럼(nano-column)으로 형성될 수 있다.
저항변화부(60)가 층(layer)으로 형성되는 경우, 필라멘트 전류 경로는 저항변화부(60)내의 랜덤한 위치에서 생성된다. 이 경우, 필라멘트 전류 경로가 형성되는 셋 전압과 기생성된 필라멘트 전류 경로가 소멸되는 리셋 전압의 산포가 커진다.
그러나, 도1에 도시된 바와 같이 저항변화부(60)가 나노 컬럼으로 형성되는 경우, 필라멘트 전류 경로가 서로 상호 간섭되지 않는 각각의 나노 컬럼 내에서만 생성되므로 층(layer)으로 형성될 때보다 필라멘트 전류 경로가 안정적으로 형성될 수 있다.
따라서, 저항변화부(60)가 셋 전압과 리셋 전압 각각의 산포가 크게 줄어들게 되고, 셋 전압과 리셋 전압이 비교적 고정된 값을 가질 수 있으므로 신뢰성 및 재현성이 높은 비휘발성 퓨전 메모리 소자(1)를 구현할 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는 게이트 전극부(70)를 포함한다.
게이트 전극부(70)는 블로킹막(40) 및 한 쌍의 저항변화부(60) 각각에 개별적으로 대응되게 전원을 인가받는다.
앞서 설명한 바와 같이, 게이트 전극부(70)가 블로킹막(40)에 대응되게 전원을 인가받는 경우 전하포획부(30)에 전하를 포획시킴으로써 데이터를 저장할 수 있는 전하 트랩형(CTF) 메모리 소자가 될 수 있고, 한 쌍의 저항변화부(60)에 대응되게 전원을 인가받는 경우 저항변화부(60)의 저항변화에 따라 데이터를 저장할 수 있는 저항 변화 메모리 소자(RRAM)가 될 수 있다.
다시 말해, 게이트 전극부(70)가 전하 트랩형 메모리 소자와 저항 변화 메모리 소자 각각에 개별적으로 상부 전극의 역할을 할 수 있어, 본 비휘발성 퓨전 메모리 소자(1)는 1비트의 전하 트랩형 메모리 소자와 2비트의 저항 변화 메모리 소자의 구조를 동시에 가질 수 있어 1셀 내에 3비트가 구현될 수 있다.
예시적으로, 게이트 전극부(70)는 전기적으로 분리될 수 있도록 구획되어 형성됨으로써, 본 비휘발성 퓨전 메모리 소자(10)가 전하 트랩형 메모리 소자와 저항 변화 메모리 소자의 융합된 형태를 가질 수 있다.
예시적으로, 게이트 전극부(70)는 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
본 비휘발성 퓨전 메모리 소자(1)는, 게이트 전극부(70)를 상부 전극으로 하고 한 쌍의 하부 전극부(50)를 소스 및 드레인으로 하여 전하포획층(30)에 전하를 포획함으로써 데이터를 저장하는 1비트의 전하 트랩형 메모리 소자(CTF)와, 게이트 전극부(70)를 상부 전극으로 하고 한 쌍의 하부 전극부(50) 각각을 하부 전극으로 하여 한 쌍의 저항변화부(60) 각각에 필라멘트 전류 경로를 생성하거나 소거시킴으로써 데이터를 저장하는 2비트의 저항 변화 메모리 소자(RRAM)를 하나의 트랜지스터로 융합한 메모리 소자로서, 1셀 내에서 3비트를 구현할 수 있다. 따라서, 비휘발성 퓨전 메모리 소자(1)가 다중 기능을 수행할 수 있으므로, 고기능화 및 대용량화되고 있는 스마트폰과 고효율 동작을 요구하는 고급(High-End) 휴대폰에 사용될 수 있고, 코드(code)와 콘텐츠를 동시에 저장하는 고용량 멀티미디어 기기에 사용되어 부팅과 응용 프로그램 구동 시간을 대폭 단축할 수 있다.
본 비휘발성 퓨전 메모리 소자(1)에 포함된 게이트 전극부(70), 블로킹막(40), 전하포획층(30), 터널링막(20) 및 한 쌍의 하부 전극부(50)로 이루어진 1비트의 전하 트랩형 메모리 소자(CTF)는 도1에 도시된 바와 같이 터널링막(20), 전하포획층(30) 및 블로킹막(40)이 함몰된 형상을 가질 수 있어 채널 영역의 거리가 일정 이상 유지되어 단채널 효과를 방지할 수 있고, 같은 길이의 채널이 일직선의 형태로 형성될 때 보다 메모리 소자가 고집적화 및 초소형화 될 수 있다. 또한, 블로킹막(40)-전하포획층(30)-터널링막(20)이 O(Oxide)-N(Nitride)-O(Oxide)층으로 형성되는 경우 블로킹막(40) 및 터널링막(20)이 다결정 실리콘층으로 이루어질 때보다 얇은 층으로 이루어질 수 있어 고집적화에 유리하고, 다른 전하 트랩형 메모리 소자에 비해 비교적 저전압에서 동작될 수 있다.
또한, 본 비휘발성 퓨전 메모리 소자(1)에 포함된 게이트 전극부(70), 한 쌍의 저항변화부(60) 및 한 쌍의 하부 전극부(50)로 이루어진 2비트의 저항 변화 메모리 소자(RRAM)는 저항변화부(60)가 나노 컬럼의 형상을 갖도록 형성되어 필라멘트 전류 경로가 비교적 안정하게 생성될 수 있으므로 셋 전압 및 리셋 전압의 산포가 줄어들어 메모리 소자의 신뢰성 및 재현성을 높일 수 있다. 또한, 저항 변화 메모리 소자는 DRAM과 같이 2V 내지 5V의 비교적 저전압에서 동작될 수 있고, SRAM과 같이 빠르게 데이터의 저장 또는 저장된 데이터를 읽을 수 있다.
다시 말해, 본 비휘발성 퓨전 메모리 소자(1)는 전하 트랩형 메모리 소자(CTF)와 저항 변화 메모리 소자(RRAM)를 원칩화하여 각각의 장점을 통합한 퓨전 메모리 소자로서, 이러한 메모리 소자가 포함된 디지털 기기를 소형화, 경량화 및 슬림화시킬 수 있고, 다중 기능을 수행함으로써 메모리 소자를 CPU의 보조 역할이 아닌 시스템의 핵심 역할로 진보시킬 수 있다.
한편, 이하에서는 본원의 일 실시예에 따른 비휘발성 퓨전 메모리 소자의 제조방법(이하 '본 비휘발성 퓨전 메모리 소자의 제조방법'이라 함)(1)에 대해 설명한다. 다만, 앞서 살핀 본원의 일 실시예에 따른 비휘발성 퓨전 메모리 제조방법 (1)에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일한 도면부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.
도2는 본 비휘발성 퓨전 메모리 소자의 제조방법의 전체 순서도를 나타낸 도면이다.
본 비휘발성 퓨전 메모리 소자의 제조방법은 기판(10)을 준비하는 단계(S100)를 포함한다.
기판(10)은 베이스층 역할을 하며, 예시적으로 실리콘 기판일 수 있다.
본 비휘발성 퓨전 메모리 제조방법은 기판(10) 상에 서로 이격되게 한 쌍의 하부 전극부(50)를 형성하는 단계(S200)를 포함한다.
먼저, 하부 전극부(50)를 이루는 물질을 기판(10) 상에 부착할 수 있다. 이 때, '부착'이란 물질을 CVD 공정, 이빔 공정, 스퍼터링 공정 등을 통해 증착시키거나, 전해도금시키는 것 등을 모두 포괄하는 개념이다. 예시적으로 하부 전극부(50)를 이루는 물질은 금속 실리사이드일 수 있다.
다음으로, 부착된 하부 전극부(50)를 이루는 물질 상에 포토리소그래피(photolithography) 공정을 수행하고 에칭 공정을 통해 포토레지스트 층과 기판을 에칭시켜 도1에 도시된 바와 같은 한 쌍의 하부 전극부(50)를 형성한다.
본 비휘발성 퓨전 메모리 제조방법은 한 쌍의 하부 전극부(50) 사이에 형성되도록 기판(10) 상에 터널링막(20)을 형성하는 단계(S300)를 포함한다. 본 단계(S300)에서는 터널링막(20)은 양단이 한 쌍의 하부 전극부(50) 보다 상측에 위치하도록 형성될 수 있다.
한 쌍의 하부 전극부(50) 상에 포토리소그래피 공정을 수행하고, 패터닝된 공간에 터널링막(20)을 이루는 물질을 부착하여 터널링막(20)을 형성할 수 있다.
예시적으로, 터널링막(20)을 이루는 물질은 산화 규소(SiO2)일 수 있다.
또한, 본 터널링막(20)을 형성하는 단계(S300)는 터널링막(20)이 하측으로 함몰된 형상을 가지도록 기판(10)을 에칭하는 단계를 포함할 수 있다.
또한, 본 터널링막(20)을 형성하는 단계(S300)는 함몰된 형상에 대응되게 에칭된 함몰 면을 따라 터널링막(20)을 이루는 물질을 부착하는 단계를 포함할 수 있다.
앞서 설명한 바와 같이, 터널링막(20)이 함몰된 리세스 구조로 형성됨으로써 단채널 효과의 방지, 메모리 소자의 집적도 향상 및 디지털 기기의 소형화가 가능하다.
본 비휘발성 퓨전 메모리 제조방법은 터널링막(20) 상에 전하포획막(30)을 형성하는 단계(S400)를 포함한다.
여기서, "터널링막(20) 상"은 정확히 위쪽을 향한 상면만을 의미하는 것이 아니라, 보다 구체적으로, 도1에 도시된 바와 같이 터널링막(20)이 함몰 면을 따라 부착되었을 때 터널링막(20)의 부착면과 반대되는 면인 터널링막(20)의 외측면을 의미할 수 있다.
S300단계를 통해 형성된 터널링막(20) 상에 전하포획막(30)을 이루는 물질을 부착하여 전하포획막(30)을 형성할 수 있다.
예시적으로, 전하포획막(30)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘일 수 있다.
본 비휘발성 퓨전 메모리 제조방법은 전하포획막(30) 상에 블로킹막(40)을 형성하는 단계(S500)를 포함한다.
S400 단계를 통해 형성된 전하포획막(30) 상에 블로킹막(40)을 이루는 물질을 부착하여 블로킹막(40)을 형성할 수 있다.
예시적으로, 블로킹막(40)은 산화 규소(SiO2)일 수 있다.
전술한 단계에 의하면, 포토리소그래피 공정을 수행한 후 터널링막(20), 전하포획막(30) 및 블로킹막(40)을 이루는 물질을 각각 차례대로 부착시킨 후 포토레지스트 층을 제거해 터널링막(20), 전하포획막(30) 및 블로킹막(40)을 형성시킬 수 있다.
이와 또다른 방법으로서, 한 쌍의 하부 전극부(50) 및 기판(10) 상에 터널링막(20), 전하포획막(30), 및 블로킹막(40)을 이루는 물질을 각각 차례대로 부착시킨 후 포토리소그래피 공정을 수행하고 에칭 공정을 통해 포토레지스트 층을 제거하여 터널링막(20), 전하포획막(30) 및 블로킹막(40)을 형성시킬 수도 있다.
본 비휘발성 퓨전 메모리 제조방법은 한 쌍의 하부 전극부(50) 상에 한 쌍의 저항변화부(60)를 각각 형성하는 단계(S600)를 포함한다.
한 쌍의 저항변화부(60)를 각각 형성하는 단계(S600)는, 한 쌍의 저항변화부(60) 각각이 서로 이격된 복수개의 나노 컬럼(nano-column)으로 형성되도록 한 쌍의 하부 전극부(50) 상에 포토리소그래피 공정을 통해 패턴을 형성하고, 패턴에 복수개의 나노 컬럼을 이루는 물질을 부착하는 것일 수 있다.
앞서 설명한 바와 같이, 이를 통해 저항변화부(60) 각각의 나노 컬럼 내에 필라멘트 전류 경로가 보다 안정적으로 형성될 수 있으므로, 종래의 RRAM이 포함된 퓨전 메모리 소자에 비해 셋(set) 전압 및 리셋(reset) 전압 각각의 산포가 크게 줄어들어, 보다 높은 신뢰성 및 높은 재현성을 갖는 비휘발성 퓨전 메모리 소자가 제공될 수 있다.
예시적으로, 한 쌍의 저항변화부(60)는 전이금속 산화물(TMO: Transition Metal Oxide), 페로브스카이트(perovskite) 계열의 물질 또는 칼코지나이드(calcogenide) 계열의 물질 등이 될 수 있다. 페로브스카이트 계열의 물질인 경우 STO(SrTiO), PCMO(PrCaMnO) 또는 GST(GeSbTe) 등 일 수 있으며, 칼코지나이드 계열의 물질인 경우 Ag, Cu 등이 도핑된 GeSe, Ag2S 또는 Cu2S 등 일 수 있다. 또한, 전이금속 산화물인 경우 NiO, TiO2, HfO, Nb2O5, ZnO, ZrO2, WO3 또는 CoO 등 일 수 있다.
본 비휘발성 퓨전 메모리 제조방법은 블로킹막(40) 및 한 쌍의 저항변화부(60) 상에 게이트 전극부(70)를 형성하는 단계(S700)를 포함한다.
S600 단계를 수행하여 형성된 포토레지스트 층 및 저항변화부(60) 상에 게이트 전극부(70)를 이루는 물질을 부착하여 게이트 전극부(70)를 형성할 수 있다.
예시적으로, 게이트 전극부(70)를 이루는 물질은 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질일 수 있다.
본 비휘발성 퓨전 메모리 소자의 제조방법에서, 증착 공정, 포토리소그래피 공정 및 에칭 공정 등은 반도체 분야의 통상의 기술자에게 자명한 공정이므로 상세한 설명은 생략하기로 한다. 즉, 종래에는 퓨전 메모리 소자를 제조하기 위한 공정이 복잡하고 비용이 많이 들었으나, 본 비휘발성 퓨전 메모리 소자는 전하 트랩형 메모리 소자(CTF)와 저항 변화 메모리 소자(RRAM)가 하나의 트랜지스터로 융합된 다기능, 고속, 고집적, 고신뢰성을 갖는 퓨전 메모리 소자임에도 이를 제조함에 있어서 기존의 제조 공정 기술을 그대로 이용할 수 있어 효율적인 제조가 이루어질 수 있고, 이에 따라 높은 시장성이 확보될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
1: 비휘발성 퓨전 메모리 소자 10: 기판
20: 터널링막 30: 전하포획막
40: 블로킹막 50: 하부 전극부
60: 저항변화부 70: 게이트 전극부
20: 터널링막 30: 전하포획막
40: 블로킹막 50: 하부 전극부
60: 저항변화부 70: 게이트 전극부
Claims (9)
- 비휘발성 퓨전 메모리 소자에 있어서,
기판;
상기 기판 상에 서로 이격되게 형성되는 한 쌍의 하부 전극부;
상기 한 쌍의 하부 전극부의 사이에 하측으로 함몰된 형상으로 상기 기판 상에 형성되되, 양단이 상기 한 쌍의 하부 전극부보다 상측에 위치하도록 형성되는 터널링막;
상기 터널링막 상에 형성되는 전하포획막;
상기 전하포획막 상에 형성되는 블로킹막;
상기 한 쌍의 하부 전극부 상에 각각 형성되는 한 쌍의 저항변화부; 및
상기 블로킹막 및 상기 한 쌍의 저항변화부 상에 형성되는 게이트 전극부를 포함하되,
상기 게이트 전극부는 상기 블로킹막 및 상기 한 쌍의 저항변화부 각각에 개별적으로 대응되게 전원을 인가받는 것인 비휘발성 퓨전 메모리 소자. - 제1항에 있어서,
상기 한 쌍의 하부 전극부는,
상기 저항변화부에 대하여는 전극으로 이용되고,
상기 전하포획막에 대하여는 어느 하나는 소스, 다른 하나는 드레인으로 이용되는 것인 비휘발성 퓨전 메모리 소자. - 제1항에 있어서,
상기 한 쌍의 하부 전극부는 금속 실리사이드(Silicide)로 이루어지는 것인 비휘발성 퓨전 메모리 소자. - 삭제
- 제1항에 있어서,
상기 한 쌍의 저항변화부 각각은 서로 이격된 복수개의 나노 컬럼(nano-column)으로 형성되는 것인 비휘발성 퓨전 메모리 소자. - 비휘발성 퓨전 메모리 소자의 제조방법에 있어서,
기판을 준비하는 단계;
상기 기판 상에 서로 이격되게 한 쌍의 하부 전극부를 형성하는 단계;
상기 한 쌍의 하부 전극부의 사이에 하측으로 함몰된 형상으로 형성되도록 상기 기판 상에 터널링막을 형성하는 단계;
상기 터널링막 상에 전하포획막을 형성하는 단계;
상기 전하포획막 상에 블로킹막을 형성하는 단계;
상기 한 쌍의 하부 전극부 상에 한 쌍의 저항변화부를 각각 형성하는 단계; 및
상기 블로킹막 및 상기 한 쌍의 저항변화부 상에 게이트 전극부를 형성하는 단계를 포함하되,
상기 터널링막을 형성하는 단계에서,
상기 터널링막은 양단이 상기 한 쌍의 하부 전극부 보다 상측에 위치하도록 형성되는 것인 터널링막을 형성하는 비휘발성 퓨전 메모리 소자의 제조방법. - 제6항에 있어서,
상기 터널링막을 형성하는 단계는,
상기 터널링막이 하측으로 함몰된 형상을 가지도록 상기 기판을 에칭하는 단계; 및
상기 함몰된 형상에 대응되게 에칭된 함몰 면을 따라 상기 터널링막을 이루는 물질을 부착하는 단계를 포함하는 것인 비휘발성 퓨전 메모리 소자의 제조방법. - 제6항에 있어서,
상기 한 쌍의 저항변화부를 각각 형성하는 단계는,
상기 한 쌍의 저항변화부 각각이 서로 이격된 복수개의 나노 컬럼(nano-column)으로 형성되도록 상기 한 쌍의 하부 전극부 상에 포토리소그래피 공정을 통해 패턴을 형성하고, 상기 패턴에 상기 복수개의 나노 컬럼을 이루는 물질을 부착하는 것인 비휘발성 퓨전 메모리 소자의 제조방법. - 제6항에 있어서,
상기 하부 전극부, 터널링막, 전하포획막, 블로킹막, 저항변화부 및 게이트 전극부는 포토리소그래피(photolithography) 공정 및 에칭 공정에 의해 형성되는 것인 비휘발성 퓨전 메모리 소자의 제조방법.
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