KR20120097634A - 3차원 입체 구조를 가지는 비휘발성 메모리 - Google Patents

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Abstract

3차원 구조를 가지는 비휘발성 메모리가 개시된다. 차세대 비휘발성 메모리는 2개의 전극 사이에 저항 변화를 수행한다. 하부 전극에 해당하는 측면 전극은 다수개로 배치되며, 하부에서 상부로 갈수록 좁은 폭을 가지는 단차를 형성한다. 상부 전극에 해당하는 상부 수직 전극은 측면 전극을 관통하여 형성된다. 이를 통해 차세대 비휘발성 메모리의 집적도는 향상된다. 또한 저항 변화 물질을 일체화해서 배치하지 않고 각각의 측면 전극에 개별 배치함으로서 각각의 소자 동작중의 간섭을 최소화 한다. 또한, 저항 변화 또는 상변화가 수행되는 영역과 상부 수직 전극 사이에는 기존 구조에서 다이오드의 역할을 대체하는 고정 저항이 일체화된 형태로 배치된다. 이는 다이오드와 유사한 역할을 수행하면서도 공정을 간소화 할 수 있다.

Description

3차원 입체 구조를 가지는 비휘발성 메모리{Non-volatile Memory of having 3 Dimensional Structure}
본 발명은 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 차세대 비휘발성 메모리의 3차원 구조에 관한 것이다.
플래시 메모리 소자로 대표되는 비휘발성 메모리는 전원이 차단된 상태에서도 저장된 정보를 유지하는 특성을 가진다. 또한, 최근에는 플래시 메모리 이외에 금속 산화물 박막의 저항 변화를 이용하는 ReRAM(Resistance Random Access Memory), 상전이 현상에 따른 저항변화를 이용하는 PRAM(Phase change Random Access Memory), 고분자 또는 유기물을 저항변화물질로 이용하는 PoRAM(Polymer Random Access Memory) 등에 관한 연구가 활발하게 진행되고 있다. 종래의 플래시 메모리 이외의 이러한 새로운 비휘발성 메모리를 차세대 비휘발성 메모리라 통칭한다.
ReRAM(Resistance Random Access Memory) 소자는 금속 - 산화물 - 금속으로 구성된 구조로서 중간에 위치한 산화물이 특정 전압에 의해서 그 저항이 변하는 특성을 이용한 메모리 소자이다. 이 소자에서 사용되는 산화물로서는 타이타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 니켈 산화물(NiO), 하프늄 산화물(HfO2), 실리콘 산화물(SiO2), 란탄 산화물(LaO) 또는 텅스텐 산화물(WOx)등이 있으며, 이외에도 다금속 산화물인 PCMO(Pr1-xCaxMnO3) 또는 LCMO(La-Ca-Mn-O) 등이 사용될 수 있다.
산화물은 기본적으로 절연체로서 기능하지만 고전압을 가할 경우 내부 산화물에 전기적 스트레스에 의해서 내부로 전극 금속 물질이 삽입되거나, 내부의 결함구조에 Metallic path가 형성되면서 전류가 통할 수 있는 통로를 형성하게 되어 저항치가 감소하게 된다. 이때 저항치가 많이 감소된 상태를 신호 1로 정의한다. 반대로 보다 낮은 전압에 의해서 상기 기술한 현상이 일어나지 않은 상태는 본래의 산화물이 가진 절연성이 유지되므로 저항치가 크게 된다. 이 상태를 신호 0으로 규정하고 있다. 저장된 정보를 읽어야 할 경우에는 1과 0의 중간 정도의 전압을 인가하고, 이때 소자가 높은 저항상태가 돼서 전류가 흐르지 않을 경우에는 0으로 인식하고, 낮은 저항상태가 돼서 전류가 흐를 경우에는 1로 인식하여 정보를 저장할 수 있는 메모리 소자로서 동작하게 된다.
PRAM(Phase change Random Access Memory)도 ReRAM과 유사하게 중간에 위치한 소자의 저항상태가 변하는 것으로 정보를 저장하게 된다. 다만, PRAM의 경우에는 중간에 위치한 정보저장물질이 금속 산화물이 아닌 상변화가 가능한 금속 또는 비금속 화합물이 사용된다. 상기 PRAM에서 정보 저장 물질로서 사용되는 상변화 물질은 칼코지나이드(Chalcogenide) 화합물 이외에도 갈륨(Ga), 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 사용할 수 있다. 이 상변화가 가능한 물질들은 가해지는 전류에 의한 열에너지에 의해서 그 상태가 변화된다. 즉, 큰 전류로 발생한 높은 열에너지를 단시간만 인가하고 쓰기를 종료할 경우, 열에너지에 의해서 용융된 상변화 물질의 내부 분자들이 미처 결정화되지 못하고 높은 저항치를 가지는 비결정상태(Amorphous)가 된다. 반대로 적당한 전류로 발생한 중간정도의 열에너지를 긴 시간에 걸쳐서 가할 경우, 상변화 물질의 내부 분자들이 결정화될 시간적 여유가 발생함으로서 낮은 저항치를 가진 결정상태(Crystal)가 된다. 이때 발생하는 저항수치가 그대로 높을 경우 정보 1, 낮을 경우 정보0으로 인식되며 읽는 방법은 ReRAM과 유사한 방식으로 동작하게 된다.
또한, PoRAM(Polymer Random Access Memory)의 경우도 소자의 저항상태가 변하는 것으로 정보를 저장하며 PoRAM에서 사용되는 정보 저장 물질은 고분자 소재뿐만 아니라 일반적인 유기 소재도 사용 가능하다. 저항상태의 변화에 사용되는 물질로는 단분자(THP-CN2-O-DNB), 저분자(AIDCN, Alq3, ZnPc 등), 고분자(PVK, polystyrene, PS:TCNQ, PILC 등) 등이 있다. PoRAM의 정보 저장 방식은 중간의 폴리머 물질에 따라서 각각 다른 방식이 되며 아직 동작 방식이 규명되지 않고 정보 저장 특성만 확인된 물질도 많은 편이다. 그 중 현재 저장 방식이 규명된 Ion concentration control Type의 경우에는 구리-폴리머 물질-구리 로 된 구조에서 2V 이상의 전압을 가할 경우 구리 이온이 폴리머 물질 내부로 이동하고 이 이온들에 의한 전자 이동으로 전류가 흐르면서 신호 1이 되고, 2V 이하 전압에서는 구리 이온의 이동이 없으므로 절연체로서 기능하므로 전류가 흐르지 않고 이것이 0이 된다. 이 이외에도 IBM type, UCLA Type등 다양한 방식이 있으나 동작 원리의 규명은 되지 않고 동작 특성만 확인되었다.
상기 3가지 소자들의 공통점은 금속-정보 저장 물질-금속 형태를 가지는 것으로서 중간의 정보 저장 물질의 상태 변화에 의해서 정보를 저장하게 된다. 이 방식은 기존 트랜지스터를 기반으로 하는 메모리 구조보다 훨씬 간단한 구조로서 메모리로서 기능하는 저항, 즉 Memrister' 라고 불리는 구조로서 기능할 수 있다. 간단히 말하면 상부 금속 전극의 배열과 하부 금속 전극의 배열(두 전극은 서로 직각이 되게 배치되어 있어야 함) 사이에 정보 저장 물질인 메모리 저항을 넣고 쓰기 전압으로 정보를 저장하고 그보다 낮은 전압으로 읽기 동작을 수행하는 대규모 메모리 구조체를 제조할 수 있다.
기존 메모리 소자 제조 방식인 트랜지스터 기반의 제조 방식과 비교할 경우, 상술한 차세대 비휘발성 메모리는 소스, 드레인 및 게이트의 면적이 요구되는 트랜지스터 방식에 비해 우수한 집적도를 가진다. 이는, 상술한 차세대 비휘발성 메모리가 저항 1개로서 메모리 특성을 가진다는 사실에 기인한다. 또한, 복잡한 트랜지스터 제조 공정 대신에 단순한 증착 공정을 3~5번 정도 사용하면 바로 메모리 소자가 완성되는 형태이므로 공정 시간, 비용 측면에서 기존 트랜지스터 기반의 메모리 소자와는 비교할 수 효과를 가지게 된다. (참조 문헌 : Dmitri B. Strukov, Gregory S. Snider, Duncan R. Stewart & R. Stanley Williams, The missing memristor found Nature Vol 453| 1 May 2008| doi:10.1038)
상술한 3가지 소자 모두 그 자체로도 우수한 집적도를 가지고 있지만 더욱 집적도를 높이기 위해서는 기존의 2차원적 반도체 제조 공정에서 벗어나서 3차원적으로 소자를 제조하는 3차원 제조 공정이 사용되어야 한다.
3차원 구조의 장점은 여러 가지가 있지만 가장 큰 장점은 소자의 크기를 기존과 같이 유지하면서도 집적도를 크게 높일 수 있다는 것에 있다.
소개된 방법으로는 일단 모든 공정이 한번 끝난 웨이퍼 위에 다시 실리콘을 증착하고 그 위에 다시 소자를 제조하는 공정을 반복해서 층을 쌓는 방법인 Stack 기법이 있다.
하지만 이 방법은 각 층을 제조할 경우 기존 공정과 유사한 리소그래피 공정을 계속 사용해야 한다는 점이 단점이다. 즉, 적층하는 층수가 증가할수록 리소그래피 비용도 계속 증가하고, 비용상승을 유발하므로 현재는 잘 사용되지 않고 있다. 상기 문제를 해결하는 새로운 제조방법으로는 일본 도시바사가 제안한 BICS(Bit Cost Scalable) 구조가 있다. 이 방법은 전극층과 절연층을 번갈아서 증착하고 이 적층부에 수직으로 식각공정을 진행해서 형성된 공간에 1번의 리소그라피 공정을 통해서 채널을 형성하는 방법으로 이를 통해서 제조비용을 획기적으로 줄일 수 있다. 본래는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 CTF(Charge Trap Flash) 메모리 구조에 적용되나 도시바에서 출원한 특허에는 언급된 차세대 메모리의 사용도 가능한 것으로 기술하고 있다.
하지만 도시바 구조에서는 저항 변화층이 수직 전극의 측면에 일체화 되어 배치됨에 따라서 실제 사용되는 영역이 명확히 단절되지 않고 이어져 있으므로 저항변화층 상호간의 간섭을 배재할 수 없는 구조로 되어있다. 또한 측면 전극의 측면에 각각의 다이오드를 형성하는 공정이 개시되 있으며 이 공정은 다이오드를 형성하는 각각의 P, N 타입 폴리실리콘을 형성해야 하고 이때 P-N 접합을 형성하는 고온의 열처리 공정으로 인해서 소자 전체에 악영향을 줄 가능성을 가지고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 3차원 구조를 가지는 비휘발성 메모리를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 기판 상에 형성되고, 측면 방향으로 신장되어 단차를 가지는 측면 전극들; 상기 측면 전극을 관통하여 형성된 공간을 이용해서 측면 전극을 수평방향으로 식각해서 형성된 공간에 형성되는 저항 변화층; 상기 저항 변화층의 측면에 형성되고, 상기 저항 변화층의 전체에 대해 일체로 형성되는 고정 저항층; 및 상기 측면 전극들을 관통하여 형성되고, 상기 고정 저항층의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리를 제공한다.
또한, 본 발명의 상기 목적은, 기판 상에 형성되고, 측면 방향으로 신장되며, 단차를 가지는 측면 전극들; 상기 측면 전극과 동일층 상에 형성되고, 상기 측면 전극의 질화에 의해 형성되는 히터층; 상기 히터층의 측면에 형성되는 상 변화층; 상기 상 변화층의 측면에 형성되고, 상기 상 변화층의 전체에 대해 일체로 형성되는 고정 저항층; 및 상기 측면 전극들을 관통하여 형성되고, 상기 고정 저항층의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리의 제공을 통해서도 달성될 수 있다.
상술한 본 발명에 따르면, ReRAM과, PRAM, PoRAM으로 대표되는 차세대 비휘발성 메모리의 단위 소자 구조에 있어서 매우 간단하고 빠르게 고성능의 소자를 구현할 수 있다. 또한, 각각의 저항변화층을 분리해서 형성할 수 있으므로 저항변화층간의 간섭을 최소화 할 수 있다. 또한, 메모리 동작을 수행하는 막질에 고정저항이 일체화되게 형성된다. 이는 기존 발명 소자에서의 다이오드를 대채하는 것으로서 오동작에 의한 역전류를 방지하는 효과는 다이오드에 비해서 약간 저하할 가능성이 있으나 공정의 간소화, 특히 고온의 열처리 공정을 요구하는 P/N 정션 다이오드 대신 사용될 수 있다. 또한, 대용량 3차원 메모리 구조체를 실현할 수 있다.
도 1 내지 도 25는 본 발명의 제1 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도 및 평면도들이다.
도 26 내지 도 28은 본 발명의 제2 실시예에 따라 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 29는 본 발명의 제3 실시예에 따라 제조된 비휘발성 메모리를 도시한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 1 내지 도 25는 본 발명의 제1 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도 및 평면도들이다.
도 1을 참조하면, 기판(10) 상부에 버퍼층(20)이 형성된다. 상기 기판(10)은 실리콘 재질임이 바람직하다. 또한, 상기 버퍼층(20)은 건식 또는 습식 산화법을 이용하여 형성되며, 실리콘 산화물(SiO2)이 사용되는 것이 바람직하다. 상술한 버퍼층(20)의 형성방법 이외에도 스퍼터링법 또는 화학 기상 증착법 등의 다양한 방법이 사용될 수 있다.
도 2를 참조하면, 상기 버퍼층(20) 상에 절연막들(31, 32, 33, 34, 35) 및 측면 전극들(41, 42, 43, 44)을 순차적으로 형성하되, 상호 반복되게 형성한다. 따라서, 상기 버퍼층(20)의 상부에는 절연막들(31 32, 33, 34, 35) 및 측면 전극들(41, 42, 43, 44)이 번갈아가며 형성된 다수의 층이 구비된다. 상기 도 2에서는 제1 내지 제5 절연막(31, 32, 33, 34, 35) 및 제1 내지 제4 측면 전극(41, 42, 43, 44)이 상호 순차적으로 형성된 것으로 도시되어 있으나, 절연막과 측면 전극의 조합이 복수개의 층으로 구성된다면 본 발명의 취지를 벗어나지 않는다. 물론, 적층의 수가 증가할수록 집적도는 증가하므로 적층의 수는 상기 도 2에 도시된 것 이상일 수도 있다.
또한, 상기 절연막들(31, 32, 33, 34, 35) 및 측면 전극들(41, 42, 43, 44)이 순차적으로 적층되기 위해서는 인시츄로 형성 가능한 스퍼터링법이나 화학 기상 증착법이 사용됨이 바람직하다. 또한, 상기 절연막들(31, 32, 33, 34, 35)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2), 금속 산화물(CuO, NiO, TiO2, Fe2O3 등) 또는 이들의 다층박막으로 형성될 수도 있으며, 상기 측면 전극들(41, 42, 43, 44)은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt) 또는 이들의 합금으로 형성될 수도 있다.
도 3을 참조하면, 상기 최상층에 배치된 제5 절연막(35) 상에 하드 마스크막(50)이 형성된다. 상기 하드 마스크막(50)은 절연막들(31, 32, 33, 34, 35)과 측면 전극들(41, 42, 43, 44)이 식각되기 위한 식각 마스크로 사용된다. 상기 하드 마스크막(50)은 스퍼터링법이나 화학 기상 증착법 등의 방법으로 형성될 수 있다. 상기 하드 마스크막(50)은 포토리소그래피와 식각 공정을 이용하여 특정 부위만 마스킹하게 된다. 추가로 상기 하드 마스크막(50)은, 한 층에 한정하지 않고 복수층으로 형성될 수 있다. 예컨대, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)이 순차적으로 적층된 하드 마스크막(50)일 수도 있다. 또한, 포토레지스트 패턴 자체가 하드 마스크막(50)으로 사용될 수 있다.
도 4를 참조하면, 상기 하드 마스크막(130)을 식각 마스크로 이용하여 절연막들(31, 32, 33, 34, 35)과 측면 전극들(41, 42, 43, 44)에 대한 식각 공정을 수행하여, 버퍼층(20) 표면 일부를 노출시킨다. 상기 식각 공정은 반응성 이온 식각법(Reactive Ion Ethch : RIE)이 사용됨이 바람직하다. 따라서, 절연막들(31, 32, 33, 34, 35)의 식각을 위해서는 CF4 또는 CHF3 등의 불소 계열의 가스가 사용되며, 측면 전극(41, 42, 43, 44)의 식각을 위해서는 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 상기 하드 마스크막(50)은 상기 식각 공정에서 쓰이는 가스에 식각이 되지 않거나 선택비가 낮은 것이 사용되어야 바람직하다. 또한, 상기 식각 공정에서 식각된 부분의 형상은 사각형에 한정하지 않고, 다른 형상(예를 들면 원형)이어도 상관없다.
도 5를 참조하면, 상기 도 4에 도시된 구조물 상에서 측면전극(41, 42, 43, 44)에 대한 수평방향의 식각 공정을 진행한다. 이 식각공정을 통해서 각각 분리된 저항 변화층이 형성될 공간이 확보된다. 상기 식각 공정은 건식, 습식 식각 공정을 전부 사용할 수 있다. 하지만 본 실시예에서는 바깥쪽 측면전극의 식각을 막기위한 별도의 리소그라피 공정을 생략할 수 있는 건식 식각 공정을 사용하는 것을 전재로 한다. 사용 가스는 이전 공정에서와 같이 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 식각 정도는 저항 변화층의 두께를 결정하므로 저항 변화층이 충분히 저항 변화가 가능할 정도의 전계가 양단에 걸리는 두께가 바람직할 것이다.
도 6를 참조하면, 상기 도 5에 도시된 구조물 상에서 수평방향으로 식각된 공간상에 저항 변화층(60)을 증착하는 공정을 진행한다. 상기 저항 변화층(60)은 실리콘 산화막(SiO2), 금속 산화막(TiO2, Al2O3, NiO, HfO2, Fe2O3 WOx), 란탄족 산화막(LaO, CeO2, Pr2O3 등) 또는 다금속 산화물(PCMO : Pr1 - xCaxMnO3, LCMO : La-Ca-Mn-O)이 사용될 수 있다.
증착 공정은 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법 등으로 형성될 수 있다. 하지만 중요한 고려사항인 측면 방향의 갭-필(gap-fill) 능력이 우수한 증착법은 화학 기상 증착법 또는 원자층 적층법이므로 본 실시예에서는 이 두 증착방법들 중의 적어도 어느 하나를 사용하는 것을 전재로 한다.
도 7을 참조하면, 상기 도 6에 도시된 구조물 상에서 과도하게 증착된 저항 변화층(60)을 식각하는 공정을 진행한다. 이 공정을 통해서 각각의 저항 변화층(60)은 완전히 분리되어 상호간의 간섭을 원천적으로 방지할 수 있다. 상기 식각 공정은 반응성 이온 식각법(Reactive Ion Ethch : RIE)이 사용됨이 바람직하다. 사용 가스는 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 이를 통해 수평방향으로 리세스된 측면 전극(41, 42, 43, 44)은 저항 변화층(60)과 접촉하며, 층을 달리하여 형성되는 각각의 저항 변화층(60)은 상호간에 분리된다.
도 8를 참조하면, 상기 도 7에 도시된 구조물 상에 고정 저항층(70) 및 상부 수직 전극(80)이 형성된다.
고정 저항층(70)은 기존 발명에서 사용되는 다이오드의 기능과 동일한 기능을 수행하나 다이오드만큼의 역동작 방지 기능은 기대하기 어렵다. 대신 1회의 공정으로 형성이 가능하고 다이오드로서 기능하기 위한 고온의 열처리 공정이 필요하지 않기 때문에 소자가 안정적이라는 장점이 있다.
고정 저항층(70)의 물질은 특별이 정의되지 않으나 소자의 동작 전류를 과도하게 저하하지 않는 범위 내에서 오동작이 일어날 정도의 전류를 줄일수 있을 만큼의 저항치를 가지는 물질을 사용할 수 있다. 본 실시예에서는 공정의 용이함을 가정하고 도핑농도를 조절한 폴리 실리콘을 증착하여 고정 저항층(70)을 형성한다.
상기 상부 수직 전극(80)은 상기 측면 전극(41, 42, 43, 44)에서 제시한 물질들이 사용되거나 금속 합금이 사용될 수도 있다. 증착 방법은 역시 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법 등으로 형성될 수 있다. 하지만 앞서와 같은 이유로 갭-필(gap-fill) 능력이 우수한 증착방법으로 형성하는 것이 바람직하다.
상기 도 8에서는 하드 마스크막(50)이 잔류한 상태에서 저항 변화층(60), 고정 저항층(70) 및 상부 수직 전극(80)이 형성되는 것을 도시하였으나, 실시의 형태에 따라 하드 마스크막(50)을 제거한 후에 상기 저항 변화층(60), 고정 저항층(70) 및 상부 수직 전극(80)이 형성될 수도 있다.
도 9을 참조하면, 상기 도 8에 도시된 구조물의 일부를 제거하는 평탄화 공정을 진행하여 절연막들(31, 32, 33, 34, 35) 또는 측면 전극들(41, 42, 43, 44) 중 최상층(35)을 노출시킨다.
평탄화 공정은 화학적 기계적 연마를 통해 달성됨이 바람직하다. 또한, 평탄화 공정은 본 실시예의 도면들에 개시된 제5 절연막(35)이 노출될 때까지 진행된다. 물론, 제5 절연막(35)의 노출없이 상기 하드 마스크막이 잔류하여도 무방하다. 이를 통해 상부 수직 전극(80) 및 고정 저항층(70)의 표면은 노출된다.
도 10을 참조하면, 상기 도 9에 의해 도시된 평탄화 공정이 완성된 후의 비휘발성 메모리의 평면도가 개시되어 있다.
평면도인 도 10을 참조하면, 제5 절연막(35)이 배치되고, 규칙적인 배열을 가지고, 다수의 상부 수직 전극들(80), 고정 저항층(70) 및 저항 변화층(60)이 구비된다. 도 10에 도시된 평면도의 형상 이외에도 다양한 소자의 배치는 구현될 수 있으며, 당업자가 고려할 수 있는 다양한 배치가 본 발명의 기술적 사상을 벗어나지 않음은 자명하다 할 것이다.
도 11을 참조하면, 상기 도 9의 평탄화 공정이 완료된 구조물 상부에 제1 포토레지스트 패턴(90)이 형성된다.
또한, 형성된 제1 포토레지스트 패턴(90)을 식각 마스크로 하여 제1 식각 공정이 수행된다. 상기 제1 식각 공정은 제1 포토레지스트 패턴 하부 영역을 벗어난 제5 절연막(35), 제4 측면 전극(44) 및 제4 절연막(34)이 제거되고, 제3 측면 전극(43)이 노출될 때까지 진행된다. 상술한 제1 식각 공정에 의해 제4 절연막(34), 제5 절연막(34) 및 제4 측면전극(44)은 제1 포토레지스트 패턴(90)과 동일한 프로파일을 가지게 된다.
도 12를 참조하면, 형성된 제1 포토레지스트 패턴(90)에 대해 축소 공정을 실시하여 축소된 제2 포토레지스트 패턴(100)을 형성한다. 상기 축소 공정은 포토레지스트 쉬링크(photoresist shrink) 또는 포토레지스트 슬리밍(photoresist sliming)이라 지칭되는 것으로, 기형성된 제1 포토레지스트 패턴(90)의 크기를 감축하는 것이다. 제1 포토레지스트 패턴(90)에 대한 축소를 통해 제2 포토레지스트 패턴(100)을 형성하는 것은 반응성 플라즈마 가스에 노출하는 것에 의해 달성된다. 다만, 반응성 플라즈마 가스의 종류, 농도 또는 공정온도는 포토레지스트 패턴의 조성에 따라 달리 선택될 수 있다.
이외에도 제1 포토레지스트 패턴(90)을 제거하고, 새로운 포토리소그래피 공정을 수행하여 상기 제1 포토레지스터 패턴(90)에 비해 축소된 형태의 제2 포토레지스트 패턴(100)이 형성될 수도 있다. 따라서, 포토레지스트 패턴의 축소공정은 다양한 방법으로 수행될 수 있다. 이는 이하 동일하게 적용된다.
도 13을 참조하면, 형성된 제2 포토레지스트 패턴(100)을 식각 마스크로 이용하여 제2 식각 공정이 수행된다.
먼저, 제2 포토레지스트 패턴(100) 하부를 제외한 제5 절연막(35)의 일부는 제거된다. 상기 제5 절연막(35) 일부의 제거시, 상기 도 12에서 개시된 제3 측면(43) 전극에서 외부로 노출된 영역은 식각되지 아니한다. 이는 통상의 식각 공정이 번갈아 적층된 이질적인 막질에 대해 식각 선택비를 가짐에 기인한다.
따라서, 제5 절연막(35) 일부에 대한 식각에 의해 제4 측면 전극(44)의 일부가 노출되고, 기 노출된 제3 측면 전극(43)은 식각없이 잔류하게 된다.
도 14를 참조하면 계속해서 제2 포토레지스트 패턴(100)의 측면 방향으로 노출된 제4 측면 전극(44)의 일부에 대해 식각공정이 진행된다. 제4 측면 전극(44)과 제3 측면 전극(43)은 동일 재질로 구성되므로, 제4 측면 전극(44)의 식각과 함께 노출된 제3 측면 전극(43)의 일부도 제거된다. 따라서, 제4 측면 전극(44) 하부의 제4 절연막(34)의 일부가 노출되고, 제3 측면 전극(43) 하부의 제3 절연막(33)의 일부가 노출된다.
계속해서 제2 포토레지스트 패턴(90)의 측면 방향으로 노출된 제4 절연막(34)에 대한 식각 공정이 수행된다. 제4 절연막(34)의 식각과 함께 노출된 제3 절연막(33)의 식각도 진행된다. 2개의 절연막(33, 34)의 동시 식각에 의해 제2 측면 전극(42) 및 제3 측면(43) 전극의 일부는 노출된다.
도 15를 참조하면, 기 형성된 제2 포토레지스트 패턴(90)에 대한 축소 공정이 수행된다.
상기 축소 공정은 도 12에 설명된 바와 동일하게 진행한다. 따라서, 도 15에 개시된 축소 공정에 의해 이전의 제2 포토레지스트 패턴(100)보다 작은 크기를 가지는 제3 포토레지스트 패턴(110)이 형성된다. 상기 제3 포토레지스트 패턴(110)의 형성에 의해 하부의 제5 절연막(35)의 일부는 노출된다.
도 16을 참조하면, 형성된 제2 포토레지스트 패턴(110)을 식각 마스크로 하여 노출된 제5 절연막(35)에 대한 식각 공정이 수행된다. 따라서, 제4 측면 전극(44)의 일부는 노출된다. 이 공정에서 노출된 측면 전극은 전술한 이유로 보존될 수 있다.
도 17을 참조하면 계속해서 제3 포토레지스트 패턴(110)의 측면 방향으로 노출된 제4 측면 전극(44)의 일부에 대해 식각공정이 진행된다. 역시 제4 측면 전극(44)과 제3 측면 전극(43), 제2 측면 전극(42)은 동일 재질로 구성되므로, 제4 측면 전극(44)의 식각과 함께 노출된 제3 측면 전극(43), 제2 측면 전극(42)의 일부도 제거된다.
따라서, 제4 측면 전극(44) 하부의 제4 절연막(34)의 일부가 노출되고, 제3 측면 전극(43) 하부의 제3 절연막(33)의 일부, 제2측면 전극(42) 하부의 제2 절연막(32)의 일부가 노출된다.
계속해서 제3 포토레지스트 패턴(110)의 측면 방향으로 노출된 제4 절연막(34)에 대한 식각 공정이 수행된다. 제4 절연막(34)의 식각과 함께 노출된 제3 절연막(33), 제2 절연막(32)의 식각도 진행된다. 3개의 절연막(34, 33, 32)의 동시 식각에 의해 제1 측면 전극(41) 및 제2 측면 전극(42)의 일부는 노출된다.
도 18을 참조하면, 기 형성된 포토레지스트 패턴에 대한 축소 공정이 수행되고, 제4 포토레지스트 패턴(120)이 형성된다.
상기 축소 공정은 도 12에 설명된 바와 동일하게 진행한다. 따라서, 도 18에 개시된 축소 공정에 의해 이전 포토레지스트 패턴보다 작은 크기를 가지는 제4 포토레지스트 패턴(120)이 형성된다. 상기 제4 포토레지스트 패턴(120)의 형성에 의해 기존 포토레지스트 패턴 하부의 제5 절연막(35)의 일부는 노출된다.
도 19을 참조하면, 형성된 제4 포토레지스트 패턴(120)을 식각 마스크로 하여 노출된 제5 절연막(35)에 대한 식각 공정이 수행된다. 따라서, 제4 측면 전극(44)의 일부는 노출된다. 이 공정에서 노출된 측면 전극은 전술한 이유로 보존될 수 있다.
상술한 도 11 내지 도 19의 과정은 포토레지스트 패턴을 하부로부터 상부로 전사하기 위해 수행되는 것으로 절연막(35, 34, 33, 32, 31) 및 측면 전극(44, 43, 42, 41)이 프로파일 측면에서 쌍을 이루게 하고, 인접한 쌍들 사이에는 계단형의 단차를 이루기 위해 도입된 것이다.
도 20 내지 도 22는 본 실시예에 의해 상기 도 19까지 진행된 비휘발성 메모리의 소자간 격리를 설명하기 위한 도면들이다.
도 20을 참조하면, 상기 도 19에 의해 형성된 구조물에서 기존 포토레지스트 패턴(120)을 제거하고, 분리용 포토레지스트 패턴(130)을 형성한다.
도 21은 상기 도 20에 개시된 구조물을 상부에서 바라본 상부 평면도이다. 도 21을 참조하면, 분리용 포토레지스터 패턴들 사이의 이격공간에는 단차를 가지는 제5 절연막 및 제1 내지 제4 측면전극의 일부는 노출된다. 또한, 고정저항층 및 상부 수직 전극은 분리용 포토레지스트 패턴에 의해 차폐된다.
도 22는 상기 도 21에 개시된 구조물에 대해 분리용 포토레지트 패턴을 식각 마스크로 이용하여 식각을 수행한 이후의 평면도이다.
도 22를 참조하면, 식각을 통해 절연막(31, 32, 33, 34, 35) 및 개방된 측면 전극들(41, 42, 43, 44)은 제거되고, 버퍼층(20) 또는 기판(10)의 표면이 노출된다. 이어서, 분리용 포토레지스트 패턴(130)을 제거한다.
도 23은 상기 도 22에 도시된 구조물을 A-A' 방향으로 절단한 단면도이다.
도 23을 참조하면, 제5 절연막, 고정 저항층 및 상부 수직 전극의 표면은 노출되고, 제1 내지 제4 측면 전극의 일부도 노출된다.
계속해서, 도 24를 참조하면, 소자의 보호를 위해 보호막(200)이 형성되고, 보호막(150)에 대한 평탄화 공정이 수행된다. 상기 평탄화 공정은 화학적 기계적 연마를 통해 달성함이 바람직하다. 상기 보호막(200)은 절연성 재질이라면 어느 것이나 가능할 것이나 실리콘 산화물(SiO2)이 이용됨이 바람직하다.
도 25를 참조하면, 상부 전극(210)과 하부 전극(220)이 형성되고, 상부 전극(210)은 상부 수직 전극(80)에 연결되며, 하부 전극(220)은 측면 전극(41, 42, 43, 44)에 연결된다. 상부 전극(210)과 상부 수직 전극(80) 사이의 전기적 연결은 상부 컨택 플러그에 의해 달성되며, 하부 전극(220)과 측면 전극(41, 42, 43, 44) 사이의 전기적 연결은 하부 컨택 플러그들에 의해 달성된다. 각각의 컨택 플러그들의 형성은 통상의 형성방법에 따른다.
즉, 다수의 비아홀을 형성하고, 홀을 도전성 금속으로 매립하여 컨택 플러그를 형성한다. 상기 상부 전극(210), 하부 전극(220) 및 컨택 플러그들의 재질은 반도체 소자 제조용으로 사용되는 금속이 사용됨이 바람직하다. 따라서, 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 금(Au) 등이 사용될 수 있다.
따라서, 기판(10) 또는 버퍼층(20) 상부에는 상호간에 단차를 가지는 절연막(31, 32, 33, 34, 35)과 측면 전극(41, 42, 43, 44) 쌍들이 형성되고, 절연막(31, 32, 33 34, 35) 및 측면 전극(41, 42, 43, 44)의 바로 측면에 저항 변화층(60)이 각각 독립되어 형성되고 고정 저항층(70) 및 상부 수직 전극(80)이 형성된다. 상부 수직 전극(80)과 측면 전극(41, 42, 43, 44) 사이에는 고정 저항층(70)및 저항 변화층(60)이 구비된다. 또한, 전면을 통해 보호막(200)이 형성되며, 보호막(200)에 접하는 측면 전극들(41, 42, 43, 44)은 하부 컨택 플러그들을 통해 하부 전극(220)과 전기적으로 연결된다. 또한, 상부 전극(210)은 상부 컨택 플러그를 통해 상부 수직 전극(80)에 전기적으로 연결된다.
특히, 저항 변화층(60)이 각각 독립되어서 형성되므로 저항 변화층간의 간섭을 최소화 할 수 있으며 기존 발명의 다이오드를 대체하는 고정 저항층(70)으로 인해서 공정의 간소화를 이룰수 있다.
제2 실시예
제2 실시예는 비휘발성 메모리를 PRAM에 적용한 것이다. 먼저, 제1 실시예에 개시된 도1 내지 도 5, 도 11 내지 도 25의 제조방법은 본 실시예에서도 동일하게 적용된다. 따라서, 하드 마스크를 이용한 식각 과정과 계단형 단차를 만드는 식각 공정에 관한 설명은 생략토록 한다.
도 26 내지 도 28은 본 발명의 제2 실시예에 따라 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.
먼저, 제1 실시예의 도 1 내지 도 5에 개시된 바대로, 기판 상에 절연막들 및 측면 전극들을 형성한다. 또한, 선택적 식각을 통해 측면 전극들은 리세스된 형태로 식각된다.
이어서, 도 26을 참조하면, 식각된 내부 영역에 노출된 측면 전극들(41, 42 43, 44)의 측면에 대한 질화공정이 수행된다. 질화공정을 통해 금속성의 측면 전극들(41, 42, 43, 44)는 히터층(61)으로 개질된다. 질화 공정에서의 질화의 정도는 상기 개질된 히터층(61)의 저항을 높이기 위함으로 완전 질화는 회피함이 바람직하다.
히터층(61)은 이후에 형성되는 상 변화층에 열 에너지를 공급하기 위한 것으로, 공급되는 열 에너지에 의해 상 변화층을 구성하는 물질의 상은 변화된다. 히터층(61)의 용이한 형성을 위해 측면 전극(41, 42, 43 44)은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 구리(Cu) 등이 사용될 수 있다.
도 27을 참조하면, 상기 도 26에 개시된 구조물에 대해 상 변화층(62), 고정 저항층(70) 및 상부 수직 전극(80)을 순차적으로 형성한다.
상 변화층(62)은 상변화 물질(Phase-change Material : PCM)로 구성되며, 상 변화층(62)과 고정 저항층(70) 상부 수직 전극(80)은 스퍼터링법이나 화학 기상 증착법 등을 사용하여 형성한다.
또한, 상기 상 변화층(62)은 칼코지나이드(Chalcogenide) 화합물을 사용하는 것이 바람직하다. 이외에도 갈륨(Ga) 또는 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 사용할 수도 있다. 또한 상기 상 변화층(62)은 제1 실시예에서 개시된 저항 변화층(60)과 동일한 형태로 독립되어 형성되므로 소자간 간섭을 원천적으로 방지할 수 있다.
또한, 상기 상부 수직 전극(80)은 도전성 물질이라면 어느 것이나 가능할 것이나. 상기 측면 전극(41, 42, 43, 44)에서 제시한 물질들이 사용되거나 금속 합금이 사용될 수도 있다.
이후의 제조공정은 제1 실시예에서의 도 9 내지 도 25에서 설명된 바와 동일하다.
따라서, 도 28에 따르면, 상호간에 단차를 가진 절연층 및 측면 전극의 쌍이 형성되고, 상부 수직 전극은 상부 전극에 전기적으로 연결되며, 각각의 측면 전극들은 하부 전극에 연결된다.
다만, 상부 수직 전극과 측면 전극 사이에는 각각의 층마다 독립된 형태로 존재하는 히터층 및 상 변화층이 개재된다.
제3 실시예
본 실시예에 개시되는 사항은 본 발명의 기술적 사상을 PoRAM에 적용한 것이다. 이를 위해서 제1 내지 제2 실시예에서 개시된 저항 변화층 및 상 변화층은 유기 소재막으로 대체된다. 다만, 본 실시예에서 사용되는 유기 소재막은 단분자, 저분자 및 고분자 소재 뿐 아니라, 메모리로 사용가능한 유기 소재를 의미한다.
또한, 본 실시예에 의한 비휘발성 메모리의 제조방법은 상기 제1 실시예에 개시된 도 1 내지 도 25의 과정과 동일하다. 따라서, 이에 해당하는 기술적 설명은 생략키로 한다.
다만, 본 실시예에서는 제1 실시예의 도 6에서 저항변화층을 대체하여 이를 유기 소재막으로 변경한다. 또한, 이후의 제조방법은 제1 실시예와 동일하다.
도 29는 본 발명의 제3 실시예에 따라 제조된 비휘발성 메모리를 도시한 단면도이다.
도 29를 참조하면, 상기 유기 소재막(63)으로는 단분자(THP-CN2-O-DNB), 저분자(AIDCN, Alq3, ZnPc 등) 또는 고분자(PVK, polystyrene, PS:TCNQ, PILC 등)가 사용될 수 있다.
즉, 본 실시예의 제조 공정은 저항 변화물질(60)이 유기 소재막(63)으로 대체된 것 이외에는 제1 실시예의 공정을 동일하게 적용한다.
상술한 바와 같이 본 발명에 따르면, 다층의 측면 전극들을 형성하여, 비휘발성 메모리 소자를 제조할 수 있다. 본 발명에 의해 제조되는 비휘발성 메모리 소자는 다층 구조로서 3차원 구조를 가진다. 이를 통해 높은 집적도와 고성능의 비휘발성 메모리 소자가 구현된다. 또한 메모리 동작을 수행하는 저항 변화층(60), 상 변화층(62), 유기 소재막(63)은 모두 개별적으로 독립되어 형성되므로 소자간 간섭을 최소화 할 수 있으며 기존 발명에서 다이오드의 역할을 수행하는 고정 저항층(70)은 다이오드 제조 공정보다 훨씬 간단한 공정으로 근사적인 역동작 방지 효과를 가져올 수 있다.
10 : 기판 31, 32, 33, 34, 35 : 절연막들
41, 42, 43, 44 : 측면 전극들
60 : 저항 변화층 61 : 히터층
62 : 상 변화층 63 : 유기 소재막
70 : 고정 저항층 80 : 상부 수직 전극
210 : 상부 전극 220 : 하부 전극

Claims (10)

  1. 기판 상에 형성되고, 측면 방향으로 신장되어 단차를 가지는 측면 전극들;
    상기 측면 전극을 관통하여 형성된 공간을 이용해서 측면 전극을 수평방향으로 식각해서 형성된 공간에 형성되는 저항 변화층;
    상기 저항 변화층의 측면에 형성되고, 상기 저항 변화층의 전체에 대해 일체로 형성되는 고정 저항층; 및
    상기 측면 전극들을 관통하여 형성되고, 상기 고정 저항층의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리.
  2. 제1항에 있어서, 상기 측면 전극들은, 개재되는 절연막들과 저항변화물질에 의해 상호간에 분리되고, 하부에 배치되는 측면 전극이 상부에 배치되는 측면 전극에 비해 넓은 면적을 가지는 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서, 상기 고정 저항층은, 상기 각각의 측면 전극 전체에 대해 일체로 형성된 저항 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서, 상기 고정 저항층은, 소자의 역동작을 저지할 수 있는 저항을 가진 금속 또는 폴리실리콘 포함하는 것을 특징으로 하는 비뷔발성 메모리.
  5. 제1항에 있어서, 상기 저항 변화층은, 실리콘 산화막(SiO2), 금속 산화막(TiO2, Al2O3, NiO, HfO2, Fe2O3, WO), 란탄족 산화막(LaO, CeO2, Pr2O3 등) 또는 다금속 산화물(PCMO : PrCaMnO3, LCMO : La-Ca-Mn-O)을 포함하는 것을 특징으로 하는 비휘발성 메모리.
  6. 제5항에 있어서, 상기 측면 전극은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt) 또는 이들의 합금인 것을 특징으로 하는 비휘발성 메모리.
  7. 제1항에 있어서, 상기 저항 변화층은 유기 소재막이며, THP-CN2-O-DNB, AIDCN, Alq3, ZnPc, PVK, polystyrene, PS:TCNQ 또는 PILC를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  8. 기판 상에 형성되고, 측면 방향으로 신장되며, 단차를 가지는 측면 전극들;
    상기 측면 전극과 동일층 상에 형성되고, 상기 측면 전극의 질화에 의해 형성되는 히터층;
    상기 히터층의 측면에 형성되는 상 변화층;
    상기 상 변화층의 측면에 형성되고, 상기 상 변화층의 전체에 대해 일체로 형성되는 고정 저항층; 및
    상기 측면 전극들을 관통하여 형성되고, 상기 고정 저항층의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리.
  9. 제8항에 있어서, 상기 측면 전극들은, 개재되는 절연막들에 의해 상호간에 분리되고, 하부에 배치되는 측면 전극이 상부에 배치되는 측면 전극에 비해 넓은 면적을 가지는 것을 특징으로 하는 비휘발성 메모리.
  10. 제8항에 있어서, 상기 상 변화층은, 칼코지나이드(Chalcogenide) 화합물, 갈륨(Ga) 또는 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 포함하는 것을 특징으로 하는 비휘발성 메모리.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184218B2 (en) 2013-10-14 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory device having three-dimensional cross point array
US9224753B2 (en) 2014-02-24 2015-12-29 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
WO2016032502A1 (en) * 2014-08-29 2016-03-03 Hewlett-Packard Development Company, L.P. Fast erasing memristors
WO2018225993A1 (ko) * 2017-06-07 2018-12-13 한양대학교 산학협력단 역 상 변화 특성을 갖는 상 변화 메모리 소자 및 이를 이용하여 고집적 3차원 아키텍처를 갖는 상 변화 메모리
KR20200027642A (ko) * 2018-09-05 2020-03-13 한양대학교 산학협력단 정상 상태시 오프 상태를 갖는 상변화 메모리 소자 및 이를 기반으로 하는 3차원 아키텍처의 상변화 메모리
US11980109B2 (en) 2018-05-24 2024-05-07 Samsung Electronics Co., Ltd. Selection element-integrated phase-change memory and method for producing same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184218B2 (en) 2013-10-14 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory device having three-dimensional cross point array
US9224753B2 (en) 2014-02-24 2015-12-29 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
WO2016032502A1 (en) * 2014-08-29 2016-03-03 Hewlett-Packard Development Company, L.P. Fast erasing memristors
WO2018225993A1 (ko) * 2017-06-07 2018-12-13 한양대학교 산학협력단 역 상 변화 특성을 갖는 상 변화 메모리 소자 및 이를 이용하여 고집적 3차원 아키텍처를 갖는 상 변화 메모리
KR20180133771A (ko) * 2017-06-07 2018-12-17 한양대학교 산학협력단 역 상 변화 특성을 갖는 상 변화 메모리 소자 및 이를 이용하여 고집적 3차원 아키텍처를 갖는 상 변화 메모리
US11195996B2 (en) 2017-06-07 2021-12-07 Samsung Electronics Co., Ltd. Phase-change memory device having reversed phase-change characteristics and phase-change memory having highly integrated three-dimensional architecture using same
US11812661B2 (en) 2017-06-07 2023-11-07 Samsung Electronics Co., Ltd. Phase-change memory device having reversed phase-change characteristics and phase-change memory having highly integrated three-dimensional architecture using same
US11980109B2 (en) 2018-05-24 2024-05-07 Samsung Electronics Co., Ltd. Selection element-integrated phase-change memory and method for producing same
KR20200027642A (ko) * 2018-09-05 2020-03-13 한양대학교 산학협력단 정상 상태시 오프 상태를 갖는 상변화 메모리 소자 및 이를 기반으로 하는 3차원 아키텍처의 상변화 메모리

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