KR20110093746A - 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 - Google Patents
멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20110093746A KR20110093746A KR1020110065626A KR20110065626A KR20110093746A KR 20110093746 A KR20110093746 A KR 20110093746A KR 1020110065626 A KR1020110065626 A KR 1020110065626A KR 20110065626 A KR20110065626 A KR 20110065626A KR 20110093746 A KR20110093746 A KR 20110093746A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide
- tunneling oxide
- region
- charge trapping
- tunneling
- Prior art date
Links
- 230000004927 fusion Effects 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 11
- 230000005641 tunneling Effects 0.000 claims abstract description 130
- 230000008859 change Effects 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 claims description 17
- 229910000618 GeSbTe Inorganic materials 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- 239000012782 phase change material Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000002159 nanocrystal Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004054 semiconductor nanocrystal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1셀 비휘발성 퓨전 메모리 소자는 반도체 기판, 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 제 1 전하 포획 영역과 제 2 전하 포획 영역, 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 제 3 전하 포획 영역과 제 4 전하 포획 영역, 제 5 터널링 옥사이드와 제 6 터널링 옥사이드, 제 5 전하 포획 영역과 제 6 전하 포획 영역, 블로킹 옥사이드, 제 1 게이트, 제 1 절연 옥사이드와 제 2 절연 옥사이드, 저항 변화 영역, 제 2 게이트 및 소오스와 드레인을 포함한다.
Description
본 발명은 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 전하 포획 영역을 3 단계로 형성하고, 저항 변화 영역을 형성함으로써, 하나의 셀에서 4 비트의 저장 능력을 가지면서도 고속 저장 동작이 가능한 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법에 관한 것이다.
언제 어디서나 하고 싶은 일을 할 수 있는 유비쿼터스(Ubiquitous) 시대가 도래함에 따라, 다양한 기능을 동시에 구현할 수 있는 디지털 정보 기기에 대한 수요가 폭발적으로 증가되고 있다.
이러한 디지털 정보 기기에 이용되는 메모리 또한 다양한 기능을 구현하도록 우수한 저장 능력과 고속 저장 동작이 요구되고 있다.
그런데, 종래의 메모리는 우수한 저장 능력을 가지는 경우에는 저장 동작 속도가 느리거나, 고속 저장 동작이 가능한 경우에는 저장 능력이 저하되는 문제점이 있었다.
따라서 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 전하 포획 영역을 3 단계로 형성하고, 저항 변화 영역을 형성함으로써, 하나의 셀에서 4 비트의 저장 능력을 가지면서도 고속 저장 동작이 가능한 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되며 서로 이격되어 형성된 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드의 상면 각각에 형성된 제 1 전하 포획 영역과 제 2 전하 포획 영역, 상기 제 1 전하 포획 영역과 상기 제 2 전하 포획 영역의 상면 각각에 형성된 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 상기 제 3 터널링 옥사이드와 상기 제 4 터널링 옥사이드의 상면 각각에 형성된 제 3 전하 포획 영역과 제 4 전하 포획 영역, 상기 제 3 전하 포획 영역과 상기 제 4 전하 포획 영역의 상면 각각에 형성된 제 5 터널링 옥사이드와 제 6 터널링 옥사이드, 상기 제 5 터널링 옥사이드와 상기 제 6 터널링 옥사이드의 상면 각각에 형성된 제 5 전하 포획 영역과 제 6 전하 포획 영역, 상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성되며, 중심에 단면이 Ｕ 형상으로 형성된 블로킹 옥사이드, 상기 블로킹 옥사이드의 상면에 형성되며 중심에 단면이 Ｕ 형상으로 형성된 제 1 게이트, 상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격되어 형성된 제 1 절연 옥사이드와 제 2 절연 옥사이드, 상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 형성된 저항 변화 영역, 상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 형성된 제 2 게이트 및 상기 제 1 터널링 옥사이드 및 상기 제 2 터널링 옥사이드의 각 외측의 상기 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함한다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 상기 저항 변화 영역이 페로브스카이트계 산화물로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 상기 저항 변화 영역이 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 상기 저항 변화 영역이 MgO, TiO2, NiO, ZrO2, HfO2 또는 CeO2로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 상기 저항 변화 영역이 상변화물질로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 상기 저항 변화 영역이 GeSbTe로 형성된 것이 바람직하다.
상기와 같은 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법은 반도체 기판 상에 서로 이격되게 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 제 1 전하 포획 영역과 제 2 전하 포획 영역, 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 제 3 전하 포획 영역과 제 4 전하 포획 영역, 제 5 터널링 옥사이드와 제 6 터널링 옥사이드 및 제 5 전하 포획 영역과 제 6 전하 포획 영역을 형성하는 단계, 상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성하며, 중심에 단면이 Ｕ 형상인 블로킹 옥사이드를 형성하는 단계, 상기 블로킹 옥사이드의 상면에 형성하며, 중심에 단면이 Ｕ 형상인 제 1 게이트를 형성하는 단계, 상기 제 1 터널링 옥사이드 및 제 2 터널링 옥사이드의 각 외측의 반도체 기판 내에 서로 분리하여 소오스와 드레인을 형성하는 단계, 상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격하여 제 1 절연 옥사이드와 제 2 절연 옥사이드를 형성하는 단계, 상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 저항 변화 영역을 형성하는 단계 및 상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 제 2 게이트를 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 전하 포획 영역을 3 단계로 형성하고, 저항 변화 영역을 형성함으로써, 3 단계의 전하 포획 영역을 통해서 하나의 셀에서 4 비트를 저장할 수 있으면서도 저항 변화 영역을 통해서 고속 저장 동작이 가능하다.
본 발명의 실시예들에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법은 상술한 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자를 용이하게 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 단면도.
도 2a 내지 도 2g는 도 1의 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 공정 단면도들.
도 2a 내지 도 2g는 도 1의 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 공정 단면도들.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 단면도이다.
본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자는 도 1에 도시된 것처럼, 반도체 기판(100), 제 1 터널링 옥사이드(111)와 제 2 터널링 옥사이드(112), 제 1 전하 포획 영역(121)과 제 2 전하 포획 영역(122), 제 3 터널링 옥사이드(131)와 제 4 터널링 옥사이드(132), 제 3 전하 포획 영역(141)과 제 4 전하 포획 영역(142), 제 5 터널링 옥사이드(151)와 제 6 터널링 옥사이드(152), 제 5 전하 포획 영역(161)과 제 6 전하 포획 영역(162), 블로킹 옥사이드(170), 제 1 게이트(180), 제 1 절연 옥사이드(191)와 제 2 절연 옥사이드(192), 저항 변화 영역(210), 제 2 게이트(220) 및 소오스(231)와 드레인(232)을 포함하여 구성될 수 있다.
제 1 터널링 옥사이드(111)와 제 2 터널링 옥사이드(112)는 반도체 기판(100) 상에 형성되며 서로 이격되어 형성되며, 구체적으로 실리콘산화막(SiO2)으로 형성될 수 있다.
제 1 전하 포획 영역(121)과 제 2 전하 포획 영역(122)은 제 1 터널링 옥사이드(111)와 제 2 터널링 옥사이드(112)의 상면 각각에 이격되어 형성되며, 구체적으로 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
제 3 터널링 옥사이드(131)와 제 4 터널링 옥사이드(132)는 제 1 전하 포획 영역(121)과 제 2 전하 포획 영역(122)의 상면 각각에 이격되어 형성되며, 구체적으로 실리콘산화막(SiO2)으로 형성될 수 있다.
제 3 전하 포획 영역(141)과 제 4 전하 포획 영역(142)은 제 3 터널링 옥사이드(131)와 제 4 터널링 옥사이드(132)의 상면 각각에 이격되어 형성되며, 구체적으로 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
제 5 터널링 옥사이드(151)와 제 6 터널링 옥사이드(152)는 제 3 전하 포획 영역(141)과 제 4 전하 포획 영역(142)의 상면 각각에 이격되어 형성되며, 구체적으로 실리콘산화막(SiO2)으로 형성될 수 있다.
제 5 전하 포획 영역(161)과 제 6 전하 포획 영역(162)은 제 5 터널링 옥사이드(151)와 제 6 터널링 옥사이드(152)의 상면 각각에 이격되어 형성되며, 구체적으로 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
한편, 블로킹 옥사이드(170)는 제 5 전하 포획 영역(161)의 상면과 측면, 상기 제 5 터널링 옥사이드(151)의 측면, 상기 제 3 전하 포획 영역(141)의 측면, 상기 제 3 터널링 옥사이드(131)의 측면, 상기 제 1 전하 포획 영역(121)의 측면, 상기 제 1 터널링 옥사이드(111)의 측면, 상기 제 1 터널링 옥사이드(111)와 상기 제 2 터널링 옥사이드(112) 사이의 반도체 기판(100)의 상면, 상기 제 2 터널링 옥사이드(112)의 측면, 상기 2 전하 포획 영역(122)의 측면, 상기 제 4 터널링 옥사이드(132)의 측면, 상기 제 4 전하 포획 영역(142)의 측면, 상기 제 6 터널링 옥사이드(152)의 측면 및 상기 제 6 전하 포획 영역(162)의 측면과 상면에 형성되며, 중심에 단면이 Ｕ 형상으로 형성되고, 구체적으로 실리콘산화막(SiO2)으로 형성될 수 있다.
또한, 제 1 게이트(180)는 블로킹 옥사이드(170)의 상면에 형성되며 중심에 단면이 Ｕ 형상으로 형성되고, 구체적으로 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
제 1 절연 옥사이드(191)와 제 2 절연 옥사이드(192)는 Ｕ 형상이 형성되지 않은 제 1 게이트(180)의 상면에 서로 이격되어 형성되며, 구체적으로 실리콘산화막(SiO2)으로 형성될 수 있다.
한편, 저항 변화 영역(210)은 제 1 게이트(180)의 Ｕ 형상 사이 및 제 1 절연 옥사이드(191)와 제 2 절연 옥사이드(192) 사이에 형성된다.
여기에서, 저항 변화 영역(210)은 페로브스카이트계 산화물로 형성될 수 있으며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 저항 변화 영역(210)은 MgO, TiO2, NiO, ZrO2, HfO2 또는 CeO2로 형성될 수 있으며, 다른 방법으로는 상변화 물질로도 형성될 수 있으며, 구체적으로 GeSbTe로 형성될 수 있다.
제 2 게이트(220)는 저항 변화 영역(210)의 상면, 제 1 절연 옥사이드(191)의 상면 및 제 2 절연 옥사이드(192)의 상면에 형성되며, 구체적으로 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
소오스(231)와 드레인(232)은 제 1 터널링 옥사이드(111) 및 제 2 터널링 옥사이드(112)의 각 외측의 반도체 기판(100) 내에 서로 분리되어 이온 임플란트 공정으로 형성된다.
도 2a 내지 도 2g를 참조하여, 본 발명의 일 실시예에 따른 멀티 펑션4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법에 대해서 설명한다.
먼저 도 2a에 도시된 것처럼, 반도체 기판(100) 상에 서로 이격되게 제 1 터널링 옥사이드(111)와 제 2 터널링 옥사이드(112), 제 1 전하 포획 영역(121)과 제 2 전하 포획 영역(122), 제 3 터널링 옥사이드(131)와 제 4 터널링 옥사이드(132), 제 3 전하 포획 영역(141)과 제 4 전하 포획 영역(142), 제 5 터널링 옥사이드(151)와 제 6 터널링 옥사이드(152) 및 제 5 전하 포획 영역(161)과 제 6 전하 포획 영역(162)을 형성한다.
여기에서, 제 1 터널링 옥사이드 내지 제 6 터널링 옥사이드(111, 112, 131, 132, 151, 152)는 실리콘산화막(SiO2)으로 형성될 수 있으며, 제 1 전하 포획 영역 내지 제 6 전하 포획 영역(121, 122, 141, 142, 161, 162)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
다음으로 도 2b에 도시된 것처럼, 제 5 전하 포획 영역(161)의 상면과 측면, 제 5 터널링 옥사이드(151)의 측면, 제 3 전하 포획 영역(141)의 측면, 제 3 터널링 옥사이드(131)의 측면, 상기 제 1 전하 포획 영역(121)의 측면, 상기 제 1 터널링 옥사이드(111)의 측면, 상기 제 1 터널링 옥사이드(111)와 상기 제 2 터널링 옥사이드(112) 사이의 반도체 기판(100)의 상면, 상기 제 2 터널링 옥사이드(112)의 측면, 상기 2 전하 포획 영역(122)의 측면, 상기 제 4 터널링 옥사이드(132)의 측면, 상기 제 4 전하 포획 영역(142)의 측면, 상기 제 6 터널링 옥사이드(152)의 측면 및 상기 제 6 전하 포획 영역(162)의 측면과 상면에 형성하며, 중심에 단면이 Ｕ 형상인 블로킹 옥사이드(170)를 형성하며, 구체적으로 블로킹 옥사이드(170)는 실리콘산화막(SiO2)으로 형성될 수 있다.
다음으로, 도 2c에 도시된 것처럼, 블로킹 옥사이드(170)의 상면에 형성하며, 중심에 단면이 Ｕ 형상인 제 1 게이트(180)를 형성하며, 구체적으로 제 1 게이트(180)는 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
다음으로, 도 2d에 도시된 것처럼, 제 1 터널링 옥사이드(111) 및 제 2 터널링 옥사이드(112)의 각 외측의 반도체 기판(100) 내에 서로 분리하여 이온 임플란트 공정으로 소오스(231)와 드레인(232)을 형성한다.
다음으로, 도 2e에 도시된 것처럼, Ｕ 형상이 형성되지 않은 상기 제 1 게이트(180)의 상면에 서로 이격하여 제 1 절연 옥사이드(191)와 제 2 절연 옥사이드(192)를 형성하며, 구체적으로 제 1 절연 옥사이드(191)와 제 2 절연 옥사이드(192)는 실리콘산화막(SiO2)으로 형성될 수 있다.
다음으로, 도 2f에 도시된 것처럼, 제 1 게이트(180)의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드(191)와 상기 제 2 절연 옥사이드(192) 사이에 저항 변화 영역(210)을 형성한다.
여기에서, 저항 변화 영역(210)은 페로브스카이트계 산화물로 형성될 수 있으며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 저항 변화 영역(210)은 MgO, TiO2, NiO, ZrO2, HfO2 또는 CeO2로 형성될 수 있으며, 다른 방법으로는 상변화 물질로도 형성될 수 있으며, 구체적으로 GeSbTe로 형성될 수 있다.
제 2 게이트(220)는 저항 변화 영역(210)의 상면, 제 1 절연 옥사이드(191)의 상면 및 제 2 절연 옥사이드(192)의 상면에 형성되며, 구체적으로 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
다음으로, 도 2g에 도시된 것처럼, 저항 변화 영역(210)의 상면, 제 1 절연 옥사이드(191)의 상면 및 상기 제 2 절연 옥사이드(192)의 상면에 제 2 게이트(220)를 형성하며, 구체적으로 제 2 게이트(220)는 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.
따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
Claims (7)
- 반도체 기판;
상기 반도체 기판 상에 형성되며 서로 이격되어 형성된 제 1 터널링 옥사이드와 제 2 터널링 옥사이드;
상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드의 상면 각각에 형성된 제 1 전하 포획 영역과 제 2 전하 포획 영역;
상기 제 1 전하 포획 영역과 상기 제 2 전하 포획 영역의 상면 각각에 형성된 제 3 터널링 옥사이드와 제 4 터널링 옥사이드;
상기 제 3 터널링 옥사이드와 상기 제 4 터널링 옥사이드의 상면 각각에 형성된 제 3 전하 포획 영역과 제 4 전하 포획 영역;
상기 제 3 전하 포획 영역과 상기 제 4 전하 포획 영역의 상면 각각에 형성된 제 5 터널링 옥사이드와 제 6 터널링 옥사이드;
상기 제 5 터널링 옥사이드와 상기 제 6 터널링 옥사이드의 상면 각각에 형성된 제 5 전하 포획 영역과 제 6 전하 포획 영역;
상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성되며, 중심에 단면이 Ｕ 형상으로 형성된 블로킹 옥사이드;
상기 블로킹 옥사이드의 상면에 형성되며 중심에 단면이 Ｕ 형상으로 형성된 제 1 게이트;
상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격되어 형성된 제 1 절연 옥사이드와 제 2 절연 옥사이드;
상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 형성된 저항 변화 영역;
상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 형성된 제 2 게이트; 및
상기 제 1 터널링 옥사이드 및 상기 제 2 터널링 옥사이드의 각 외측의 상기 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자.
- 제 1 항에 있어서,
상기 저항 변화 영역은 페로브스카이트계 산화물로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자.
- 제 2 항에 있어서,
상기 저항 변화 영역은 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자.
- 제 1 항에 있어서,
상기 저항 변화 영역은 MgO, TiO2, NiO, ZrO2, HfO2 또는 CeO2로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자.
- 제 1 항에 있어서,
상기 저항 변화 영역은 상변화물질로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자.
- 제 5 항에 있어서,
상기 저항 변화 영역은 GeSbTe로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자. - 반도체 기판 상에 서로 이격되게 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 제 1 전하 포획 영역과 제 2 전하 포획 영역, 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 제 3 전하 포획 영역과 제 4 전하 포획 영역, 제 5 터널링 옥사이드와 제 6 터널링 옥사이드 및 제 5 전하 포획 영역과 제 6 전하 포획 영역을 형성하는 단계;
상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성하며, 중심에 단면이 Ｕ 형상인 블로킹 옥사이드를 형성하는 단계;
상기 블로킹 옥사이드의 상면에 형성하며, 중심에 단면이 Ｕ 형상인 제 1 게이트를 형성하는 단계;
상기 제 1 터널링 옥사이드 및 제 2 터널링 옥사이드의 각 외측의 반도체 기판 내에 서로 분리하여 소오스와 드레인을 형성하는 단계;
상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격하여 제 1 절연 옥사이드와 제 2 절연 옥사이드를 형성하는 단계;
상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 저항 변화 영역을 형성하는 단계; 및
상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 제 2 게이트를 형성하는 단계를 포함하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110065626A KR20110093746A (ko) | 2011-07-01 | 2011-07-01 | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110065626A KR20110093746A (ko) | 2011-07-01 | 2011-07-01 | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090089387A Division KR101074015B1 (ko) | 2009-09-22 | 2009-09-22 | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110093746A true KR20110093746A (ko) | 2011-08-18 |
Family
ID=44930283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110065626A KR20110093746A (ko) | 2011-07-01 | 2011-07-01 | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110093746A (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101356043B1 (ko) * | 2012-06-20 | 2014-01-29 | 인텔렉추얼디스커버리 주식회사 | 비휘발성 퓨전 메모리 소자 및 비휘발성 퓨전 메모리 소자의 제조방법 |
| KR20200024952A (ko) * | 2012-03-31 | 2020-03-09 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
| US10896973B2 (en) | 2007-05-25 | 2021-01-19 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903325B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US10903068B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US12009401B2 (en) | 2022-09-26 | 2024-06-11 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
-
2011
- 2011-07-01 KR KR1020110065626A patent/KR20110093746A/ko not_active Application Discontinuation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10896973B2 (en) | 2007-05-25 | 2021-01-19 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903325B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US10903068B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US10903342B2 (en) | 2007-05-25 | 2021-01-26 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US11056565B2 (en) | 2007-05-25 | 2021-07-06 | Longitude Flash Memory Solutions Ltd. | Flash memory device and method |
| US11222965B2 (en) | 2007-05-25 | 2022-01-11 | Longitude Flash Memory Solutions Ltd | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US11456365B2 (en) | 2007-05-25 | 2022-09-27 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US11784243B2 (en) | 2007-05-25 | 2023-10-10 | Longitude Flash Memory Solutions Ltd | Oxide-nitride-oxide stack having multiple oxynitride layers |
| KR20200024952A (ko) * | 2012-03-31 | 2020-03-09 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
| KR101356043B1 (ko) * | 2012-06-20 | 2014-01-29 | 인텔렉추얼디스커버리 주식회사 | 비휘발성 퓨전 메모리 소자 및 비휘발성 퓨전 메모리 소자의 제조방법 |
| US12009401B2 (en) | 2022-09-26 | 2024-06-11 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI605575B (zh) | 三維非揮發性記憶體結構及其製造方法 | |
| US8816424B2 (en) | Nonvolatile memory device | |
| EP3038141B1 (en) | Method of reading a memory cell of a vertical ferroelectric memory device | |
| TWI600189B (zh) | 具有垂直通道之半導體裝置、包括該半導體裝置之電阻式記憶體裝置及製造該半導體裝置之方法 | |
| CN104282756B (zh) | 半导体器件及其制造方法 | |
| US8674429B2 (en) | Gate structure in non-volatile memory device | |
| TWI615982B (zh) | 包含具有分離的氮化物記憶體層的ｓｏｎｏｓ堆疊的記憶體元件及相關的製造製程 | |
| US9954167B2 (en) | Memory device including a layer including hafnium oxide and method for manufacturing the same | |
| KR20110093746A (ko) | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 | |
| TWI621215B (zh) | 快閃記憶體結構及其製造方法 | |
| TW201320250A (zh) | 垂直記憶體單元 | |
| WO2006132158A1 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| WO2017044166A1 (en) | Three-dimensional resistive random access memory containing self-aligned memory elements | |
| KR20130015167A (ko) | 에어 갭을 갖는 반도체 소자 및 그 제조 방법 | |
| KR20150064709A (ko) | 개선된 스위칭 거동을 갖는 저항성 스위칭 메모리 엘리먼트들을 형성하기 위한 방법 | |
| JP2005268808A (ja) | メモリ素子およびその製造方法 | |
| CN103137860B (zh) | 非易失性三维半导体存储器件及制备方法 | |
| US11056580B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI606551B (zh) | Non-volatile memory device method | |
| KR101074015B1 (ko) | 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 | |
| KR100858085B1 (ko) | 나노닷을 전하 트랩 사이트로 이용하는 전하 트랩형 메모리소자 | |
| TWI702690B (zh) | 製作具有絕緣體上覆矽基材之嵌入式記憶體裝置的方法 | |
| KR20100132859A (ko) | 3차원 게이트를 갖는 멀티 비트 비휘발성 메모리 소자 및 그의 제조 방법 | |
| JP2009059987A (ja) | 半導体装置およびその製造方法 | |
| KR101007032B1 (ko) | 저항 변화 비휘발성 메모리 소자 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| WITB | Written withdrawal of application |