CN103137860A - 非易失性三维半导体存储器件及制备方法 - Google Patents
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Abstract
本发明涉及微电子学技术领域，公开了一种非易失性三维半导体存储器件及其制备方法。该三维半导体存储器含有采用多个有绝缘层隔离的条形导通材料组成的位线；每个条形导通位线在侧向有两个表面区域；与此导通位线正交的方向有由导通材料构成的字线；存储材料夹在位线和字线的十字交叠区域中间作为电荷俘获堆栈区或阻变功能区。该三维半导体存储器中的功能层可以采用高介电常数材料，栅电极采用高功函数材料如金属的氮化物等。为此，该三维半导体存储器的制备方法将引入先形成字线之间隔离区，然后再淀积存储功能层材料和栅材料的后栅工艺，用于在简化工艺、防止材料沾污的同时提高器件的性能。
Description
技术领域
本发明涉及微电子器件及存储器技术领域，涉及一种非易失性三维半导体存储器及其制备方法。
背景技术
大容量存储时代的来临，加剧了存储技术高密度集成的技术需求。特别是随着集成电路器件特征尺寸缩小到超出常规存储器件技术的限制时，设计者们需要寻求各种新的多层堆栈技术来提高存储容量并降低位成本。
基于上述考虑，两种最典型的三维存储结构已经被提出：一种采用了垂直柱状沟道，如BiCS和TCAT结构；另一种则采用了多个多晶硅层层叠的水平沟道，如VG结构，其结构图如图1所示。相比较而言，柱状沟道结构在控制栅层数方面存在限制、需要采用多个关键的光刻步骤，因此从工艺难度、复杂度以及制造成本均较水平沟道结构存在诸多不足。为此，水平沟道层叠的三维集成方式正引起研究者的关注。
常规水平沟道的三维存储器结构通常采用前栅工艺来进行栅堆栈层和栅电极的淀积和刻蚀。具体包括：首先淀积电荷俘获栅堆栈材料(如二氧化硅隧穿层/氮化硅存储层/二氧化硅阻挡层)，其后淀积多晶硅栅电极层，最后采用刻蚀工艺完成栅堆栈材料和栅电极的刻蚀。这种前栅工艺可以很好的完成SONOS存储单元的三维集成，然而为了提高存储器的擦写速度和改善数据保持特性，阻挡层中需要引入高介电常数材料(比如Al2O3)，为了抑制擦除时候的背隧穿电流需要引入高功函数栅材料(比如WN)，为了降低擦写电压，希望引入高介电常数的存储层(如HfO)。这些材料的引入，如果采用这种前栅工艺，一方面容易引起后续工艺的沾污，同时这些高介电常数材料和金属栅材料的刻蚀比较困难，也提高了工艺成本。
图2给出了常规的水平沟道三维存储器制备的部分关键工艺流程，水平沟道结构通常在对层叠的导通层完成刻蚀定义位线(图2b)以后，就进行阻变材料或者电荷俘获存储器栅堆栈层的淀积(图2c)，随后直接淀积多晶硅材料进行栅电极的定义和刻蚀(图2d～图2e)。这种前栅(gate-first)工艺的采用尽管工艺简单，但是实质上限制了栅堆栈材料和栅电极材料的选择，不利于存储性能的优化。
因此，寻找一种低成本且能提高存储性能的高可靠三维存储器结构以及制备方法就是三维存储器研究的重要内容。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种制造工艺简单、集成密度高、利于存储性能优化的非易失性三维半导体存储器及其制备方法。
(二)技术方案
为达到上述目的，本发明提供了一种非易失性三维半导体存储器的制备方法，采用后栅工艺代替前栅工艺，在栅电极淀积之前完成栅电极区域外的绝缘层隔离，具体包括：
在衬底上进行绝缘层与导通层的交替淀积，形成叠层结构；
采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离；
在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构；
在形成的阻变功能层结构上淀积绝缘层材料，对该绝缘层材料进行平坦化，以及在平坦化后的绝缘层材料上淀积形成硬掩膜；
沿与所述多个层叠的条状导通结构正交垂直的方向，采用光刻工艺依次对硬掩膜、绝缘层材料和条状导通结构进行刻蚀，直至露出衬底表面的阻变材料或相变材料，停止刻蚀；以及
在露出的衬底表面的阻变材料或相变材料之上淀积栅电极材料，并通过平坦化工艺去除未被刻蚀的硬掩膜、部分绝缘层材料及部分栅电极材料，完成栅电极在位线方向的自对准隔离。
为达到上述目的，本发明还提供了一种非易失性三维半导体存储器，该三维半导体存储器含有采用多个有绝缘层隔离的条形导通材料组成的位线，每个条形导通位线在侧向有两个表面区域，与此导通位线正交的方向有由导通材料构成的字线，存储材料夹在位线和字线的十字交叠区域中间作为电荷俘获堆栈区或阻/相变功能区。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明的三维存储器制备工艺是一个普适的工艺方案，可以完成电荷俘获存储技术集成，也可以完成阻变或者相变存储技术的集成，且集成密度高、工艺相对简单。
2、本发明采用的后栅工艺避免了电荷俘获栅堆栈或者阻(相)变材料的刻蚀，从而避免了对于后续工艺的沾污，在不引入过多mask的情况下，简化了工艺难度
3、更为重要的是，这种后栅工艺的采用，可以使得功能层材料和栅电极材料的选择更加多变，而不用担心工艺方面的交叉污染；同时通过材料选择如采用金属电极等可以提高存储器件的擦写速度、数据保持特性等。
4、本发明提供的非易失性三维半导体存储器的制备方法，将引入先形成字线之间隔离区，然后再淀积存储功能层材料和栅材料的后栅工艺，用于在简化工艺、防止材料沾污的同时提高器件的性能。
附图说明
图1为(PRIOR ART)常规NOR型浮栅存储器版图及结构示意图；
图2a至图2e为(PRIOR ART)常规垂直栅存储器的基本工艺流程；其中，图2a为绝缘层与导通层的交替淀积，图2b为光刻工艺完成位线方向的刻蚀隔离，图2c为阻(相)变材料或CTF堆栈材料淀积，图2d为多晶硅栅淀积、CMP及形成表面规模化，图2e为完成字线(栅电极材料)的刻蚀隔离；
图3为本发明提出的用于存储器集成的后栅工艺的部分关键工艺流程；其中(a)隔离的功能层，(b)连续功能层，(c)复合功能层；
图4为本发明中基于图3b的存储单元的的核心后栅工艺制备流程；其中，4.1为绝缘层与导通层的交替淀积，4.2为光刻工艺完成位线方向的刻蚀隔离，4.3为阻(相)变材料或CTF堆栈材料淀积，4.4进行绝缘层的淀积、CMP及硬掩模淀积，4.5为光刻工艺刻蚀绝缘层，去除区域为栅区，4.6为完成栅电极材料(金属等)的淀积；
图5为采用图3b工艺流完成的图4存储单元的Z和Y向的剖面图；
图6为采用图3a工艺流完成的存储单元结构及Z和Y向剖面图；
图7为采用图3c工艺流完成的存储单元结构及Z和Y向剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的非易失性三维半导体存储器的制备方法，采用后栅工艺代替前栅工艺，在栅电极淀积之前完成栅电极区域外的绝缘层隔离，具体包括：在衬底上进行绝缘层与导通层的交替淀积，形成叠层结构；采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离；在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构；在形成的阻变功能层结构上淀积绝缘层材料，对该绝缘层材料进行平坦化，以及在平坦化后的绝缘层材料上淀积形成硬掩膜；沿与所述多个层叠的条状导通结构正交垂直的方向，采用光刻工艺依次对硬掩膜、绝缘层材料和条状导通结构进行刻蚀，直至露出衬底表面的阻变材料或相变材料，停止刻蚀；以及在露出的衬底表面的阻变材料或相变材料之上淀积栅电极材料，并通过平坦化工艺去除未被刻蚀的硬掩膜、部分绝缘层材料及部分栅电极材料，完成栅电极在位线方向的自对准隔离。
本发明提出了采用后栅工艺代替传统前栅工艺来制备高密度三维存储器件的关键工艺技术。该技术可以用于三维阻变存储器、三维相变存储器以及三维电荷俘获存储器的工艺制备，并由于采用后栅工艺增加了存储功能材料和栅电极材料的选择，从而有利于提高存储器件的性能和可靠性。本发明针对提出的后栅工艺流程，提出了几种三维存储器的新结构，包括可以实现连续功能层的结构、可以实现功能层隔离的结构以及可以实现功能层部分隔离的复合结构，因此实现了三维存储器的结构选择。
本发明的关键思路是改变现有的前栅关键工艺为后栅工艺来完成存储单元的制备，在此基础上提出几种更利于工艺和性能优化的器件新结构。具体的说明如图3(a)～(c)所示。
图3(a)～(c)中首先给出了常规的采用前栅(gata-first)工艺的三维闪存器件在字线和位线制备这两个关键环节的制备工艺流程(A1～A6)，其后作为本发明的核心给出了三种采用后栅(gate-last)工艺的三维闪存器件在字线和位线制备这两个关键环节的制备工艺流程B1～B7，C1～C7以及D1～D8.为了方便我们的讨论，我们选择工艺流程C1～C7来通过图4对其进行展示。其三维器件的关键工艺步骤如下：
步骤4.1：在衬底上进行绝缘层(如二氧化硅)与导通层(如多晶硅)的交替淀积，形成叠层结构。这里绝缘层也可以是氮化硅等绝缘材料，导通层也可以是硅、锗、n掺杂或者p掺杂的多晶硅等材料，对于阻变和相变应用也可以是金属、金属硅化物、金属氮化物等。对于多晶硅的形成可以采用直接淀积的方法也可以采用淀积无定形硅后退火处理的方法。
步骤4.2：采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离。该条状导通结构中的导通层作为三维存储阵列中的有源导通区域。光刻工艺可以采用干法刻蚀方法、湿法刻蚀或者干湿混合刻蚀的方法。
步骤4.3：在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构。
本发明可以用于制备三维阻变存储器、三维相变存储器或三维电荷俘获存储器。如果用于制备三维阻变存储器，则可以淀积如下的阻变材料中的一种或者多种(如SiO、AlO、NiO、TiOx、CuOx、ZrOx、TaOx、AlOx、CoO、HfOx、MoOx、ZnO、PCMO、LCMO、SrTiO3、BaTiO3、SrZrO3、CuS、AgS、AgGeSe、CuIxSy、HfO2、SiO2、WOx、Y2O3等)构成单层或者多层阻变功能层结构。如果用于制备三维相变存储器，则可以淀积如下的相变材料(Ge2Sb2Te5(GST)、GeTe、GeTeC、AlxSb2Te3、Si18Sb52Te30等材料)中的一种或者多种构成单层或者多层阻变功能层结构。如果用于制备三维电荷俘获存储器，则可以完成常规电荷俘获存储器栅堆栈层的制备，包括隧穿层、存储层和阻挡层的制备。隧穿层材料可以是SiO2、SiON、HfO2、Al2O3、HfSiO、HfAlO、HfSiON和或其他的高介电常数材料，隧穿层可以由这些材料中的一种或者多种通过组合形成单层或者多层结构。存储层材料可以是浮栅材料，如多晶硅、金属、金属氮化物、金属硅化物等，也可以是电荷俘获存储材料，如硅纳米晶、金属纳米晶、Si3N4、HfO2等材料；可以是这些材料组成的单层也可以是多层结构。阻挡层材料可以是SiO2、Si3N4、Al2O3、HfO2等介质材料，其结构可以是这些材料中的一种或者多种组成单层或者多层结构。
步骤4.4：在形成的阻变功能层结构上淀积绝缘层材料，对该绝缘层材料进行CMP平坦化，以及在平坦化后的绝缘层材料上淀积形成硬掩膜。
此处通过绝缘层材料的淀积代替了传统栅淀积的淀积，从而开始了工艺的转变。此处的绝缘层材料可以是氮化硅，也可以是与步骤4.1中的绝缘层的刻蚀速率有差别的其他材料。
步骤4.5：沿与所述多个层叠的条状导通结构正交垂直的方向，采用光刻工艺依次对硬掩膜、绝缘层材料和条状导通结构进行刻蚀，直至露出衬底表面的阻变材料或相变材料，停止刻蚀。
通过该工艺，在移去绝缘层材料的区域就会露出步骤4.3中淀积的阻变材料或相变材料，这样就可以定义存储单元的位置，即露出的区域将作为三维半导体存储器中存储单元的栅极区域。
步骤4.6：在露出的衬底表面的阻变材料或相变材料之上淀积栅电极材料，并通过CMP平坦化工艺去除未被刻蚀的硬掩膜、部分绝缘层材料及部分栅电极材料，完成栅电极在位线方向的自对准隔离。这里的栅电极材料可以是多晶硅、金属氮化物、金属硅化物、金属等。
通过上述工艺获得的三维存储器件结构其功能层材料在Z和Y方向是连续的。应该指出，这里只给出了存储单元制备的部分关键环节，其他如字线、位线引出连接等可以采用常规NOR型存储结构的工艺，不再赘述
随后的步骤将与传统方法类似，完成后续的接触孔、连线等，此处不在赘述。
图5给出了图4.6中获得的三维结构在Z和Y向的剖面图。此处功能层材料在Z和Y方向是连续的。该功能层也可以通过调整工艺序列完成自动的隔离。在图3a中，通过在绝缘层刻蚀(B4)之后进行堆栈功能材料和栅淀积来形成功能层的隔离，其截面图如图6所示，这种结构下的电荷俘获存储单元的数据保持特性能够获得明显提高。同时，对于采用多层结构的功能层来说，也可以实现该多层结构的部分隔离。
例如，在图3c中，可以通过首先淀积第一种阻变介质材料(D3)，然后在绝缘层刻蚀(D5)后，淀积第二种介质材料(D6)和随后的栅电极(D7)来完成具有双层结构的三维阻变存储器的制备，其截面图如图7所示。
当然，这种第一层介质材料可以替换为电荷俘获存储单元中的隧穿层，第二种介质材料可以替换为电荷俘获存储单元中的存储层和阻挡层双层，或者也可以是基于此思想的其他变种。与图5和图6相比，图7的工艺在提高数据保持特性和提高集成密度方面均有优势。
具体而言，本发明中的关键工艺思路也可以用于实现具有隔离的功能层的存储器结构，其用于实现该思路的部分关键工艺流程可以包括如下步骤：A、进行绝缘层与导通层的交替淀积；B、光刻工艺完成位线方面的刻蚀隔离；C、进行绝缘层的淀积；D、光刻工艺刻蚀绝缘层，去除区域为要形成的栅区；E、阻(相)变材料或CTF堆栈材料淀积；F、完成栅电极材料(如金属等)的淀积；G、采用CMP工艺完成字线间隔离。
或者，本发明中的关键工艺思路也可以用于实现具有部分隔离的功能层的存储器结构，其用于实现该思路的部分关键工艺流程可以包括如下步骤：A、绝缘层与导通层的交替淀积；B、光刻工艺完成位线方向的刻蚀隔离；C、第一介质层淀积；D、进行绝缘层的淀积；E、光刻工艺刻蚀绝缘层，去除区域为栅区；F、第二介质层淀积；G、完成栅电极材料(如金属等)的淀积；H、采用CMP工艺完成字线间隔离。
对于部分隔离的功能层结构来说，第一层介质材料可以为电荷俘获存储单元中的隧穿层，第二种介质材料可以替换为电荷俘获存储单元中的存储层和阻挡层双层；或者也可以是基于此思想的其他变种，比如第一层介质材料可以为电荷俘获存储单元中的隧穿层和存储层，第二种介质材料可以为电荷俘获存储单元中的阻挡层；比如第一层介质材料可以为电荷俘获存储单元中的隧穿层、存储层和第一阻挡层，第二种介质材料可以为电荷俘获存储单元中的第二阻挡层。对于该结构的材料也可以是阻变材料或者相变材料，比如第一层介质材料可以为阻变存储单元中的第一层组变材料，第二种介质材料可以为阻变存储单元中的第二层阻变材料。其他的变种与此类似。
利用上述制备方法，本发明制备的非易失性三维半导体存储器，包含有采用多个有绝缘层隔离的条形导通材料组成的位线，每个条形导通位线在侧向有两个表面区域，与此导通位线正交的方向有由导通材料构成的字线，存储材料夹在位线和字线的十字交叠区域中间作为电荷俘获堆栈区或阻/相变功能区。本结构中的功能层可以采用高介电常数材料，栅电极采用高功函数材料如金属的氮化物等。
为此，本发明提供的非易失性三维半导体存储器的制备方法，将引入先形成字线之间隔离区，然后再淀积存储功能层材料和栅材料的后栅工艺，用于在简化工艺、防止材料沾污的同时提高器件的性能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种非易失性三维半导体存储器的制备方法，其特征在于，该方法采用后栅工艺代替前栅工艺，在栅电极淀积之前完成栅电极区域外的绝缘层隔离，具体包括：
在衬底上进行绝缘层与导通层的交替淀积，形成叠层结构；
采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离；
在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构；
在形成的阻变功能层结构上淀积绝缘层材料，对该绝缘层材料进行平坦化，以及在平坦化后的绝缘层材料上淀积形成硬掩膜；
沿与所述多个层叠的条状导通结构正交垂直的方向，采用光刻工艺依次对硬掩膜、绝缘层材料和条状导通结构进行刻蚀，直至露出衬底表面的阻变材料或相变材料，停止刻蚀；以及
在露出的衬底表面的阻变材料或相变材料之上淀积栅电极材料，并通过平坦化工艺去除未被刻蚀的硬掩膜、部分绝缘层材料及部分栅电极材料，完成栅电极在位线方向的自对准隔离。
2.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在衬底上进行绝缘层与导通层的交替淀积形成叠层结构的步骤中，所述绝缘层采用绝缘材料二氧化硅或氮化硅，所述导通层采用硅、锗、n掺杂的多晶硅、p掺杂的多晶硅、金属、金属硅化物或金属氮化物。
3.根据权利要求2所述的非易失性三维半导体存储器的制备方法，其特征在于，所述导通层是多晶硅时，该多晶硅的形成采用直接淀积的方法，或者采用淀积无定形硅后再退火处理的方法。
4.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离的步骤中，该条状导通结构中的导通层作为三维半导体存储器中的有源导通区域。
5.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述采用光刻工艺对形成的叠层结构进行刻蚀，形成多个层叠的条状导通结构，完成位线方向的刻蚀隔离的步骤中，所述光刻工艺采用干法刻蚀方法、湿法刻蚀或者干湿混合刻蚀的方法。
6.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构的步骤中，如果制备的三维半导体存储器是三维阻变存储器，则淀积阻变材料SiO、AlO、NiO、TiOx、CuOx、ZrOx、TaOx、AlOx、CoO、HfOx、MoOx、ZnO、PCMO、LCMO、SrTiO3、BaTiO3、SrZrO3、CuS、AgS、AgGeSe、CuIxSy、HfO2、SiO2、WOx或Y2O3中的一种或多种，构成单层或多层阻变功能层结构。
7.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构的步骤中，如果制备的三维半导体存储器是三维相变存储器，则淀积相变材料Ge2Sb2Te5(GST)、GeTe、GeTeC、AlxSb2Te3或Si18Sb52Te30中的一种或多种构成单层或多层阻变功能层结构。
8.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在形成有多个层叠的条状导通结构的衬底之上淀积阻变材料或相变材料，形成阻变功能层结构的步骤中，如果制备的三维半导体存储器是三维电荷俘获存储器，则完成电荷俘获存储器栅堆栈层的制备，包括隧穿层、存储层和阻挡层的制备，其中：
隧穿层材料采用高介电常数材料SiO2、SiON、HfO2、Al2O3、HfSiO、HfAlO或HfSiON中的一种或多种通过组合形成单层或多层结构；
存储层材料采用浮栅材料多晶硅、金属、金属氮化物或金属硅化物，或者采用电荷俘获存储材料硅纳米晶、金属纳米晶、Si3N4或HfO2，或者采用是采用多晶硅、金属、金属氮化物或金属硅化物及硅纳米晶、金属纳米晶、Si3N4或HfO2组成的单层或多层结构；
阻挡层材料采用介质材料SiO2、Si3N4、Al2O3或HfO2中的一种或多种组成单层或多层结构。
9.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在形成的阻变功能层结构上淀积绝缘层材料，对该绝缘层材料进行平坦化，以及在平坦化后的绝缘层材料上淀积形成硬掩膜的步骤中，采用绝缘层材料的淀积代替传统栅淀积的淀积，该绝缘层材料采用氮化硅或者是与叠层结构中绝缘层的刻蚀速率有差别的绝缘材料。
10.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述沿与所述多个层叠的条状导通结构正交垂直的方向，采用光刻工艺依次对硬掩膜、绝缘层材料和条状导通结构进行刻蚀，直至露出衬底表面的阻变材料或相变材料的步骤中，露出的区域将作为三维半导体存储器中存储单元的栅极区域。
11.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，所述在露出的衬底表面的阻变材料或相变材料之上淀积栅电极材料，并通过CMP平坦化工艺去除未被刻蚀的硬掩膜、部分绝缘层材料及部分栅电极材料，完成栅电极在位线方向的自对准隔离的步骤中，所述栅电极材料采用多晶硅、金属氮化物、金属硅化物或金属。
12.根据权利要求1所述的非易失性三维半导体存储器的制备方法，其特征在于，在完成栅电极在位线方向的自对准隔离的步骤之后，该方法还包括进行后续的接触孔和连线，完成三维半导体存储器的制备。
13.一种非易失性三维半导体存储器，其特征在于，该三维半导体存储器含有采用多个有绝缘层隔离的条形导通材料组成的位线，每个条形导通位线在侧向有两个表面区域，与此导通位线正交的方向有由导通材料构成的字线，存储材料夹在位线和字线的十字交叠区域中间作为电荷俘获堆栈区或阻/相变功能区。
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