CN103928610B - 浮栅型阻变存储单元结构及其操作方法 - Google Patents
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Abstract
本发明提出一种浮栅型阻变存储单元结构及其操作方法，该浮栅型阻变存储单元结构包括：半导体衬底；形成在半导体衬底之下的背电极；形成在半导体衬底之上的隧穿介质层；形成在隧穿介质层之上的浮栅；形成在浮栅之上的阻变存储介质层；以及形成在阻变存储介质层之上的上电极。本发明实施例的浮栅型阻变存储单元结构，结构简单，可以通过半导体领域成熟的工艺制造，兼容性高，适合大批量生产，成本较低；通过引入的浮栅结构，能够有效的改善传统RRAM在reset操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
Description
技术领域
本发明涉及微电子器件的设计和制造领域，特别涉及一种浮栅型阻变存储单元结构及其操作方法。
背景技术
阻变存储器(Resistive Random Access Memory，RRAM)是一种近十年来飞速发展的非挥发性存储器，具有非常广泛的市场需求。该类存储器的器件单元通常为MIM(金属-绝缘层-金属)结构，其制造方法简单且与CMOS技术高度兼容，数据存储容量大密度高，操作速度快且可靠性高，是公认的未来可以取代传统机械硬盘、NAND Flash型存储器的非挥发存储器之一。
近年来，国内外对RRAM的研究报道和测试芯片产品不断涌现，但RRAM始终在操作上存在一个技术难题：擦除reset时的电流过大。图1为一个典型的RRAM单元器件在操作(包括编程set和擦除reset)时的I-V曲线图，包括了所有四种的操作模式，即单极性(unipolar)的两种和双极性(bipolar)的两种。图中电流从小到大的过程为set，此时存储介质从接近绝缘的高阻态转变到低阻态；反之电流从大回到小的过程为reset，电阻也相应从低阻回到高阻。从图中可以发现，reset的电流为mA级别，这在由该存储单元形成的高密度阵列中，会形成很大的总电流，势必引起整个阵列的高功率和散热等诸多问题。目前针对这一问题，一种方法是从材料入手，通过制备中的特殊工艺等方法调节低阻态电阻，使低阻变大从而减小reset电流，但是这种方法往往需要增加工艺生产中的难度；另一方法是通过外围增加限流电路(如串联一个电阻)来控制电流，不过这势必会增加芯片版图面积，使有效的存储阵列面积减小，不利于低成本高密度的存储发展趋势。
发明内容
本发明旨在至少在一定程度上解决相关技术中的reset电流过大的技术问题之一。为此，本发明的目的在于提出一种reset电流小的浮栅型阻变存储单元结构及其操作方法。
根据本发明实施例的浮栅型阻变存储单元结构，包括：半导体衬底；形成在所述半导体衬底之下的背电极；形成在所述半导体衬底之上的隧穿介质层；形成在所述隧穿介质层之上的浮栅；形成在所述浮栅之上的阻变存储介质层；以及形成在所述阻变存储介质层之上的上电极。
本发明实施例的浮栅型阻变存储单元结构，至少具有如下优点：(1)结构简单，可以通过半导体领域成熟的工艺制造，兼容性高，适合大批量生产，成本较低；(2)通过引入的浮栅结构，能够有效的改善传统RRAM在擦除操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
另外，根据本发明上述实施例的浮栅型阻变存储单元结构还可以具有如下附加的技术特征：
在本发明的一个实施例中，所述隧穿介质层的材料为HfO2、Al2O3或SiO2中的一种或多种的组合。
在本发明的一个实施例中，所述阻变存储介质层的材料为Nb2O5、Ta2O5、TiO2、HfO2、Al2O3、ZrO2、La2O5、Si3N4、LaAlO3、ZrSiO4或HfSiO4中的一种或多种的组合。
在本发明的一个实施例中，所述浮栅的材料为多晶硅。
在本发明的一个实施例中，所述背电极和上电极的材料分别为Al、Pt、Cu、Ag、TiN或ITO中的一种或多种的组合。
在本发明的一个实施例中，所述隧穿介质层的厚度为3-20nm。
在本发明的一个实施例中，所述阻变存储介质层的厚度为5-100nm。
在本发明的一个实施例中，所述浮栅的厚度为80-150nm。
在本发明的一个实施例中，所述背电极、浮栅和上电极的厚度分别为30-500nm。
根据本发明实施例的浮栅型阻变存储单元结构的操作方法，所述浮栅型阻变存储单元结构为上述任一种浮栅型阻变存储单元结构，当操作为初始化操作时，对所述上电极加初始化电压，所述浮栅和所述背电极接地，其中，所述初始化电压的正负号由所述上电极和所述阻变存储介质层的材料组合决定；当操作为编程操作时，对所述上电极加编程电压，所述浮栅和所述背电极接地，其中所述编程电压与所述初始化电压正负号相同，所述编程电压的绝对值小于所述初始化电压的绝对值。
本发明实施例的浮栅型阻变存储单元结构的操作方法，至少具有如下优点：(1)操作简单；(2)通过引入的浮栅结构，能够有效的改善传统RRAM在擦除操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
另外，根据本发明上述实施例的浮栅型阻变存储单元结构的操作方法还可以具有如下附加的技术特征：
在本发明的一个实施例中，当操作为擦除操作时：对所述上电极加擦除电压，所述浮栅浮空，对所述背电极加辅助擦除电压或接地，其中，所述擦除电压和所述初始化电压的正负号相反，所述辅助擦除电压与所述初始化电压的正负号相同。
在本发明的一个实施例中，当操作为读取操作时：对所述上电极加读取电压，所述浮栅接地，所述背电极浮空或接地，其中所述读取电压为正电压，所述读取电压的值小于所述编程电压的绝对值。
附图说明
图1是典型的RRAM单元器件操作时的I-V曲线示意图。
图2是本发明实施例的浮栅型阻变存储单元结构的结构示意图。
图3是本发明实施例的浮栅型阻变存储单元结构的初始化或编程操作的示意图。
图4是本发明实施例的浮栅型阻变存储单元结构的擦除操作的示意图。
图5是本发明实施例的浮栅型阻变存储单元结构的读取操作的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
图2是本发明一个实施例的浮栅型阻变存储单元结构的结构示意图。如图2所示，该RRAM单元结构包括依次层叠的背电极200、半导体衬底100、隧穿介质层300、浮栅400、阻变存储介质层500以及上电极600。具体地：半导体衬底100的材料可以为Si、SiGe、Ge等等。隧穿介质层300的材料可以为HfO2、Al2O3或SiO2中的一种或多种的组合，厚度为3-20nm。浮栅400的材料可以为多晶硅，厚度为80-150nm。阻变存储介质层500的材料可以为Nb2O5、Ta2O5、TiO2、HfO2、Al2O3、ZrO2、La2O5、Si3N4、LaAlO3、ZrSiO4或HfSiO4中的一种或多种的组合，厚度为5-100nm。背电极200和上电极600的材料可以分别为Al、Pt、Cu、Ag、TiN或ITO中的一种或多种的组合，厚度分别为30-500nm。
本发明实施例的浮栅型阻变存储单元结构，至少具有如下优点：
(1)结构简单，可以通过半导体领域成熟的工艺制造，兼容性高，适合大批量生产，成本较低；
(2)通过引入的浮栅结构，能够有效的改善传统RRAM在擦除操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
图3是本发明实施例的浮栅型阻变存储单元结构的初始化(forming)或编程(set)操作的示意图。初始化操作是阻变存储器特有的一种操作，刚制备得到的阻变存储介质薄膜通常为绝缘的高阻值态，首次编程操作的过程即初始化操作。以Ag(上电极)/HfO2(阻变存储介质层)/poly-Si(浮栅)/SiO2(隧穿介质层)/Si(衬底)/Al(背电极)结构为例。初始化时，对上电极600加初始化电压，浮栅400和背电极200均接地。上电极600和浮栅400之间具有电势差，因此阻变存储介质层500中形成电场，驱使上电极600中的Ag离子在HfO2薄膜中漂移到达浮栅400的poly-Si，并排布成一个Ag材料的导电细丝(filament)。此时，阻变存储介质层500中由于的导电细丝存在，转变为低阻值态。而浮栅400和背电极200为等电位，所以隧穿介质层300和半导体衬底100并不发生变化。在器件完成初始化操作以后，每一次的编程操作方法与原理都与初始化操作类似，只是编程操作时对上电极600施加的编程电压Vset小于Vforming。
需要说明的是，根据上电极600和阻变存储介质层500的材料组合不同，Vforming的正负号会有所不同，以及在阻变存储介质层500中形成的导电细丝组分也会不同，需要在实际操作中具体对待。这种上电极与阻变存储介质层的材料组合情况通常可以分为三大类。第一类：上电极为扩散性强的金属。例如：上电极600为Ag或Cu，阻变存储介质层500为HfO2或Al2O3。Ag和Cu在HfO2或Al2O3中的扩散漂移能力大，初始化和编程时对Ag层或Cu层施加正电压(如前文所述)，Ag+或Cu2+在电场作用下于HfO2或Al2O3薄膜内排布形成导电细丝。第二类：上电极为与阻变存储介质层材料的氧元素结合能力强，且俘获氧元素电子能力强的电极材料。例如：上电极600为Ti，阻变存储介质层500为TiO2。初始化和编程时对Ti层施加正电压后，能够俘获TiO2薄膜中的氧元素的电子，使得氧元素转变为氧空位(O+/O2+)并排布形成导电细丝。第三类：上电极为与阻变介质材料的氧元素结合能力强，且易被氧元素夺去电子的电极材料。例如：上电极600为TiN，阻变存储介质层500为HfO2。初始化或编程操作需要在TiN层加负电压，导致HfO2薄膜中形成的氧离子(O2-)的导电细丝。
图4是本发明实施例的浮栅型阻变存储单元结构的擦除(reset)操作的示意图。操作为擦除操作时：对上电极600加擦除电压Vreset，所述浮栅浮空，对背电极200加辅助擦除电压Vbyreset或接地，其中，擦除电压和初始化电压Vforming的正负号相反，辅助擦除电压Vbyreset与初始化电压Vforming的正负号相同。仍以Ag(上电极)/HfO2(阻变存储介质层)/poly-Si(浮栅)/SiO2(隧穿介质层)/Si(衬底)/Al(背电极)结构为例。擦除操作时，对上电极600加符号为负的擦除电压Vreset，浮栅400浮空，背电极200加符号为正的辅助擦除电压Vbyeset或者接地。此时，上电极600和背电极200之间的电场会驱使半导体衬底100表面的空穴由于直接隧穿或者FN隧穿现象通过隧穿介质层300进入浮栅400中，如图中所示电场方向。而浮栅400是富含缺陷的多晶硅等半导体材料，这些隧穿进入的空穴会被缺陷俘获并储存，使得整个浮栅400带正电，从而与上电极600形成一个内建的电场，驱使HfO2薄膜中的Ag导电细丝中的Ag离子向上电极600漂移，从而导电细丝断裂。若以TiN(上电极)/HfO2(阻变存储介质层)/Pt(中间电极)/poly-Si(浮栅)/SiO2(隧穿介质层)/Si(衬底)/Al(背电极)为例，则擦除时，上电极600施加正电压Vreset，浮栅400浮空，背电极200加符号为负的辅助擦除电压Vbyeset或者接地。此时，上电极600和背电极200之间的电场会驱使半导体衬底100表面的电子由于直接隧穿或者FN隧穿现象通过隧穿介质层300进入浮栅400中，并被浮栅中的缺陷俘获储存，使得整个浮栅400带负电，从而与上电极600形成一个内建的电场，驱使HfO2薄膜中的O2-导电细丝中的氧负离子向上电极600漂移，从而导电细丝断裂。此时，阻变存储介质层500由于导电细丝断裂转变为高阻值态。在该擦除操作过程中，由于下层MOS电容结构为高电阻，使得上电极600和背电极200之间流过的擦除电流大大下降，有效的改善了现有的RRAM在擦除时的高电流问题。
图5是本发明实施例的浮栅型阻变存储单元结构的读取(read)操作的示意图。读取操作包括：对上电极600施加读取电压Vread，将浮栅400接地，将背电极200浮空或者接地。其中读取电压通常为正电压，其值小于编程电压的绝对值。通常Vread小于0.5V，它并不会改变阻变存储介质层500的状态，而Vset和Vforming是会改变阻变存储介质层500的状态和阻值的。此时，在上电极600和浮栅400之间流过的电流即为读取得到的电流Iread，由此电流即可推算出此时阻变存储介质层500的电阻值，得到存储的信息数据。
本发明实施例的浮栅型阻变存储单元结构的操作方法，至少具有如下优点：
(1)操作简单，兼容性好；
(2)通过引入的浮栅结构，能够有效的改善传统RRAM在擦除操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (12)
1.一种浮栅型阻变存储单元结构，其特征在于，包括：
半导体衬底；
形成在所述半导体衬底之下的背电极；
形成在所述半导体衬底之上的隧穿介质层；
形成在所述隧穿介质层之上的浮栅；
形成在所述浮栅之上的阻变存储介质层；以及
形成在所述阻变存储介质层之上的上电极。
2.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述隧穿介质层的材料为HfO2、Al2O3或SiO2中的一种或多种的组合。
3.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述阻变存储介质层的材料为Nb2O5、Ta2O5、TiO2、HfO2、Al2O3、ZrO2、La2O5、Si3N4、LaAlO3、ZrSiO4或HfSiO4中的一种或多种的组合。
4.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述浮栅的材料为多晶硅。
5.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述背电极和上电极的材料分别为Al、Pt、Cu、Ag、TiN或ITO中的一种或多种的组合。
6.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述隧穿介质层的厚度为3-20nm。
7.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述阻变存储介质层的厚度为5-100nm。
8.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述浮栅的厚度为80-150nm。
9.根据权利要求1所述的浮栅型阻变存储单元结构，其特征在于，所述背电极、浮栅和上电极的厚度分别为30-500nm。
10.一种浮栅型阻变存储单元结构的操作方法，其特征在于，所述浮栅型阻变存储单元结构为权利要求1-9任一项所述的浮栅型阻变存储单元结构，
当操作为初始化操作时，对所述上电极加初始化电压，所述浮栅和所述背电极接地，其中，所述初始化电压的正负号由所述上电极和所述阻变存储介质层的材料组合决定；
当操作为编程操作时，对所述上电极加编程电压，所述浮栅和所述背电极接地，其中所述编程电压与所述初始化电压正负号相同，所述编程电压的绝对值小于所述初始化电压的绝对值。
11.根据权利要求10所述的浮栅型阻变存储单元结构的操作方法，其特征在于，当操作为擦除操作时：对所述上电极加擦除电压，所述浮栅浮空，对所述背电极加辅助擦除电压或接地，其中，所述擦除电压和所述初始化电压的正负号相反，所述辅助擦除电压与所述初始化电压的正负号相同。
12.根据权利要求10所述的浮栅型阻变存储单元结构的操作方法，其特征在于，当操作为读取操作时：对所述上电极加读取电压，所述浮栅接地，所述背电极浮空或接地，其中所述读取电压为正电压，所述读取电压的值小于所述编程电压的绝对值。
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