CN1774807A - 立体存储器阵列 - Google Patents

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Abstract

在具有平面表面(12)的衬底(10)上制作立体存储器阵列。立体存储器阵列包括组织成与平面表面(12)平行的一个以上平面(12，14)的多个第一选择线(20)。多个第二选择线(18)在垂直于衬底(10)的平面表面(12)设置的柱中形成。多个存储单元(22)分别耦合到多个第一(20)以及多个第二(18)选择线。

Description

立体存储器阵列
发明背景
个人计算机、工作站、显示器的图形子系统、电子游戏及其它电子设备都包括用于存储数据的存储系统。对于更大更快的存储系统存在不断增长的需求。存储器技术的属性包括数据存取时间(即速度)、成本、可靠性、大小(即密度)以及电力耗散。存在若干存储器技术，例如软盘驱动器、硬盘驱动器、CD/DVD驱动器以及半导体存储器。半导体存储器包括例如DRAM、SRAM、ROM、PROM、OTP、EEPROM、FLASH和VRAM存储器等。虽然微处理器处理能力(即速度)与摩尔定律一致地显著增加，但与微处理器通信的存储装置只能跟上增加的密度但跟不上速度。伴随提高存储装置的速度的问题的一部分在于，随着存储单元的密度在一定存储器技术的范围内增加，电容延迟、读出电路和传统存储器布局组织使存取时间改进保持为最小。如果存取时间无法随着对存储器进行的密度改进共同得到改进，则计算机系统的发展将受到阻碍。因此，需要一种新的存储器体系结构，它不仅增加密度，而且还增加数据存取时间。
发明内容
在具有平面表面的衬底上制作立体(三维)存储器阵列。立体存储器阵列包括组织成与平面表面平行的一个以上平面的多个第一选择线。多个第二选择线在垂直于衬底的平面表面设置的柱中形成。多个存储单元分别耦合到多个第一以及多个第二选择线。
附图简介
参照附图会更好地理解本发明。附图中的元素不一定相互成比例。重点而是放在清楚地说明本发明。此外，相同的参考标号在若干视图中表示相应的类似部分。
图1是本发明的至少一个实施例的存储器阵列的示意图。
图2是本发明的一个实施例中的存储器阵列的物理布局的示意图。
图3是示图，表示图2的存储器阵列中使用的示范存储单元。
图4是图3所示的存储单元的一个示范实施例。
图5是图3所示的存储单元的另一个示范实施例。
图6是图3所示的存储单元的另一个示范实施例。
图7是用于一个垂直柱列和多个行线的本发明的一个实施例的局部剖视图。
图8是本发明的一个示范实施例的局部剖视图。
图9是图8所示的示范实施例的顶视图。
图10是采用蛇形布局的本发明的一个备选实施例的示范顶视图。
图11是本发明的一个备选实施例的局部剖视图。
图12是本发明的一个备选实施例的透视图。
图13是具有多层存储单元的图12所示的实施例的透视图。
图14是一组双存储单元的一个示范实施例。
图15是一组双存储单元的另一个示范实施例。
图16是一组双存储单元的另一个示范实施例。
图17是结合图12所示的基本结构的一个示范存储器阵列的局部剖视图。
图18是图17所示的一个实施例的顶视图。
图19是对于图18所示的基本结构采用蛇形布局的本发明的一个备选实施例的顶视图。
图20是本发明的一个备选实施例的透视图。
图21是本发明的一个备选实施例的局部剖视图。
图22是采用双存储单元的一个备选实施例的局部示意图。
图23是本发明的一个示范实施例的侧视图。
图24是结合本发明的至少一个实施例的存储载体的示范布局。
图25是结合本发明的至少一个实施例的电子设备、即计算机系统的框图。
图26是嵌入式立体存储器阵列的一个实施例的示范局部透视图。
图27是用来实现本发明的实施例的基本步骤的示范流程图。
图28是创建结合本发明的存储单元的基本步骤的示范流程图。
优选实施例的详细说明
本文所述的三维存储器体系结构的实施例采用垂直柱来形成用于选择存储单元阵列中的特定存储单元的行或列线。这种体系结构从多个存储单元来创建‘立体’阵列结构，它非常节省体积空间、比只是通过将其层叠来扩展传统交叉点存储器阵列的先前三维体系结构更快且更易于制造。本文所述的一个实施例涉及一次写入阵列，又称作一次可编程(OTP)存储器或一次写入多次读取(WORM)存储器。当采用垂直柱作为‘立体’(即具有三维，但不一定都为相同长度)存储器阵列中的位线(或者字线)来实现一次写入阵列时，隧道结在水平字线和垂直位线的相交处的垂直柱上形成。最好在立体存储器阵列的形成中包括各存储元件的控制元件，它在物理上靠近存储元件并在水平字线和垂直位线之间与其串联。本领域的技术人员应当理解，字线可能制作成垂直的，以及列线可制作成水平的，而没有背离本发明的范围和精神。为了清楚地描述本申请中的发明，垂直选择线将称作列或位线，以及水平选择线将称作字线或行线。或者，水平选择线通常可称作驱动线，以及垂直选择线称作读出线。由于驱动线和读出线的取向可互换，因此，实际上存在一组第一选择线和一组第二选择线，它们设置在相互垂直的独立平面中形成立体存储器阵列。第一或第二选择线之一相对于存储器阵列在其中形成的衬底的平面组成垂直柱。
在定义平面的衬底上制作存储器阵列。存储器阵列包括垂直层叠的多个存储单元。存储单元包括形成绝缘表面的介电层以及与衬底的平面平行地设置在介电层上的字线。存储单元最好具有围绕字线的控制元件以及围绕控制元件的至少一部分的存储器存储元件。控制元件具有第一截面面积。存储元件具有第二截面面积。存储元件的截面面积最好是充分小于控制元件的截面面积，使得存储元件可改变其状态，而控制元件未受到影响。控制元件和存储元件最好是制作成相似类型的器件，例如隧道结器件。或者，当相变材料用于存储元件时，存储元件的截面面积可小于、等于或大于控制元件的截面面积。存储元件截面面积最好是小于控制元件截面面积，以便使功率最小以及提高改变存储状态的速度。存储单元包括垂直柱，它实质上垂直于衬底的平面并接触存储器存储元件。
采用这种垂直柱结构的立体存储器阵列，存储器存储元件的数量仅受到垂直层叠各柱的列、控制元件和状态变化存储元件的半导体工艺的纵横比的限制。这种体系结构的一个特征在于，多个立体阵列的层叠允许比采用传统半导体工艺可能实现的更大的阵列。采用垂直柱的这种三维体系结构，每一垂直位线可访问多达20或更多的水平字线。
此外，立体存储器阵列可嵌入诸如微处理器、图形处理器和存储处理器之类的传统集成电路。例如，传统CPU将大的存储器阵列用于内部第1级和第2级高速缓冲存储器。这些高速缓冲存储器通常耗用传统处理器布局中的大面积。通过采用设置在处理器核心计算机电路之上的立体存储器阵列，实现在面积方面更小的管芯尺寸。
传统存储器存储元件通常实现为平行板结构(或者垂直电容井)，其最小面积在传统上受到最小半导体光刻工艺几何尺寸以及对基于晶体管的控制FET的需要的限制。本文所公开的三维体系结构允许形成在水平和垂直选择线的相交处与垂直柱接触的存储器存储元件。这种构成考虑到具有由水平选择线的边沿的高度和垂直选择柱的宽度所确定的面积的存储器存储元件。因此，存储器存储元件的面积在这种体系结构中可极大地减小，从而在执行隧道结或介质破裂器件的熔断操作时允许更快的存取速度以及更少所需能量。此外，当存储器存储元件采用隧道结在水平和垂直选择线的垂直边沿上形成时，传统的平面隧道结中发现的缺陷的影响极大地减小。通过把存储器驱动和读出选择线分别设置在水平和垂直平面，驱动与读出选择线之间的电容被减小。这种减小的电容允许存储器阵列的更快存取速度。
存储单元的立体存储器阵列将各种半导体器件的任一种用于与用作存储器选择电路的一部分的垂直柱接合的存储和控制元件来创建。三维体系结构的大部分实现将传统半导体设备和硅衬底用作原材料来进行。但是，本发明的半导体器件适用于大范围的半导体器件技术，并且可由各种半导体材料制成。下列说明论述以硅衬底实现的本发明的半导体器件的若干当前优选实施例，因为大部分当前可用的半导体器件均在硅衬底中制作，以及本发明最常见的应用涉及硅衬底。
然而，本发明还可有利地用于砷化镓、锗以及其它半导体材料。因此，本发明不是规定为限制于以硅半导体材料制作的那些器件，而是包括以本领域的技术人员可获得的可用半导体材料和技术的一种或多种来制作的那些器件，例如采用玻璃衬底上的多晶硅的薄膜晶体管(TFT)技术。生产本发明的存储器阵列时有用的其它衬底包括塑料和纤维素材料。
应当注意，附图不是完全按照实际比例的。此外，有源元件的各个部分未按比例绘制。某些尺寸相对其它尺寸被放大，以便提供对本发明的更清晰说明和理解。
另外，虽然本文所述的实施例有时表示为具有深度和宽度的各种区域的二维视图，但应当清楚地理解，这些区域只是对实际上是三维结构的器件的一部分的说明。因此，对实际器件制作时，这些区域将具有三维，包括长度、宽度和深度。此外，虽然本发明通过针对有源器件的优选实施例来说明，但并不表示这些说明是对本发明的范围或适用性的限制。并不是表示本发明的有源器件限制于所述的物理结构。包括这些结构以便说明本发明对于当前优选实施例的实用性和应用。
图1是存储电路30的示意图，其中，多个存储单元22在此处表示为示范的二维4×4布局的阵列中形成。每个存储单元22连接到表示为行的一组字线20(20a-20d)其中之一以及表示为列的一组位线18(18a-18d)其中之一。存储电路30连接到一组外部地址线32和数据线34。地址线32包含编码形式(最好是二进制)的位置，用于选择要寻址的存储单元阵列中的特定存储单元22。字线解码器38解释地址线的某些，以便决定具体选择的存储单元22位于哪一行或字线。通常只有一个字线被选取并驱动到预定电压电平，而其它字线则通常驱动到地电平。地址线32还由列解码器36用于从位线18中选择具体位线，以便通过读出所选存储单元的状态，将所选的具体存储单元与数据线34的至少一个接口以及对所选的具体存储单元解码。存储电路30还包括读/写/擦除电路28，它连接到字线解码器38和列解码器36，以便在各操作期间向所选及取消选定的存储单元22提供适当的电压和定时。应当注意，擦除操作可能不是在所有类型的存储电路30中存在。
图1还说明构成立体存储器阵列的一个实施例的存储单元22的阵列的一个示范组织。在这个实例中，存储单元22的两级(或者两个平面)被形成，一个在另一个之上。各级的存储单元最好与相邻级中的存储单元实质上对齐。第0级(52)包括字线20a和20c。第1级(54)包括字线20b和20d。第0级(52)和第1级(54)形成实质上平行于衬底表面的相应平面。位线18(18a-18d)在垂直于字线和衬底的平面的另一个平面中形成。这样，位线18中的每个相对于‘水平’衬底形成‘垂直’柱。所选取向是为了便于描述本发明，并且一个实施例的实际取向是任意的。用于选择字线和列位线到立体阵列中的组织的其它配置存在，并且仍然符合本发明的精神和范围。
例如，图2是结合本发明的图1的立体存储器阵列的一个示范物理布局。在这里，衬底10、如硅衬底形成平面表面12，其中可结合控制电路，例如图1的列解码器36、字线解码器38以及读/写/擦除电路28。设置在衬底10的平面表面12上的是由存储单元22的阵列组成的第一存储平面14(例如第0级(52))。第一存储平面14具有如图所示由字线20连接的存储单元22的行。设置在第一存储平面14上的是最好与第一存储平面14的存储单元22实质上对齐的存储单元22的第二存储平面16(例如第1级(54))。两个存储平面14、16如图所示采用垂直位线18互连，从而形成立体存储器阵列。为了本公开的目的的立体阵列定义为“具有三维”。阵列的每个实际维的长度也许是不同量，并且三个相等长度的实际立方体可能不会形成。但是，“立体”在本文中用于其另一个含义“具有三维”，来表示存储器阵列的基本盒状结构。实际维长度将根据设计人员对每个平面的存储单元数量以及要层叠的平面数量的选择而有所不同。
通过将垂直柱用于对存储单元22寻址所使用的选择线的至少一个，存储单元22可更紧密地层叠在一起，从而提高体积效率。此外，通过利用创建立体存储器阵列所使用的步骤，可形成简化的存储单元22。存储单元22包括通常可配置为通或断状态或者包含表示通或断状态的电荷的至少一个存储元件。或者，存储单元22还可存储多个状态或者表示多个状态的电荷，使得每个存储单元22存储不止一位信息。
图3是典型存储单元22的框图。存储单元22包括串联在字线20和位线18之间的存储元件24和控制元件26。在这个实施例中，存储元件24最好是反熔断器件，例如可编程隧道结器件。反熔断器件最好是介质破裂型器件或者隧道结器件。但是，存储元件24可以是存储可作为电阻的变化值读出的存储状态的任何器件，但最好是隧道结器件。隧道结可由氧化金属、热生长氧化物或者淀积氧化物或氮化物形成。存储元件也可以可选地采用诸如多晶硅、多晶体、非晶体、微晶、金属丝电子迁移、陷阱感应滞后、铁电电容器、霍耳效应以及多晶硅电阻器之类的半导体材料来实现。存储元件的其它实施例包括隧道磁阻、相变材料或者诸如浮栅之类的电容元件。
控制元件26最好是电流控制器件，它呈现施加到其上的电压与流过其中的电流之间的非线性性质。或者，控制元件26可在例如采用电阻器来实现时具有线性性质。控制元件26最好是由隧道结器件或pn、pin或肖特基二极管组成。可采用的其它二极管包括齐纳二极管、雪崩二极管、隧道二极管以及诸如可控硅整流器之类的四层二极管。或者，控制元件可以是结型场效应或双极晶体管。控制元件26的大小足以传送足够的电流，使得存储元件24的状态可改变。这种大小确定最好是通过使控制元件26的截面面积大于存储元件24的截面面积来实现。控制元件26和存储元件24最好是属于相同的器件类型、例如隧道结器件，但可选地可将不同的器件类型、如二极管和隧道结器件分别用于控制和存储元件。当控制元件26为二极管时，最好是采用掺杂多晶硅、非晶硅或微晶硅来形成。因此，控制元件或者从包括以下各项的组中选择：再结晶半导体，非晶半导体，多晶半导体，结型场效应晶体管，其栅极连接到其源极或漏极的结型场效应晶体管，其栅极连接到其源极或漏极的绝缘栅场效应晶体管，四层二极管，NPN晶体管，以及PNP晶体管。
例如，图4-6是对允许制作立体存储器阵列中使用的存储单元22的几个可能的实施例的说明。
例如，图4说明存储单元22的第一实施例，它将位线18表示为最好是由钨(W)构成的材料的列，最好是在形成控制元件26和存储元件24之后被淀积。这个位线18紧接介电材料的绝缘层(ILD)40来设置。
各种材料可用于ILD 40，并且其中例如包括二氧化硅、氮化硅、氧氮化物和四乙基硅酸盐(TEOS)。ILD可采用若干不同的传统技术来淀积，例如化学汽相淀积(CVD)、大气压CVD、低压CVD、等离子体增强CVD、物理汽相淀积(PVD)和溅射。可采用诸如化学机械抛光(CMP)之类的传统工艺对ILD进行平面化。ILD 40在整个说明中用来表示一层或多层上的介电填充材料。实际的介电材料可由上述材料中的一种或多种组成。
设置在ILD 40上的是字线20，它最好由表示为金属1、例如铝的导电薄膜来构成。字线20经过或者是自氧化或者是热生长的氧化，或者具有淀积的氧化物。氧化物最好在字线20的整个暴露部分、最好是在其整个长度上形成。氧化物的厚度优选为小于100埃，更优选为小于50埃。在氧化物的一部分之上，表示为金属2(最好是铝)的另一种导电薄膜被淀积和形成图案，从而形成控制元件26，即采用金属1和金属2作为其电极的隧道结器件。金属2又称作中间电极42，因为它在电气上在字线20与位线18之间形成。在金属2以及不存在中间电极42的氧化物的若干部分上设置的是另一层ILD 40。在ILD 40中蚀刻通孔，以便定位垂直柱。中间电极42的一部分最好是经过氧化，或者氧化物淀积在它上面以形成存储元件24。最后，钨被淀积以便形成位线18，并且它与氧化物接触以便形成具有作为电极的中间电极42和位线18的存储元件24。
金属1(20)最好具有直接在整个金属1的顶部暴露表面上制作的氧化层(在铝(Al)导体的情况下为氧化铝(Al2O3))。可选地，金属1(20)和金属2(42)由铝、铜或硅化物及其合金构成，但也可采用其它导电金属或半导体。与金属1和金属2接合的氧化层形成控制元件26。氧化层的制作最好是在已经蚀刻金属1之后进行，以便允许对侧壁的覆盖。隧道结控制元件通常由金属/氧化物/金属界面来形成，并且对于一些实施例，可能是优选控制元件。
当采用氧化层来形成时，存储元件24最好采用电子隧穿或者介质破裂动力学。最优选的是，电子隧穿为直接隧穿，从而要求氧化层厚度为最小，例如大约5至大约50埃。这种存储元件24创建具有更好的电流/电压特性的反熔断结构。在氧化层上的低压电势下，例如在存储单元的读取过程中，电流处于低微安或毫微安范围，从而是节省功率的。当反熔断通过在氧化物中创建细丝来编程时，电流处于微安或者低毫安范围。电流电平的这种变化对于检测氧化物是否编程为逻辑0或1状态创建极好的信噪比。虽然这些电流范围是当前可实现的0.18微米几何尺寸的示例，但实际的电流电平将根据所使用的实际工艺几何尺寸来变化。在更高的电压电势上，例如在编程过程中，氧化层因隧穿电流而开始具有更高的电流。这种隧穿电流创建电子流，它局部加热存储元件24、氧化物，并形成通过氧化物的导电丝。当足够的能量施加在氧化物阻挡层上而充分加热熔化部位时，导电丝通过氧化物形成，以及氧化物的状态对于一次可编程结构永久性地改变。可选地，氧化层可经过处理以成为介质击穿器件而不是隧道结器件。
其它状态变化技术可用于存储元件24。例如，存储元件24可以是只读LeComber或硅化物开关，或者是可读/可写相变材料。形成LeComber开关的一种方法是在金属1上淀积非晶本征硅的薄层(在本例中，金属1最好是铬(Cr)层)。然后，另外的金属、如金(Ag)被淀积在非晶本征硅上。在编程之前，LeComber开关用作反向偏置隧道二极管。采用本发明通过非晶硅创建增强的集中电场将使导电通路形成或者允许漂移电导，从而创建反熔断。
可读/可写(或写/擦除/写)状态变化元件的一种优选相变材料是碲化锗(GeTe)，它可通过以适当速率对其加热和冷却从半导电(非晶态)反向改变到金属(或晶体)状态。例如，如果GeTe经过掺杂使它在其半导电状态时为p型，并且淀积在n型半导体层之上，则在GeTe改变为其金属状态的情况下在结上扫过的载流子数量上将看到较大对比。通过采用GeTe或等效相变材料，存储单元能够成为可读/写，例如能够多次写入、擦除、写入。这个功能对于某些应用提高存储单元结构的实用性。其它相变材料可代替GeTe，但仍然符合本发明的精神和范围。其它优选相变材料的一些实例为硫族化物合金，例如：GaSb、InSb、InSe、Sb2Te3、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2以及GeSbTe。
其它反熔断结构是可行的，例如硅化物开关。硅化物开关采用在编程时改变电阻的交替堆叠的硅和过渡金属薄膜来形成。一般来说，硅化物反熔断的编程过程是不可逆的。在写入之前，过渡金属和硅层的堆叠层具有第一电阻。适当的行和列线被选取以便迫使电流经过所选存储单元。经过所选存储单元的电流产生触发及完成硅化反应的焦耳热。通过采用本发明创建的集中电场，电流被集中，因而焦耳热集中在较小区域，从而允许编程在比没有本发明的情况下更少的时间完成。硅化反应使所选存储单元的电阻改变为低得多的值。为了读取所编程的存储单元，小读出电流被提供到所选存储单元，以及所选存储单元上的电压降被读出。一些优选硅化物化合物是Ni2Si、NiSi、NiSi2、Pd2Si、PdSi、Pt2Si和PtSi。具有硅的各种化合物中的其它可能的过渡金属包括Ti、V、Cr、Mn、Fe、Co、Zr、Nb、Mo、Rh、Hf、Ta、W和Ir。
图5是图4所示的一个备选实施例，但它包括围绕中间电极42的至少两条边沿的角形存储元件25。通过围绕中间电极42的至少两条边沿，增强的电场在两条边沿的相交处形成。例如采用用于角形存储元件25的隧道结或介质击穿器件使反熔断短路时，这个增强电场允许更低的编程电压或更低的电流，以得到降低的总功率以及更快的编程时间。在这个实施例中，ILD 40一直设置到邻近且邻接最好由钨(W)制作的位线18的表面。当位线18被淀积时，在角形存储元件25上形成接触表面。通过带有角形存储元件，电压施加到中间电极42与位线18之间时所产生的电场得到增强，从而允许更低的编程电压、更低的编程电流或其组合的形式的更低功率要求。另外，增强的电场提供更快的编程速度。在其它方面，图5中的存储单元的构造与图4所示的相似。
图6是存储单元22的另一个实施例，其中，控制元件26由pn结二极管组成。在这个实施例中，ILD 40设置在表面上，以及第一金属、如铝被淀积且形成图案，从而创建字线20。然后，n硅层44淀积在字线20上。p硅的后续层46则淀积在n硅44上。然后，组合硅被形成图案并蚀刻，从而创建控制元件26。然后，ILD 40淀积或者以其它方式涂敷在p硅层46上。在ILD 40中蚀刻通孔，以便定位垂直位线18。与垂直位线18接合的p硅层46的边沿经过氧化，创建存储元件24的二氧化硅层，它的厚度优选为小于100埃，它的厚度更优选为小于50埃。然后再淀积垂直位线18。存储元件24具有作为电极的p硅层46和位线18以及作为反熔断材料的氧化层。
图7是本发明的一个实施例的一个垂直位线和三个水平字线的剖视图，说明垂直位线如何与传统的平面选择线接合。在这个实施例中，传统的水平列选择线19与表面平行地设置在材料的某个衬底、例如传统加工的半导体晶片上。ILD 40的接合层淀积在水平列选择线19上。垂直位线18紧接ILD 40形成，并接触水平列选择线19。然后，例如图4-6所示或者其它可能的实现中任一个的存储单元22设置在ILD 40上。垂直位线18则在先前的垂直位线18上形成，从而创建垂直柱。第二和第三存储单元22淀积在先前的存储单元22上，以及垂直位线18淀积在先前的垂直位线18上，从而延长垂直柱。
图8和图9说明立体存储器阵列如何根据需要进行扩充以便增加存储器存储元件的数量。图8是立体存储器阵列的组件和层的局部透视图。图9是图8所示的阵列的顶视图。在图8中，衬底表面包括一个或多个水平位线，例如19a和19b，在这里表示存储器阵列的列0和列2。在水平位线19a和19b上是一组或多组存储单元，例如50a和50b。各种水平行线通过各层ILD 40绝缘以免与相邻的水平行线接触。垂直位线18a和18b在相应的水平位线19a和19b上被定位、淀积并与其接触。ILD 40介电层还分隔相邻的垂直位线18a和18b。垂直位线18a-18d接触在中间电极42a-d上形成的氧化层(参见图9)。中间电极通过控制元件、最好是隧道结器件或存储单元22中的二极管与水平行线20a-b分隔开(图9)。
图9还表示附加的一组垂直柱选择线如何设置成靠近第二组存储单元50b以便继续延伸阵列。靠近附加的一组垂直柱的是另一个ILD 40，以便为另一组存储单元提供绝缘。
图10是立体存储器阵列的一个备选实施例，其中，水平字线20a和20b以蛇线方式形成以便创建角形存储元件25a-d。蛇形行线中的这些角度创建增强电场，以便降低对角形存储元件25a-d编程所需的编程功率、电压、电流和时间。
图11是本发明的一个备选实施例的局部剖视图。在这个实施例中，第一组存储单元50a与垂直柱位线18a和18b形成相交点。第二组存储单元50b通过可选层间介质(ILD)与第一组存储单元50a和垂直柱18a、18b绝缘。第二组存储单元50b与垂直柱位线18c和18d形成相交点。垂直柱位线18a和18c与水平位线19a电接触。垂直柱位线18b和18d与水平位线19b电接触。如此图中所示，有三级存储单元22相互垂直堆叠。根据所使用的特定制作过程，可能因先前制作的表面的非平面性而难以保持延伸存储单元22的垂直堆叠层。因此，允许附加高度的一种方式是在所形成的存储单元层上创建ILD层(未示出)。这个ILD层则例如采用CMP或其它已知的平面化技术进行平面化，从而形成在其中设置水平位线19c和19d的新平面衬底。在水平位线19c-d上添加附加的各组存储单元的进一步处理过程允许延长立体存储器阵列的垂直维度。
图12是本发明的一个备选实施例的透视图，它在采用反熔断存储元件时，通过消除用于分隔下一批相邻水平字线与当前组的垂直柱位线的隔离ILD 40来增加体积效率。在这个实施例中，双存储单元23直接设置在两个垂直柱位线18a、18b之间，分别形成存储元件24a和24b。虽然形成两个存储元件，但只有一个存储元件实际上用于存储器阵列。另一个存储元件保留未编程(反熔断的开路)，并且只提供附加的电容负载。因此，超过一个存储元件与特定级上的垂直柱接触，但是，实际上只使用一个存储元件。
图13是图12所示的备选实施例的层叠实现的透视图。在这个实施例中，第一级52设置在水平位线19a和19b上。根据所使用的工艺，第一级52可以可选地设置在衬底的表面，以及水平位线19a和19b(表示为虚线图)可分别接到垂直柱18a和18b上。垂直柱位线18a和18b分别电耦合到水平位线19a、19b并与其接触。第二级存储单元54设置在第一级存储单元52上。第三级存储单元56设置在第二级存储单元54上。垂直柱18a和18b最好是采用钨(W)来形成，但也可采用其它金属导体。存储元件24a和24b表示为接触单个垂直柱，从而共享列选择信号。
图14-16是当垂直柱每层接触超过一个存储单元时所使用的双存储单元23的示范实施例。
例如，图14说明双存储单元23的第一实施例，它将位线18表示为最好是由钨(W)构成的材料的列，最好是在形成控制元件26和存储元件24之后被淀积。位线18紧接介电材料的绝缘层(ILD)40来设置。
各种材料可用于ILD 40，并且其中例如包括二氧化硅、氮化硅、氧氮化物和四乙基硅酸盐(TEOS)。ILD可采用若干不同的传统技术来淀积，例如化学汽相淀积(CVD)、大气压CVD、低压CVD、等离子体增强CVD、物理汽相淀积(PVD)和溅射。可采用诸如化学机械抛光(CMP)之类的传统工艺对ILD进行平面化。ILD 40在整个说明中用来表示一层或多层上的介电填充材料。实际的介电材料可由上述材料中的一种或多种组成。
设置在ILD 40上的是字线20，它最好由表示为金属1、如铝的导电薄膜来构成。字线20经过或者是自氧化或者是热生长的氧化或者淀积。氧化物最好在字线20的整个暴露部分、最好是在其整个长度上形成。氧化物的厚度优选为小于100埃，更优选为小于50埃。在氧化物的一部分之上，表示为金属2(最好是铝)的另一种导电薄膜被淀积和形成图案，从而创建两个绝缘控制元件26，即采用金属1和金属2作为其电极的隧道结器件。金属2又称作中间电极42，因为它在电气上在字线20与位线18之间形成。在金属2以及不存在中间电极42的氧化物的若干部分上设置的是另一层ILD 40。在ILD 40中蚀刻通孔，以便定位垂直柱。中间电极42的一部分最好是经过氧化，或者氧化物淀积在它之上以形成存储元件24。最后，钨被淀积以便形成位线18，并且它与氧化物接触以便形成具有作为电极的中间电极42和位线18的存储元件24。
图15是对图14所示的双存储单元23的一个备选实施例，但它包括围绕中间电极42的至少两条边沿的两个角形存储元件25。通过围绕中间电极42的至少两条边沿，增强的电场在两条边沿的相交处形成。当例如采用用于角形存储元件25的隧道结或介质击穿器件使反熔断短路时，这个增强电场允许更低的编程功率、电压、电流或时间。在这个实施例中，ILD 40一直设置到相邻且邻接最好由钨(W)制作的位线18的表面。当位线18被淀积时，在角形存储元件25上形成接触表面。通过带有角形存储元件，电压施加到中间电极42与位线18之间时所产生的电场得到增强，从而允许更低的编程电压。在其它方面，图15中的存储单元的构造与图14所示的相似。
图16是双存储单元23的另一个实施例，其中，控制元件26由pn结二极管组成。在这个实施例中，ILD 40设置在表面上，以及第一金属、如铝被淀积以及形成图案，从而创建字线20。然后，n硅层44淀积在字线20上。p硅的后续层46则淀积在n硅44上。然后，组合硅被形成图案并蚀刻，从而创建两个控制元件26。然后，ILD 40淀积或者以其它方式涂敷在p硅层46上。在ILD 40中蚀刻通孔，以便定位垂直柱18。与垂直位线18接合的p硅层46的边沿经过氧化，创建存储元件24的二氧化硅层，它的厚度优选为小于100埃，它的厚度更优选为小于50埃。然后再淀积垂直位线18。存储元件24具有作为电极的p硅层46和位线18以及作为反熔断材料的氧化层。
图17是结合图12-13所示的基本双存储单元23的三维存储器阵列的一个实施例的局部剖视图。在这个实施例中，水平位线19a和19b在定义平面的衬底表面中形成。在与衬底的平面平行的平面中形成的存储单元50c-d的集合设置在衬底上。垂直位线18a-18d在与衬底的平面垂直的平面中形成。垂直位线18a-d与存储单元50c-d的相应相邻集合中的存储元件相邻并与其接触。可选地，立体存储器阵列可通过在存储单元集合上添加ILD层(未示出)并对其平面化以形成新的衬底表面来延伸。在这个平面表面上，设置另一组水平位线19c和19d，并通过顶部ILD层的通孔连接到相应的垂直柱18c和18d。存储单元和垂直位线另外的集合则可选地在附加衬底表面上建立。由于没有分隔垂直位线与存储单元的相邻集合，因此各垂直位线每个水平层与两个存储元件接触。
图18是图17所示的一个实施例的顶视图。在这个实施例中，中间电极42c和42d分别接触垂直柱位线18c、18d，形成存储器存储元件24b和24c。另外，由于没有分隔下一组中间电极42a、42b与垂直柱位线18c、18d的ILD 40，因此分别形成第二组存储器存储元件24a、24d。
图19是图18所示的一个备选实施例的顶视图，其中，蛇形水平字线用来增强电场，以便降低实际编程的存储单元的编程功率、电压、电流和时间。通过让两条边沿形成点或角，对于中间电极42(42a-42d)与垂直柱位线18(18a-18d)之间的给定的电压电势，电场被增加。
图20和图21是本发明的备选实施例的透视图。图22是图20和图21所示的备选实施例的局部示意图。在图20的实施例中，不是采用水平位线将位线选择信号路由到垂直柱位线18a和18b，垂直柱位线18a和18b而是分别直接与衬底10接触直接到达控制晶体管60a和60b(图22)。控制晶体管采用传统半导体加工过程在衬底上制作，并且可通过各种技术、如场效应晶体管(FET)来实现。或者，控制晶体管可由诸如二极管61a和61b的其它控制元件取代。控制晶体管或二极管最好实质上设置在垂直柱位线18a-b之下或附近。通过让读出晶体管60a、60b(图22)或二极管61a和61b分别分布在垂直柱位线18a、18b之下，通过降低读出线上的电容负载来实现提高的读出速度。存储单元23a、23b、23c分别在第一级52、第二级54和第三级56中相互层叠。ILD 40设置在最后一级、在本例中为第三级56，从而用作钝化层或者用作在其上建立附加层的平面表面。
图21是一个备选实施例的局部剖视图，其中，立体阵列在不一定是半导体衬底的衬底上形成。在这个实施例中，二极管61a和61b在形成垂直柱18a和18b之后形成。二极管61a和61b最好是采用斜波掺杂硅淀积工艺来制作。在二极管61a和61b形成之后，ILD层(未示出)在淀积水平位线19a、19b之前被淀积在二极管61a与61b之间。二极管61a和61b可电连接到一个或多个垂直柱，从而允许共用二极管。二极管61a和61b最好被适当地确定规格，以便在编程期间提供足够的电流而没有导致故障。
图22表示到字线38和列36解码器(参见图1)的字线和位线的反熔断连接的局部示意图。行a0-2、b0-2和c0-2从字线解码器38(未示出，参见图1)输出，并耦合到双存储单元23a-231。垂直柱位线18a、18b分别连接到例如读出晶体管60a和60b(或者二极管61a和61b)的开关元件，它们经过控制并输入列解码器36。根据耦合到列解码器36的地址线32的输入的内容，读出数据在数据总线34上输出。
图23是本发明的一个备选实施例的截面图，其中，垂直柱选择线18a和18b在一个以上柱中形成，并通过顶部子列连接88和底部子列连接89互连。顶部88和底部89子列驱动连接经由通孔48耦合到垂直柱18a和18b。由于垂直柱18a和18b使柱的相应侧的存储器存储元件24短路，因此一次只能存取每个柱的一个存储元件24。因此，每隔一个柱连接到子列连接线。各存储单元具有与通过中间电极42串联耦合的控制元件26串联的存储元件24。垂直柱18a或垂直柱18b与连接到图1的列解码器36中的读出放大器电路的水平单位线19互连。这个互连通过启用晶体管60a或60b其中之一选择预期垂直柱18a和18b来实现。
图24是结合本发明的至少一个实施例的存储载体70的示范布局。存储载体表示若干传统的标准或专有存储卡格式中任一种，其中例如包括PCMCIA、PC卡、智能存储器、记忆棒、数字胶片、ATA和小型闪卡等。存储载体包括机械接口72，它提供与所实现的存储载体标准的类型的特定连接器的机械和电接触。可选电气接口74进行与机械连接器72上的电触点的电耦合，并提供适当的安全性、地址解码、电压转换、写保护或者与结合了本发明的至少一个存储器阵列的一组存储IC 80的其它典型的接口功能。载体76、例如印刷电路板或陶瓷衬底通常用于在物理上支撑存储IC 80、电气接口74以及机械接口72。本领域的技术人员会理解，部分电气设备可能结合电气器接口的功能性，从而消除在存储载体70中对它的需要。存储IC 80的集合可包括一个或多个器件。此外，可能存在不止一种类型的存储器阵列，例如存储IC 80的OTP存储IC和可读/写存储IC。
图25是结合本发明的至少一个实施例的电子设备、在本例中为计算机系统90的框图。具体地对于计算机系统，如图所示的若干不同的电气设备可结合到封装中。在这里，微处理器92耦合到用于保存计算机可执行指令和/或用户数据的存储电路94。示范存储电路94其中例如包括BIOS存储器、DRAM存储器、ROM以及各级内部或外部高速缓冲存储器。微处理器92还连接到存储装置96，例如硬盘驱动器、软盘驱动器、CD/DVD驱动器、磁带驱动器或者结合了采用本发明的半导体存储IC的其它大容量存储装置。例如，微处理器92可在其内部高速缓冲存储器中包括三维存储器体系结构。存储器94还可在其存储IC中包括三维存储器体系结构，例如在BIOS或者诸如DRAM和ROM电路等的其它系统存储区中。微处理器92还连接到也可结合采用本发明的存储IC的显示装置98。因此，在电气设备中，可存在本发明的一种或多种实现，从而证明本发明改进现有电气设备的广泛适用性。
例如，图26是将存储器94、如第1级和/或第2级高速缓存与微处理器92结合的嵌入式立体存储器阵列100的一个示范实施例。嵌入式立体存储器阵列100在微处理器92的芯片上制成，从而允许更小的管芯面积大小。微处理器92形成水平衬底表面。存储器94最好是由存储单元22或23的一个或多个垂直层(未示出)来建立，从而形成嵌入式立体存储器阵列100。存储单元22或23通过第一和第二组选择线互连。选择线的至少一个在嵌入式立体存储器阵列100中形成为垂直柱。选择线的集合电连接到在微处理器92的管芯上形成的选择电路。微处理器92例如采用接合线97或TAB电路技术电连接到封装95。在微处理器连接到封装95之后，它被封装(未示出)以便提供对于杂质和操纵的防护。虽然嵌入式存储器阵列100表示为设置在微处理器集成电路上，但本领域的技术人员会理解，采用存储电路的任何集成电路可替代微处理器92。一个实例是图形显示控制器。
图27是用来实现本发明的各种实施例的基本步骤的示范流程图。在步骤62，一组字线的阵列在实质上与衬底或其它平面表面平行的平面中形成。在步骤64，一组位线的阵列在实质上与该平面或字线或者衬底表面垂直形成。通过形成垂直于衬底的平面、因而垂直于字线的位线，一组垂直柱位线被创建。在步骤66，存储单元阵列最好是在每个相应的字线与每个位线之间形成，但是，如果那些地址单元预计是不可编程的，则字线和位线的一些相交处可能不包含存储单元。
图28是创建结合本发明的存储单元的基本步骤的示范流程图。在步骤82，绝缘体、如ILD 40涂敷到最好是实质上平面的衬底表面上。在步骤83，第一导体涂敷到与衬底平行的平面，从而形成字线。在步骤84，控制元件在第一导体上创建，例如隧道结器件或二极管。在步骤85，与第一导体的平面垂直的第二导体涂敷到已加工的衬底表面。在步骤86，存储器存储元件在第二导体与控制元件之间创建。存储器存储元件最好是隧道结反熔断器件，但也可采用其它存储器存储元件，并且仍然落入本发明的范围和精神之内。
虽然参照以上优选实施例和备选实施例对本发明进行了具体说明和描述，但本领域的技术人员会理解，可对其进行许多变更，而没有背离以下权利要求定义的本发明的精神和范围。本发明的描述应当理解为包括本文所述元件的全部新颖和不明显的组合，以及权利要求书可在本申请或将来的申请中适合于这些元件的任何新颖和不明显的组合。上述实施例是说明性的，但并非单个功能或元件是本申请或将来的申请中所要求其权益的全部可能组合必不可少的。在权利要求书所述的其等效的“一个”或“第一”元件中，这些权利要求应当理解为包括一个或多个这些元件的结合，不要求也不排除两个或两个以上这类元件。

Claims (20)

1.一种立体存储器阵列，包括：
具有平面表面(12)的衬底(10)；
组织成与所述平面表面(12)平行的一个以上平面(14，16)的多个第一选择线(20)；
多个第二选择线(18)，在垂直于所述衬底(10)的所述平面表面(12)设置的柱中形成；以及
多个存储单元(22)，分别耦合到所述多个第一(20)以及多个第二(18)选择线。
2.如权利要求1所述的立体存储器阵列，其特征在于，所述存储单元(22)中的至少一个包括与存储器存储元件(24)串联的控制元件(26)。
3.如权利要求2所述的立体存储器阵列，其特征在于，所述存储器存储元件(24)沿所述柱(18)之一的边沿形成。
4.如权利要求2所述的立体存储器阵列，其特征在于，所述存储器存储元件(24)是反熔断器件。
5.如权利要求2所述的立体存储器阵列，其特征在于，所述存储器存储元件(24)包括写/擦除/写或者可重写相变材料。
6.如权利要求2所述的立体存储器阵列，其特征在于，所述控制元件(26)沿所述第一选择线(20)之一的边沿形成。
7.如权利要求6所述的立体存储器阵列，其特征在于，所述控制元件(26)沿着形成点、从而在编程期间增强电场的所述第一选择线(20)的至少两条边沿形成。
8.如权利要求6所述的立体存储器阵列，其特征在于，所述第一选择线(20)为蛇形的。
9.如权利要求2所述的立体存储器阵列，其特征在于，所述控制元件(26)为隧道结器件。
10.如权利要求1所述的立体存储器阵列，其特征在于，还包括在所述衬底中电连接到至少一个柱(18)并且实质上设置在所述相应柱之下的开关元件(60，61)。
11.一种制作存储电路的方法，包括以下步骤：
在实质上与衬底(10)平行的平面(14，16)中形成(62)第一选择线(20)的阵列；
形成(64)垂直于所述第一选择线的平面的第二选择线(18)的阵列；以及
形成(66)存储单元(22)的阵列，每个存储单元分别耦合到相应的第一和第二选择线。
12.如权利要求11所述的方法，其特征在于，形成存储单元的阵列的所述步骤还包括使存储器存储器件(22)接触所述第二选择线(18)之一的步骤。
13.如权利要求11所述的方法，其特征在于，形成存储单元的阵列的所述步骤还包括形成隧道结器件的步骤。
14.如权利要求11所述的方法，其特征在于，形成存储单元的阵列的所述步骤还包括制作掺杂半导体材料的控制元件(26)。
15.如权利要求11所述的方法，其特征在于，形成垂直于所述第一选择线(20)的平面的第二选择线(18)的所述步骤还包括在相交的至少两个边沿中接触所述存储单元(22)。
16.如权利要求11所述的方法，其特征在于，还包括在所述衬底中制作晶体管(60)的步骤，所述晶体管实质上设置成邻近于并且耦合到所述形成的第二选择线(18)的阵列中的至少一个第二选择线。
17.一种制作存储电路的方法，包括以下步骤：
将绝缘体(40)涂敷(82)到衬底(10)上；
将一组第一导体(20)涂敷(83)到平行于所述衬底(10)的一个或多个平面(14，16)；
在相应的第一导体(20)上制作(84)一组控制元件(26)；
涂敷(85)垂直于所述第一导体(20)的平面的第二导体(18)；以及
在所述第二导体(18)与相应的控制元件(26)之间制作(86)一组存储器存储元件(24)。
18.一种制作N级存储电路的方法，包括N次重复权利要求17所述的步骤。
19.如权利要求17所述的方法，其特征在于，制作一组控制元件(26)的所述步骤还包括以下步骤：
氧化所述一组第一导体(18)；以及
将一组形成图案的第三导体(42)涂敷到所述氧化的这组第一导体(18)上。
20.如权利要求17所述的方法，其特征在于，制作一组存储器存储元件(24)的所述步骤还包括氧化所述这组形成图案的第三导体(42)的步骤。
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