CN104978990A - 紧凑型三维存储器 - Google Patents

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Abstract

本发明提出一种紧凑型三维存储器（3D-MC）。通过在地址线上形成简易开关器件，接触通道孔可以被同一存储层中、或者不同存储层中的地址线共享。这使接触通道孔变得更稀疏，以实现稀疏通道孔。稀疏通道孔对三维集成电路（3D-IC）的实现有重要意义。

Description

紧凑型三维存储器
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及三维存储器（3D-M）。
背景技术
三维存储器（3D-M）是一种单体（monolithic）半导体存储器，它含有多个相互堆叠的存储元（也被称为存储器件）。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于其编程机制，3D-M可以含有memristor、resistive random-access memory（RRAM或ReRAM）、phase-change memory（PCM）、programmable metallization memory（PMM）、或conductive-bridging random-access memory（CBRAM）等。
美国专利5,835,396披露了一种3D-M（3D-ROM）（图1A）。它含有一半导体衬底0以及位于其上的衬底电路0K。一层平面化的绝缘介质0d覆盖衬底电路0K。在绝缘介质层0d之上形成第一存储层10，接着在第一存储层10之上形成第二存储层20 。衬底电路0K含有分别为第一和第二存储层10、20服务的第一和第二解码器14、24。每个存储层（如10、20）含有多条顶地址线（即y地址线，如12a-12d、22a-22d）、多条底地址线（即x地址线，如11a、21a）和多个位于顶地址线和底地址线交叉处的存储器件（如1aa-1ad、2aa-2ad）。
图1A中的结构是3D-M存储块100的一部分。存储块100是3D-M芯片的基本构件，在其最高存储层200中，所有的地址线21a、22a-22d均是连续的，并在存储块100的边缘或接近存储块100的边缘处截止。存储块100中每个存储层（如20）的存储器件（如2aa-2ad）组成一个存储阵列（如200A）。一个3D-M芯片含有多个存储块（如100）。
存储层10、20分别通过接触通道孔13a、23a与衬底电路0K耦合。接触通道孔一般说来是交错布置的（图1B）。具体说来，x地址线11a、11c的接触通道孔13a、13c形成在右边（+x方向），而它们相邻x地址线11b、11d的接触通道孔13b、13d则形成在左边（-x方向）（未画出）。通过交错布置可以将接触通道孔的周期（pitch）pc放宽到地址线周期p的两倍（pc=2p）。这里，周期是指两个相邻接触通道孔（或两条地址线）中心之间的距离。在多数情况下，地址线周期p是地址线线宽f的两倍（p=2f）。很明显，接触通道孔的尺寸dc和间距gc是x地址线线宽f的两倍（dc=2f、gc=2f）（图1C）。即使这样，由于现有技术可以将地址线线宽f做到最小光刻尺寸F的一半（f=F/2），接触通道孔的尺寸及间隔仍等于最小光刻尺寸F（dc=F、gc=F）。这样，接触通道孔需要高分辨率（F节点）掩膜版，进而导致较高的制造工艺成本。
在本说明书中，一个存储层的所有接触通道孔组成一组接触通道孔（即基础通道孔组）（图1E）。例如，存储层10的所有接触通道孔（如13a-13z）组成第一接触通道孔组13，存储层20的所有接触通道孔（如23a-23z）组成第二接触通道孔组23。由于每个存储层都需要有它自己的接触通道孔组（图1A），一个含有多个存储层的3D-M需要多组接触通道孔，这会进一步增加制造工艺成本。
存储器件是一位于顶地址线和底地址线交叉处的二端口器件。相应地，存储阵列100A是一个交叉阵列（图1D）。存储器件1aa的符号表示它含有一可编程膜和一二极管。可编程膜的状态可以在制造过程中或制造完成后改变。注意到，可编程膜和二极管可以合并成一层膜（参见美国专利8,071,972）。
在本说明书中，二极管泛指任何具有如下特征的二端口器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管在美国专利5,835,396中又被称为准导通膜。二极管的例子包括半导体二极管（如p-i-n硅二极管等，参见Crowley等著《512Mb PROM with 8 Layers of Antifuse/Diode Cells》，2003年国际固态电路会议，图16.4.1）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等，参见Chevallier等著《A 0.13um 64Mb Multi-Layered Conductive Metal-Oxide Memory》，2010年国际固态电路会议，图14.3.1）等。
根据上述定义，二极管可以在两个方向都导电，只要其电阻在所加电压增加到读电压的过程中迅速下降即可。例如说，虽然Chevallier报道的金属氧化膜具有基本对称的I-V特性，由于其I-V特性是指数型的，该金属氧化膜仍然被认为是二极管。
由于接触通道孔的间距很小（gc=2f），接触通道孔（如13a、13c、13e）为密集通道孔。它们组成了一道难以穿越的栅栏，衬底电路0K的互连线不能穿过其间隔04g（图1C）。这对衬底电路0K的布线造成诸多限制。由于密集通道孔将第一和第二解码器14 & 24完全隔离，第二解码器24不能与第一解码器14共享任何组件，它必须是一个完整的解码器（图1E）。这要求存储层20的x地址线21a延伸很长距离Lpx以达到接触通道孔23a（图1A）。长Lpx将减少阵列效率、降低存储密度。有关Lpx的细节在下面两段中进一步披露。
x地址线的延伸距离Lpx又被称为x周边长度Lpx，它定义为x地址线21a从存储阵列200A的最后一个存储器件2ad到接触通道孔23a（或者x地址线21a边缘）的长度（图1A）。由于最高存储层20具有最长的地址线并决定了存储块100的尺寸（footprint），Lpx仅需在最高存储层20中定义。y周边长度Lpy也能类似定义。对于一个含有N*N的存储阵列200A来说，x地址线21a的有效长度Lm（即用于存储的地址线长度）是N*p，而其总长度是Lt=N*p+2Lpx。相应地， x效率Ex（即x地址线21a总长度中用于存储的百分比）为：Ex=Lm/Lt=(1+2Lpx/N/p)-1。阵列效率EA（即整个存储阵列200A中用于存储的百分比）为：EA=Ex*Ey= (1+2Lpx/N/p) -1 (1+2Lpy/N/p) -1。
为了在接触通道孔13a和23a之间容纳解码器24，存储层20中的x地址线21a必须在x方向上延伸至少解码器24的宽度WD，即Lpx>WD（图1A和图1E）。y地址线22a也需要类似的延伸。长Lpx和长Lpy将极大地增加存储阵列的尺寸，减少阵列效率并降低存储密度。
除了导致上述缺陷以外，密集通道孔还给三维集成电路（3D-IC）的实现带来很多困难。当晶体管的线宽接近其物理极限时，3D-IC是常规二维集成电路（2D-IC）的自然延伸。由于3D-M的存储层不占用衬底面积、其衬底可以用来形成诸如处理器之类的电路组件，3D-M最适合实现3D-IC，如基于3D-M的微系统芯片（SoC）。但是，由于密集通道孔将衬底割离成多个隔离区域，衬底电路的布线变得非常困难。
发明内容
本发明的主要目的是降低三维存储器（3D-M）的成本。
本发明的另一目的是增加3D-M衬底电路的设计灵活性。
本发明的另一目的是帮助实现三维集成电路（3D-IC）。
本发明的另一目的是帮助实现基于3D-M的微系统芯片（SoC）。
本发明的另一目的是简化3D-M解码器的设计。
本发明的另一目的是提高3D-M的阵列效率。
本发明的另一目的是提高3D-M的存储密度。
为了实现这些以及别的目的，本发明提出一种紧凑型三维存储器（3D-MC）。在存储层中形成简易开关器件，使之成为存储阵列解码器中的一级（简称为一解码级）。当该解码级是层内解码级时，同一存储层中的地址线可以共享同一接触通道孔；当该解码级是层间解码级时，不同存储层中的地址线可以共享同一接触通道孔。共享可以增加接触通道孔的尺寸和间距，这时的接触通道孔为稀疏通道孔（相对于现有技术）。稀疏通道孔能减少接触通道孔的组数（作为一个极端例子，所有8个存储层可共享一组接触通道孔），降低制造工艺成本。此外，由于稀疏通道孔允许互连线通过，不同存储层的解码器可以实现共享。这能缩短周边长度Lpx、Lpy，提高阵列效率（可高达~95%）,并增加存储密度。更重要的是，稀疏通道孔使3D-M与衬底电路组件（如处理器）之间的集成成为可能，这对三维集成电路（3D-IC）—例如说，基于3D-M的微系统芯片（SoC）—的实现有极其重要的意义。
每个开关器件形成在控制线和地址线（如x地址线）的交叉处，它位于存储器件和接触通道孔之间。开关器件一般说来是一个三端口器件，如MOSFET晶体管或JFET。它有两种模式：导通模式和阻挡模式。在导通模式，开关器件接通并允许电流在地址线中流过；在阻挡模式，开关器件打开并阻挡电流在地址线中流过。
为了避免引入多余的工艺步骤，开关器件最好具有非常简单的结构（即简易开关器件）。实现简易开关器件的关键是在控制线下方的地址线中形成一半导体段。在第一实施例中，地址线含有重掺杂的半导体材料。在地址线位于开关器件内的部分，通过反向掺杂使它变成半导体材料。在第二实施例中，地址线含有一低层半导体薄膜和一个高层导体薄膜。在地址线位于开关器件内的部分，刻蚀掉高层导体薄膜，只留下了低层半导体薄膜。在第三实施例中，地址线含有金属材料。在地址线位于开关器件内的部分，刻蚀掉金属材料，并填以半导体材料。
相应地，本发明提出一种含有至少一堆叠在一半导体衬底上第一存储层的紧凑型三维存储器（3D-MC），该第一存储层的特征在于包括：一连续且导电的第一x地址线(11a)；一将该第一x地址线(11a)与该半导体衬底(0)耦合的接触通道孔(13ac或5a)；一连续且导电的y地址线(12a)，一第一存储器件(1aa)形成在该y地址线(12a)与该第一x地址线(11a)的交叉处；一连续且导电的第一控制线(17a)，一第一开关器件(3aa)形成在该第一控制线(17a)与该第一x地址线(11a)的交叉处，并介于该第一存储器件(1aa)和该接触通道孔(13ac或5a)之间；该第一开关器件(3aa)在第一模式下阻挡该第一x地址线(11a)中的电流流动，在第二模式下允许该第一x地址线(11a)中的电流流动。
附图说明
图1A是一种现有技术中三维存储器（3D-M）的截面图；图1B是存储层10的顶视图；图1C是图1B中结构沿AA’的截面图；图1D是存储层10的电路图；图1E是衬底电路0K的电路框图，它包括存储层10、20的解码器14、24。
图2A是第一种紧凑型三维存储器（3D-MC）中存储层10的电路图，它包括一层内解码级；图2B是其衬底电路0K的电路框图；图2C是该3D-MC的截面图；图2D是存储层10的顶视图；图2E是图2D中结构沿BB’的截面图。
图3A是第二种3D-MC的截面图，它包括一层间解码级；图3B是存储层10的顶视图；图3C是其存储层10的电路图；图3D是其存储层20的电路图。
图4A是第三种3D-MC的截面图，它包括一共享解码级；图4B是其存储层10、20的电路图。
图5是第一种MOSFET型开关器件3aa和一存储器件1aa的截面图。
图6A和图6B描述两种形成第一种MOSFET型开关器件3aa的方法。
图7是第二种MOSFET型开关器件3aa和一存储器件1aa的截面图。
图8A-图8D描述形成第二种MOSFET型开关器件3aa的四个步骤。
图9是第三种MOSFET型开关器件3aa和一存储器件1aa的截面图。
图10A-图10C描述形成第三种MOSFET型开关器件3aa的三个步骤。
图11A是第一种JFET型开关器件3aa的截面图；图11B描述形成该种JFET型开关器件的方法。
图12A是第二种JFET型开关器件3aa的截面图；图12B描述形成该种JFET型开关器件的方法。
图13A是第三种JFET型开关器件3aa的截面图；图13B描述形成该种JFET型开关器件的方法。
图14A-图14C是三种MOSFET型开关器件和4个3D-MPROM存储器件的截面图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。x（如x地址线）和y（如y地址线）仅表示相对方向：x地址线和y地址线仅表示这两条地址线方向不同。
具体实施方式
图2A-图2E描述了第一种紧凑型三维存储器（3D-MC），它包括一层内解码级。该3D-MC含有两个堆叠在衬底0上的存储层10、20（图2C）。存储层10含有存储阵列100A和层内解码级100P（参见图2A中的电路图和图2D的顶视图）。存储阵列100A含有多条x地址线11a-11h、多条y地址线12a-12d、以及多个存储器件1aa-1ad（图2A）。层内解码级100P从同一存储层的两条地址线中选择一条地址线。它含有两条控制线17a、17b及多个简易开关器件3aa、3cb、3ea、3gb等。开关器件3aa形成在控制线17a和x地址线11a的交叉处、并介于存储器件1aa-1ad与接触通道孔13a之间（图2D）。开关器件3aa一般说来是一个三端口器件，如MOSFET晶体管或JFET。它有两种模式：导通模式和阻挡模式。在导通模式，开关器件3aa接通并允许电流在x地址线11a中流过；在阻挡模式，开关器件3aa打开并阻挡电流在x地址线11a中流过。
存储层10中x地址线被分为数对，每对x地址线在层内解码级100P的帮助下共享同一接触通道孔（即与同一接触通道孔耦合，图2A和图2D）。例如，x地址线11a、11c组成的第一x地址线对共享第一接触通道孔13ac；x地址线11e、11g组成的第二x地址线对共享第二接触通道孔13eg。基于控制线17a、17b上的电压，接触通道孔13ac可选择与x地址线11a或11c耦合。例如，当控制线17a上的电压接通开关器件3aa、控制线17b上的电压打开开关器件3cb时，接触通道孔13ac与x地址线11a耦合；当控制线17a上的电压打开开关器件3aa、控制线17b上的电压接通开关器件3cb时，接触通道孔13ac与x地址线11c耦合。接触通道孔的共享使其尺寸Dc和间距Gc加倍（Dc=4f=2p，Gc=4f=2p）（图2D），并降低它们的制造工艺成本。
在控制线17a、17b与x地址线11a的两个交叉处，只在17a和11a交叉处形成了开关器件3aa。对于在17b和11a交叉处的器件3ab，虽然它看起来像一个存储器件（图2C），但控制线17b上的电压一般将其反向偏压，它既不具有开关功能，也不具有存储功能（图2A）。在该交叉处3ab，控制线17b和x地址线11a相互隔离。
衬底电路0K含有存储层10、20的共同解码器06（图2B）。它与存储层10的接触通道孔13ac、13eg以及存储层20的接触通道孔23ac、23eg耦合。注意到，将接触通道孔23ac（或23eg）与共同解码器06耦合的互连线06i必须通过接触通道孔13ac、13eg之间的间隙06G（图2B和图2E）。现有技术由于接触通道孔13a、13c之间的间距gc（=1p）过小，共同解码器06无法实现，每个存储层（如10）必须使用单独的解码器（如24）（图1C和图1E）。随着间距Gc（=2p）加大，将接触通道孔23ac与共同解码器06耦合的互连线06i可以通过接触通道孔13ac、13eg之间的间隙06G（图2E）。因此，大部分解码器24可以移到接触通道孔组13的另外一边，并与存储层10的解码器14共享。与图1A比较，图2C中x周边长度Lpx减少了很多，故存储块100具有更高的阵列效率。
图3A-图3D表示第二种3D-MC，它包括一层间解码级。该3D-MC含有两个堆叠在衬底0上的存储层10、20（图3A）。存储层10含有存储阵列100A和层间解码级的第一部分110P（图3B和图3C）。存储阵列100A含有多条x地址线11a-11h、多条y地址线12a-12d、以及多个存储器件1aa-1ad（图2A）。层间解码级从不同存储层的两条地址线中选择一条地址线。该第一部分110P含有控制线17及多个简易开关器件3a、3c等。开关器件3a形成在控制线17和x地址线11a的交叉处，并介于存储器件1aa-1ad与接触通道孔5a之间（图3A）。开关器件3a一般说来是一个三端口器件，如MOSFET晶体管或JFET。它有两种模式：导通模式和阻挡模式。这些模式由控制线17上的电压来控制。
存储层20含有存储阵列200A和层间解码级的第二部分210P（图3D）。该第二部分210P含有控制线27及多个简易开关器件4a、4c等。每个开关器件（如4a）形成在控制线27和地址线21a的交叉处，并介于存储器件2aa-2ad与接触通道孔5a之间（图3A）。开关器件4a一般说来是一个三端口器件，如MOSFET晶体管或JFET。它有两种模式：导通模式和阻挡模式。这些模式由控制线27上的电压来控制。
在层间解码级的帮助下，存储层10、20可以共享同一接触通道孔组。具体说来，不同存储层10、20中的x地址线被分为数对，每对x地址线共享同一接触通道孔，即与同一接触通道孔耦合（图3A）。例如，x地址线11a、21a组成的第一x地址线对，并共享第一接触通道孔5a；x地址线11c、21c组成的第二x地址线对，并共享第二接触通道孔5c（图3C和图3D）。基于控制线17、27上的电压，接触通道孔5a可选择与x地址线11a或21a耦合。例如，当控制线17上的电压接通开关器件3a、控制线27上的电压打开开关器件4a时，接触通道孔5a与存储层10中的x地址线11a耦合；当控制线17上的电压打开开关器件3a、控制线27上的电压接通开关器件4a时，接触通道孔5a与存储层20中的x地址线21a耦合。存储层10、20共享衬底电路0K中的共同解码器08。由于图3A中的周边长度Lpx比图1A中的减少了很多，存储块100具有更高的阵列效率。
存储层共享接触通道孔可以极大地简化3D-MC的制造工艺。在图1A的现有技术中，由于每个存储层均有其各自的接触通道孔，它需要形成很多组接触通道孔。在图3A中的实施例中，所有的存储层（如所有8个存储层）可共享同一组接触通道孔。该组接触通道孔可以在所有存储层（10和20）形成后一次形成，故能降低制造工艺成本。具体说来，当所有存储层（10和20）形成后，在紧贴x地址线（11a和21a）的末端打一接触孔，并填以导体材料。这样，可以实现对所有存储层中x地址线的同时电接触。
图4A和图4B表示第三种3D-MC，它包括一共享解码级。该3D-MC含有两个堆叠在衬底0上的存储层10、20（图4A）。这些存储层10、20是交错的，即它们共享y地址线12a-12d。存储层10含有多个存储器件1aa-1ad；存储层20含有多个存储器件2aa-2ad（图4B）。在存储层10、20之间形成共享解码级120P，它既是层内解码级、也是层间解码级。共享解码级120P含有两条控制线17x、17y及多个简易开关器件3ax、4ay等。开关器件3ax形成在控制线17x和x地址线11a的交叉处，并介于存储器件1aa-1ad与接触通道孔5a之间；开关器件4ay形成在控制线17y和x地址线21a的交叉处，并介于存储器件2aa-2ad与接触通道孔5a之间。开关器件3ax、4ay一般说来是一个三端口器件，如MOSFET晶体管或JFET。基于控制线17x、17y上的电压，接触通道孔5a与存储层10上的x地址线11a或存储层20上的x地址线耦合。
将图2A-图4B中的各种设计结合起来，可以实现一具有超高阵列效率的3D-MC。以一含有8个交错存储层的3D-MC（含有5层x地址线和4层y地址线）为例。沿+x方向，该3D-MC含有7条控制线，包括2条层内解码级的控制线和5条层间解码级的控制线。每个接触通道孔被10条x地址线（5层x地址线，每层包括2条x地址线）共享。因此，x周边长度为Lpx=7PL+Pc=18p，其中，PL是控制线的周期（PL=2p，参见图4A）；Pc是接触通道孔的周期（Pc=4p，参见图2D）。假设阵列大小为1000*1000（即N=1000），x效率Ex=1/(1+2*18p/1000p) ≈96.4%。沿+y方向，该3D-MC含有2条层内解码级的控制线，y周边长度为Lpy=2PL+Pc=8p，y效率Ey=1/(1+2*8p/1000p) ≈98.4%。阵列效率为EA=Ex*Ey≈95%。
在3D-MC中，开关器件可以是MOSFET（图5-图10C）或JFET（图11A-图13B）。为了实现简易开关器件，地址线需要重新设计。在图5-图6B及图11A-图11B的实施例中，地址线含有重掺杂的半导体材料。在开关器件的地址线部分，通过反向掺杂使它变成半导体材料。在图7-图8D及图12A-图12B的实施例中，地址线含有一低层半导体薄膜和一个高层导体薄膜。在开关器件的地址线部分，高层导体薄膜被刻蚀掉，只留下了低层半导体薄膜。在图9-图10C及图13A-图13B的实施例中，地址线含有金属材料。在开关器件的地址线部分，金属材料被刻蚀掉，并填以半导体材料。
图5是第一种MOSFET型开关器件3aa和存储器件1aa的截面图。存储器件1aa含有顶电极120、存储膜130和底电极110。顶电极120是y地址线12a的一部分。存储膜130含有可编程膜和二极管膜：可编程膜的状态可以在制造过程中或制造完成后改变；二极管膜具有如下I-V特征：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。底电极110是x地址线11a的一部分，它含有重掺杂的半导体材料，具有良好的导电性。
简易开关器件3aa含有顶电极120、中间膜180和调制膜160。顶电极120与存储器件1aa的顶电极120相同，它是控制线17a的一部分。中间膜180可以含与存储器件1aa的存储膜130相同的材料。由于控制线17a上的电压一般将中间膜180反向偏压，中间膜180将顶电极120和调制膜160电隔离。调制膜160虽然是x地址线的一部分，它由于反向掺杂变成半导体材料。例如说，存储器件1aa的底电极110是重掺杂n型半导体材料，开关器件3aa的调制膜160被反向掺杂成为低掺杂n型半导体材料。相应地，开关器件3aa是一个耗尽型MOSFET。如果在控制线17a上加上足够大的负电压，调制膜160会阻挡x地址线11a中电流。
图6A和图6B描述两种形成第一种MOSFET型开关器件3aa的方法。在图6A的实施例中，首先形成底电极110，然后在光刻胶150中形成孔165，并对该孔165下方的底电极110进行反向掺杂。去掉光刻胶150后，在底电极110上形成存储膜130和中间膜180。刻蚀存储膜130和底电极110以形成x地址线11a，再形成顶电极120并定义y地址线12a和控制线17a。在该实施例中，每个存储层都需要进行一次反向掺杂（图6A）。为了降低制造工艺成本，可以在所有存储层10、20都形成了之后进行反向掺杂（图6B）。
图7是第二种MOSFET型开关器件3aa和存储器件1aa的截面图。与图5类似，存储器件1aa含有顶电极120、存储膜130和底电极110。简易开关器件3aa含有顶电极120、中间膜180和调制膜160。与图5不同的是，存储器件1aa的地址线110含有一低层半导体薄膜116和一个高层导体薄膜112；开关器件3aa的调制膜160只含有低层半导体薄膜116。相应地，开关器件3aa是一个耗尽型MOSFET。如果在控制线17a上加上足够大的负电压，调制膜160会阻挡x地址线11a中电流。
图8A-图8D描述形成第二种MOSFET型开关器件3aa的四个步骤。首先形成低层半导体薄膜116和一个高层导体薄膜112（图8A），然后在开关器件3aa的位置165处除去高层导体薄膜112（图8B），之后形成存储膜130并定义x地址线11a（图8C）。最后，形成顶电极120并定义y地址线12a和控制线17a（图8D）。
图9是第三种MOSFET型开关器件3aa和存储器件1aa的截面图。与图5类似，存储器件1aa含有顶电极120、存储膜130和底电极110。简易开关器件3aa含有顶电极120、中间膜180和调制膜160。与图5不同的是，底电极110含有金属材料，而开关器件3aa的调制膜160含有半导体材料。相应地，开关器件3aa是一个耗尽型MOSFET。如果在控制线17a上加上足够大的负电压，调制膜160会阻挡x地址线11a中电流。
图10A-图10C描述形成第三种MOSFET型开关器件3aa的三个步骤。首先形成底电极110，然后在开关器件3aa的位置处除去底电极110以形成孔165（图10A），之后用半导体材料将孔165填满，并平面化（图10B）。然后形成存储膜130并定义x地址线11a。最后，形成顶电极120并定义y地址线12a和控制线17a（图10C）。
图11A和图11B表示第一种JFET型开关器件3aa。与图5比较，开关器件3aa不含有中间膜180（图11A）。因此，顶电极120和调制膜160形成一肖特基二极管（或P-N二极管），开关器件3aa是JFET。其制造工艺与图6A-图6B类似，它们之间的区别是底电极110和存储膜130形成在光刻胶150之前，且在孔165中除去了存储膜130（图11B）。
图12A和图12B表示第二种JFET型开关器件3aa。与图7比较，开关器件3aa不含有中间膜180（图12A）。因此，顶电极120和调制膜160形成一肖特基二极管（或P-N二极管），开关器件3aa是JFET。其制造工艺与图8A-图8D类似，它们之间的区别是存储膜130与高层导体薄膜112同时形成，且在孔165中除去了存储膜130和高层导体薄膜112（图12B）。
图13A和图13B表示第三种JFET型开关器件3aa。与图9比较，开关器件3aa不含有中间膜180（图13A）。因此，顶电极120和调制膜160形成一肖特基二极管（或P-N二极管），开关器件3aa是JFET。其制造工艺与图10A-图10C类似，它们之间的区别是存储膜130与底电极110同时形成，在孔165中除去了存储膜130和底电极110，且调制膜160与存储膜130一起被平面化（图13B）。
图14A-图14C是三种MOSFET型开关器件3aa和4个3D-MPROM存储器件12a-12d的截面图。图14A中的开关器件3aa与图5中的类似；图14B中的开关器件3aa与图7中的类似；图14C中的开关器件3aa与图9中的类似。与3D-EPROM不同，代表不同数字信息的3D-MPROM存储器件12a-12d具有不同的存储膜。例如说，在一个2位元3D-MPROM（即一个存储器件存储2个数字位）中，代表“00”的存储器件12a具有最薄的存储膜130a；代表“01”的存储器件12b具有次薄的存储膜130b；代表“10”的存储器件12c具有第三薄的存储膜130c；代表“11”的存储器件12d具有最厚的存储膜130d。为了能够有效地阻挡x地址线11a中的电流，开关器件3aa的中间膜180最好使用最薄的存储膜130a（图14A-图14C）。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种含有至少一堆叠在一半导体衬底(0)上第一存储层(10)的紧凑型三维存储器（3D-MC），该第一存储层的特征在于含有：
一连续且导电的第一x地址线(11a)；
一将该第一x地址线(11a)与该半导体衬底(0)耦合的接触通道孔(13ac或5a)；
一连续且导电的y地址线(12a)，一第一存储器件(1aa)形成在该y地址线(12a)与该第一x地址线(11a)的交叉处；
一连续且导电的第一控制线(17a)，一第一开关器件(3aa)形成在该第一控制线(17a)与该第一x地址线(11a)的交叉处，并介于该第一存储器件(1aa)和该接触通道孔(13ac或5a)之间；
该第一开关器件(3aa)在第一模式下阻挡该第一x地址线(11a)中的电流流动，在第二模式下允许该第一x地址线(11a)中的电流流动。
2.根据权利要求1所述的存储器，其特征还在于：该第一存储器件(1aa)是一二端口器件。
3.根据权利要求1所述的存储器，其特征还在于：该第一开关器件(3aa)是一三端口器件。
4.根据权利要求1所述的存储器，其特征还在于含有：
一位于该第一存储层(10)中、连续且导电、与该第一x地址线(11a)基本平行但分开的第二x地址线(11c)，该第二x地址线(11c)通过该接触通道孔(13ac)与该半导体衬底(0)耦合；
一位于该第一存储层(10)中、连续且导电的第二控制线(17b)，一第二开关器件(3cb)形成在该第二控制线(17b)与该第二x地址线(11c)交叉处；
该第二开关器件(3cb)在第三模式下阻挡该第二x地址线(11c)中的电流流动，在第四模式下允许该第二x地址线(11c)中的电流流动。
5.根据权利要求4所述的存储器，其特征还在于：相邻所述接触通道孔(13ac, 13eg)之间含有至少一互连线。
6.根据权利要求1所述的存储器，其特征还在于含有：
一位于高于该第一存储层(10)的第二存储层(20)中、连续且导电、与该第一x地址线(11a)基本平行的第三x地址线(21a)，该第三x地址线(21a)通过该接触通道孔(5a)与该半导体衬底(0)耦合；
一位于该第二存储层(20)中、连续且导电的第三控制线(27)，一第三开关器件(4a)形成在该第三x地址线(21a)与该第三控制线(27)交叉处；
该第三开关器件(4a)在第五模式下阻挡该第三x地址线(21a)中的电流流动，在第六模式下允许该第三x地址线(21a)中的电流流动。
7.根据权利要求1所述的存储器，其特征还在于：该第一x地址线(11a)在与该y地址线(12a)的交叉处含有重掺杂的半导体材料(110)，在与该第一控制线(17a)的交叉处含有轻掺杂的半导体材料(160)。
8.根据权利要求1所述的存储器，其特征还在于：该第一x地址线(11a)在与该y地址线(12a)的交叉处含有一高层导体薄膜(112)和一低层半导体薄膜(116)，在与该第一控制线(17a)的交叉处含有该低层半导体薄膜(116)。
9.根据权利要求1所述的存储器，其特征还在于：该第一x地址线(11a)在与该y地址线(12a)的交叉处含有金属材料(110)，在与该第一控制线(17a)的交叉处含有半导体材料(160)。
10.根据权利要求1所述的存储器是一三维掩膜编程只读存储器（3D-MPROM），其特征还在于：所述开关器件的中间膜(180)是所有3D-MPROM存储器件(12a-12d)中最薄的存储膜(130a)。
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