JP3204299B2

JP3204299B2 - 半導体記憶装置

Info

Publication number: JP3204299B2
Application number: JP17346897A
Authority: JP
Inventors: 和之山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2001-09-04
Anticipated expiration: 2017-06-30
Also published as: US6049481A; JPH1125683A; TW407368B; KR100309523B1; KR19990007506A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値のマスクＲＯ
Ｍ等の半導体記憶装置に関し、特に、値判定の際にワー
ド線に対して供給するワードレベル電圧を発生させるた
めのワードレベル発生回路に関する。

【０００２】

【従来の技術】一般に、マスクＲＯＭにおいて、メモリ
セルアレイの有する複数のマスクＲＯＭセルは、夫々、
マスクＲＯＭセルの有する不純物拡散層に対するドーズ
量を選択することにより、２種類の閾値電圧の内、いず
れかの閾値電圧を持つようにして構成されている。この
複数のマスクＲＯＭセルの各々は、ワード線に対して２
種類の閾値電圧の間の電圧をワードレベル電圧として印
加されると、夫々の閾値電圧に従って、当該マスクＲＯ
Ｍセルにセル電流を流すことになる。更に、マスクＲＯ
Ｍにおいては、このセル電流をセンスアンプ等を介して
読み出すことにより、“０”又は“１”のいずれかの値
を得ることができる。

【０００３】ところで、近年、半導体記憶装置における
メモリセルアレイの記憶容量を増やす技術として、メモ
リセルアレイの有する複数のメモリセルの閾値電圧を３
種類以上の閾値電圧の内のいずれかの値に設定すること
により、１つのメモリセルに対して１ビット以上のデー
タを記憶させる、いわゆる「多値ＲＯＭ」が知られてい
る。また、この多値ＲＯＭとして、前述のマスクＲＯＭ
の技術を適用したものとして、多値のマスクＲＯＭも知
られている。

【０００４】この多値のマスクＲＯＭにおいては、複数
のマスクＲＯＭセルが、夫々、３種類以上の閾値電圧の
内のいずれかの閾値電圧を有するように、拡散する不純
物の量、即ちドーズ量を選択されて構成されており、ワ
ード線に対して複数のワードレベル電圧を加えた場合に
流れるセル電流の組合わせ等から複数の値を得ることが
できる。

【０００５】以下に、複数のマスクＲＯＭセルが、夫
々、４種類の閾値電圧の内のいずれかの閾値電圧を有す
るようにして構成されている多値のマスクＲＯＭとし
て、図１３〜図１５に示される多値のマスクＲＯＭを例
にとり説明する。

【０００６】従来の多値のマスクＲＯＭは、図１３に示
されるように、メモリセルアレイ１１０、ワードレベル
発生回路１２０、センスアンプ１３０、第１乃至第３の
ラッチ１４０〜１６０、データデコード回路１７０、第
１及び第２の出力バッファ１８０及び１９０を備えてい
る。

【０００７】メモリセルアレイ１１０は、図１３におい
ては一つしか示していないが、複数のマスクＲＯＭセル
１１１を備えている。夫々のマスクＲＯＭセル１１１
は、そのゲートをワード線１１２に接続され、そのドレ
インをセンスアンプ１３０に接続されている。また、夫
々のマスクＲＯＭセル１１１は、第１の閾値電圧Ｖ
_t0（０．５Ｖ）、第２の閾値電圧Ｖ_t1（１．５Ｖ）、第
３の閾値電圧Ｖ_t2（２．５Ｖ）、又は第４の閾値電圧Ｖ
_t3（３．５Ｖ）の内のいずれかの閾値電圧を持つもので
ある。ワードレベル発生回路１２０は、ワード線１１２
に対して３種類のワードレベル電圧を供給するためのも
のである。

【０００８】ここで、この従来の多値のマスクＲＯＭに
おいて、マスクＲＯＭセルの閾値電圧、ワードレベル電
圧及びそれに対応するマスクＲＯＭセルの状態、並びに
出力データの関係を図１４を用いて説明する。第１のワ
ードレベル電圧（１．０Ｖ）をワード線に対して供給
した場合、第１の閾値電圧Ｖ_t0を有するマスクＲＯＭセ
ルのみがオンとなり、他のマスクＲＯＭセルはオフとな
る。また、第２のワードレベル電圧（２．０Ｖ）をワ
ード線に対して供給した場合、第１の閾値電圧Ｖ_t0及び
第２の閾値電圧Ｖ_t1を有するマスクＲＯＭセルがオンと
なり、他のマスクＲＯＭセルはオフとなる。更に、第３
のワードレベル電圧（３．０Ｖ）をワード線に対して
供給した場合、第４の閾値電圧Ｖ_t3を有するマスクＲＯ
Ｍセルのみがオフとなり、他のマスクＲＯＭセルはオン
となる。これを違う観点から考察すると、第１の閾値電
圧Ｖ_t0を有するマスクＲＯＭセルは、第１乃至第３のワ
ードレベル電圧〜のいずれのワードレベル電圧が供
給された場合でもオンとなり、逆に第４の閾値電圧Ｖ_t3
を有するマスクＲＯＭセルは、第１乃至第３のワードレ
ベル電圧〜のいずれのワードレベル電圧が供給され
た場合でもオフとなる。また、第２の閾値電圧Ｖ_t1を有
するマスクＲＯＭセルは、第１のワードレベル電圧が
供給された場合のみにオフとなり、第２及び第３のワー
ドレベル電圧及びが供給された場合にはオンとな
る。更に、第３の閾値電圧Ｖ_t2を有するマスクＲＯＭセ
ルは、第３のワードレベル電圧が供給された場合のみ
にオンとなり、第１及び第２のワードレベル電圧及び
が供給された場合にはオフとなる。即ち、マスクＲＯ
Ｍセルに対して、第１乃至第３のワードレベル電圧〜
の夫々を供給した場合、結果としての各ワードレベル
電圧に対応するマスクＲＯＭセルの状態の組合わせは、
各マスクＲＯＭセルの有する閾値電圧毎に異なることと
なる。従って、第１乃至第４の閾値電圧Ｖ_t0〜Ｖ_t3に対
応して、夫々異なる２ビットの値を割り当てた場合、ワ
ードレベル電圧に対応するマスクＲＯＭセルの状態の組
合わせからそのマスクＲＯＭセルの値を決定することが
できる。尚、上述した従来の多値のマスクＲＯＭにおい
て、このようなマスクＲＯＭセル１１１の状態の組合わ
せから２出力分のデータをデコードするためのものがデ
ータデコード回路１７０である。

【０００９】また、ワード線に対する複数のワードレベ
ル電圧を供給する方法としては、図１５に示されるよう
に、例えば、第１のワードレベル電圧から第３のワー
ドレベル電圧まで、ワードレベル電圧を段階的に上げ
ていくワード段階昇圧方式が一般的である。尚、従来、
これらのワードレベル電圧の夫々は、マスクＲＯＭセル
に設定され得る閾値電圧との関係で固定的に決められて
いた。

【００１０】このような構成を備えた従来の多値のマス
クＲＯＭにおいては、ワードレベル発生回路１２０から
ワード段階昇圧方式に従い段階的に上げられる第１乃至
第３のワードレベル電圧〜がワード線１１２を介し
てマスクＲＯＭセル１１１のゲートに対して供給される
と、各マスクＲＯＭセル１１１は夫々の有する閾値電圧
に従って状態を変化させる。また、このマスクＲＯＭセ
ル１１１の各ワードレベル電圧に対応する状態は、セン
スアンプ１３０で検出されて、第１乃至第３のラッチ１
４０〜１６０の内の対応するラッチに保持される。更
に、各ワードレベル電圧に対応した各状態が各ラッチに
揃うと、データデコード回路１７０は、その組合わせか
ら当該マスクＲＯＭセルに割り当てられたデータをデコ
ードし、出力データとして第１及び第２の出力バッファ
１８０及び１９０を介して出力する。

【００１１】

【発明が解決しようとする課題】上述したように、従来
の多値のマスクＲＯＭにおいては、各マスクＲＯＭセル
が、例えば、必ず、第１乃至第４の閾値電圧Ｖ_t0〜Ｖ_t3
の内、いずれかの閾値電圧を有することを前提として、
それら第１乃至第４の閾値電圧Ｖ_t0〜Ｖ_t3との関係から
第１乃至第３の各ワードレベル電圧〜が固定的に決
められていた。

【００１２】しかしながら、実際には、各マスクＲＯＭ
セルは、必ずしも第１乃至第４の閾値電圧Ｖ_t0〜Ｖ_t3の
内のいずれかの所望とする閾値電圧を有するわけではな
く、その所望とする閾値電圧の近辺の電圧値を実際の閾
値電圧として有する場合もある。例えば、従来の多値の
マスクＲＯＭにおいて、所定のマスクＲＯＭセルに対し
て第４の閾値電圧Ｖ_t3を有するように不純物を拡散した
場合にあっても、その所定のマスクＲＯＭセルは、所望
とする第４の閾値電圧Ｖ_t3の近辺の電圧値を閾値電圧と
する場合もある。同様にして、第１乃至第４の閾値電圧
Ｖ_t0〜Ｖ_t3の内のいずれかの閾値電圧を所望の閾値電圧
として、それに応じてドーズ量を決定し各マスクＲＯＭ
セルを構成した場合にも、夫々のマスクＲＯＭセルにお
ける実際の閾値電圧は、所望の閾値電圧に対してあるバ
ラつきを有する閾値電圧分布内の電圧値となる場合もあ
る。

【００１３】更に、各閾値電圧分布の広がりは、製造プ
ロセスその他の要因により異なるものであり、必ずしも
一定の分布幅を有する訳でもない。前述の多値のマスク
ＲＯＭを例にとると、例えば、第１又は第２の閾値電圧
Ｖ_t1又はＶ_t2の一方を閾値電圧とするようにドーズ量を
選択され、不純物を拡散された各マスクＲＯＭセルにお
ける実際の閾値電圧は、図１６に示されるように、夫
々、第２又は第３の閾値電圧分布 dtbＶ_t1又は dtbＶ_t2
若しくは dtbＶ_t2'に属する場合がある。尚、図１６に
おいて、実線で示される第３の閾値電圧分布 dtbＶ
_t2は、第３の閾値電圧Ｖ_t2を中心として±０．３Ｖの広
がりを持つものであり、破線で示される第３の閾値電圧
分布 dtbＶ_t2'は、第３の閾値電圧Ｖ_t2を中心として±
０．６Ｖの広がりを持つものである。

【００１４】これに対して、各ワードレベル電圧は、前
述の通り、所望とする各閾値電圧の関係から固定的に決
められている。例えば、図１６に示されるように、第３
の閾値電圧分布 dtbＶ_t2又は dtbＶ_t2'に関係なく、第
３の閾値電圧Ｖ_t2から０．５Ｖ低い電圧値を有するよう
にして第２のワードレベル電圧が設定されている。

【００１５】従って、製造されたマスクＲＯＭによって
は、閾値電圧分布の広がりが大きくなり、結果としてワ
ードレベル電圧をその閾値電圧分布内に含むような場合
も起こり得る。例えば、図１６に示される例において、
第２のワードレベル電圧を第３の閾値電圧Ｖ_t2から
０．５Ｖ低い電圧値に設定しているにもかかわらず、第
３の閾値電圧Ｖ_t2を所望の閾値電圧として構成される各
マスクＲＯＭセルの実際の閾値電圧が、第３の閾値電圧
分布 dtbＶ_t2'に属するようにバラつきを有する場合が
ある。

【００１６】このような場合、所望とする各閾値電圧の
関係から固定的に決定されているワードレベル電圧で
は、本来オンすべきでないマスクＲＯＭセルがオンして
しまうことになり、間違った出力データを得ることにな
るといった問題が生じることになる。例えば、図１６に
示される例において、第３の閾値電圧分布 dtbＶ_t2' に
属する閾値電圧を有する各マスクＲＯＭセルは、本来、
第２のワードレベル電圧によっては、オンすべきでな
いものである。しかしながら、その一部のマスクＲＯＭ
セルは、閾値電圧が第２のワードレベル電圧よりも低
い電圧値であるため、第２のワードレベル電圧が供給
されるとオンしてしまうことになる。結果として、第２
のワードレベル電圧でオンになったマスクＲＯＭセル
は、第２の閾値電圧Ｖ_t1を有するものと同様の状態を検
出されることになり、当該マスクＲＯＭセルが本来示す
べきデータとは異なるデータが出力されることになる。

【００１７】そこで、本発明は、以上述べた問題点を解
決し、各閾値電圧がバラつき、閾値電圧分布が広がった
場合であっても、出力データの信頼性を確保することが
できるマスクＲＯＭ等の半導体記憶装置を提供すること
を目的とする。

【００１８】尚、従来、多値ＲＯＭに関し閾値電圧のバ
ラつきに言及した技術として、特開平７−１７６６３６
号公報（以下、引用例）に開示されているものが挙げら
れる。しかしながら、当該引用例においては、閾値電圧
間の電圧差を広げることにより、閾値電圧のバラつきに
対処しようとしており、また、閾値電圧分布が夫々のプ
ロセス条件等により異なることについては言及されてい
ない。従って、引用例においては、確率は低くなるが、
閾値電圧の分布しだいによっては、依然として、上記し
た問題が起こり得る。即ち、引用例は、本発明が提起し
た問題点を根本的に解決するものではない。

【００１９】

【課題を解決するための手段】本発明の発明者は、隣り
合う閾値電圧分布が一部足りとも重ならない場合には、
必ず、所望の状態変化をもたらすことになるワードレベ
ル電圧を設定することができる点に着目し、また、この
ような場合においてワードレベル電圧を設定可能な範囲
が所望の閾値電圧のみによっては判断できない点に気付
いた。そこで、本発明においては、ワードレベル電圧を
設定するにあたって、従来とは異なるアプローチを採用
することとした。即ち、本発明においては、隣接する一
組の閾値電圧分布に関して、低い電圧値を有する閾値電
圧分布を一の閾値電圧分布とすると共に、高い電圧値を
有する閾値電圧分布を他の閾値電圧分布として、当該複
数のマスクＲＯＭセルの持つ閾値電圧が一の閾値電圧分
布以下の電圧値を有するか他の閾値電圧分布以上の電圧
値を有するかを判定する場合において、一の閾値電圧分
布における実質的に最大の電圧値である第１の基準レベ
ルと他の閾値電圧分布における実質的に最小の電圧値で
ある第２の基準レベルとの間の電圧値を有するようにし
てワードレベル電圧を設定することとした。

【００２０】更に、本発明の発明者は、この概念をマス
クＲＯＭに適用するにあたって、マスクＲＯＭにおける
閾値電圧分布の広がりが主に何に起因するものであるか
について研究し、以下に示すような結論を得た。即ち、
マスクＲＯＭセルは、夫々所定のドーズ量を選択するこ
とにより、所定の閾値電圧を有するように構成される。
それにもかかわらず、各マスクＲＯＭセルの実際の閾値
電圧がばらつくということは、実際の不純物拡散量が想
定していた量とは異なる場合があること示している。本
発明の発明者は、研究の結果、その不純物拡散量の変化
の要因がメモリセルアレイにおける隣接するマスクＲＯ
Ｍセルに対するドーズ量にあることを見出した。即ち、
一のマスクＲＯＭセルに関して、隣接する他のマスクＲ
ＯＭセルの方がドーズ量が多い場合、隣接する他のマス
クＲＯＭセルに拡散した筈の不純物が染み出して、一の
マスクＲＯＭセルの不純物拡散量を増やすことになり、
結果として、一のマスクＲＯＭセルの閾値電圧が高くな
っていた。また、一のマスクＲＯＭセルに関して、隣接
する他のマスクＲＯＭセルの方がドーズ量が少ない場
合、一のマスクＲＯＭセルから隣接する他のマスクＲＯ
Ｍセルに対して不純物が染み出してしまい、結果とし
て、一のマスクＲＯＭセルは、不純物拡散量が減り、閾
値電圧が低くなっていた。また、本発明の発明者は、こ
の不純物拡散量の変化の要因を見出した後、逆にこの性
質を利用することにより、夫々に固有の分布幅を有する
閾値電圧分布において、最大又は最小の電圧値を閾値電
圧とするＭＯＳトランジスタを構成することができる点
を発見した。例えば、一の閾値電圧を目的とした閾値電
圧分布内における実質的に最大の閾値電圧を有するトラ
ンジスタを作るためには、その対象となるトランジスタ
に対して一の閾値電圧に対応したドーズ量をもって不純
物を拡散すると共に、その対象となるトランジスタの隣
接する周囲に、複数の閾値電圧の内、最も高い閾値電圧
に対応したドーズ量をもって不純物が拡散されてなるト
ランジスタをできる限り多く配することとしたトランジ
スタアレイを構成する。このようなトランジスタアレイ
にあっては、周囲のトランジスタから多くの不純物が染
み出して対象となるトランジスタの不純物拡散量を増や
すこととなり、結果として、対象となるトランジスタの
閾値電圧は、一の閾値電圧を目的とする閾値電圧分布内
において、実質的に最大の閾値電圧を有することとな
る。

【００２１】このような発見等に基づき前述した課題を
解決するものとして、本発明による具体的手段について
以下に列挙する。

【００２２】即ち、本発明によれば、第１の半導体記憶
装置として、メモリセルアレイの有する複数のＲＯＭセ
ルの各々が、特有の分布幅を有して互いに離間した三以
上の所定数の閾値電圧分布の内、いずれか一つの前記閾
値電圧分布に属する閾値電圧を持つ半導体記憶装置であ
って、順次複数のワードレベル電圧をワード線に印加す
るためのワードレベル発生回路を有する半導体記憶装置
において、前記ワードレベル発生回路は、前記所定数の
閾値電圧分布の内の一の閾値電圧分布に対して、当該一
の閾値電圧分布より高くて、かつ最も近い閾値電圧分布
との間の電圧を特定のワードレベル電圧として発生する
ものであり、前記一の閾値電圧分布に属するメモリセル
と同一構成のトランジスタより第１の基準レベルを発生
し、当該第１の基準レベルに応じた第１基準信号を出力
するための第１の基準レベル発生回路と、前記一の閾値
電圧分布よりも高くて、かつ最も近い閾値電圧分布に属
するメモリセルと同一構成のトランジスタより第２の基
準レベルを発生し、当該第２の基準レベルに応じた第２
基準信号を出力するための第２基準レベル発生回路と、
前記第１及び第２基準信号を受けて、前記第１の基準レ
ベルと前記第２の基準レベルとの間の電圧値を有する前
記特定のワードレベル電圧を生成し、前記ワード線に対
して出力するためのワードレベル生成回路とを備えるこ
とを特徴とする半導体記憶装置が得られる。

【００２３】また、本発明によれば、第２の半導体記憶
装置として、メモリセルアレイ及びワードレベル発生回
路を備えており、前記メモリセルアレイの有する複数の
マスクＲＯＭセルの各々は、互いに離間した三以上の所
定数の閾値電圧分布であって、夫々に特有の分布幅を有
する前記所定数の閾値電圧分布の内、いずれか一つの前
記閾値電圧分布に属する閾値電圧を持つものであり、対
応するワード線から順次複数のワードレベル電圧を印加
されるものであり、前記ワードレベル発生回路は、所定
の電圧として前記ワードレベル電圧を前記ワード線に対
して出力するためのものである半導体記憶装置におい
て、前記ワードレベル発生回路は、前記閾値電圧分布の
内、一の前記閾値電圧分布と、当該一の閾値電圧分布よ
り高い電圧値を有する前記閾値電圧分布であって、前記
一の閾値電圧分布に対して最も電圧値の近い前記閾値電
圧分布としての他の前記閾値電圧分布との間の電圧を前
記ワードレベル電圧として発生するために、前記一の閾
値電圧分布の内、実質的に最大の電圧値を有する第１の
基準レベルを発生し、当該第１の基準レベルに応じて第
１基準信号を出力するための第１基準レベル発生回路
と、前記他の閾値電圧分布の内、実質的に最小の電圧値
を有する第２の基準レベルを発生し、当該第２の基準レ
ベルに応じて第２基準信号を出力するための第２基準レ
ベル発生回路と、前記第１及び第２基準信号を受けて、
前記第１の基準レベルと前記第２の基準レベルとの間の
電圧値を有する前記ワードレベル電圧を生成すると共
に、前記ワード線に対して出力するためのワードレベル
生成回路とを備えることを特徴とする半導体記憶装置が
得られる。

【００２４】また、本発明によれば、第３の半導体記憶
装置として、前記第２の半導体記憶装置において、前記
ワードレベル生成回路は、前記ワードレベル電圧とし
て、前記第１の基準レベルと前記第２の基準レベルとの
中間の電圧を生成すると共に、前記ワード線に対して出
力するためのものであることを特徴とする半導体記憶装
置が得られる。

【００２５】更に、本発明によれば、第４の半導体記憶
装置として、前記第２又は第３のいずれかの半導体記憶
装置において、前記第１基準レベル発生回路は、第１の
基準レベルを供給するための第１基準レベル供給回路を
備え、前記第１基準信号を出力するためのものであり、
前記第２基準レベル発生回路は、第２の基準レベルを供
給するための第２基準レベル供給回路を備え、前記第２
基準信号を出力するためのものであり、前記ワードレベ
ル生成回路は、前記第１基準信号及び第２基準信号を受
けて、前記第１の基準レベルと前記第２の基準レベルと
の間の電圧を生成するための電圧分割回路と、該電圧分
割回路の出力を受けて電流能力に関する増幅を行い、前
記ワードレベル電圧として出力するためのワードレベル
電流能力増幅回路とを備えていることを特徴とする半導
体記憶装置が得られる。

【００２６】また、本発明によれば、第５の半導体記憶
装置として、前記第４の半導体記憶装置において、前記
第１基準レベル発生回路は、前記第１基準レベル供給回
路の出力を受けて電流能力に関する増幅を行い、前記第
１基準信号として出力するための第１電流能力増幅回路
を備えており、前記第２基準レベル発生回路は、前記第
２基準レベル供給回路の出力を受けて電流能力に関する
増幅を行い、前記第２基準信号として出力するための第
２電流能力増幅回路を更に備えていることを特徴とする
半導体記憶装置が得られる。

【００２７】また、本発明によれば、第６の半導体記憶
装置として、前記第４又は第５のいずれかの半導体記憶
装置において、前記第１基準レベル供給回路は、少なく
とも一つの第１基準ＭＯＳトランジスタを備えており、
当該第１基準ＭＯＳトランジスタは、前記第１の基準レ
ベルを閾値電圧として有するものであり、前記第２基準
レベル供給回路は、少なくとも一つの第２基準ＭＯＳト
ランジスタを備えており、当該第２基準ＭＯＳトランジ
スタは、前記第２の基準レベルを閾値電圧として有する
ものであることを特徴とする半導体記憶装置が得られ
る。

【００２８】更に、本発明によれば、第７の半導体記憶
装置として、前記第６の半導体記憶装置において、前記
第１基準ＭＯＳトランジスタ及び第２基準ＭＯＳトラン
ジスタは、夫々、ゲートとドレインとをダイオード接続
されており、前記第１基準レベル供給回路は、前記ダイ
オード接続された前記第１基準ＭＯＳトランジスタのド
レイン電位を前記第１の基準レベルとして供給するため
のものであり、前記第２基準レベル供給回路は、前記ダ
イオード接続された前記第２基準ＭＯＳトランジスタの
ドレイン電位を前記第２の基準レベルとして供給するた
めのものであることを特徴とする半導体記憶装置が得ら
れる。

【００２９】また、本発明によれば、第８の半導体記憶
装置として、前記第６又は第７のいずれかの半導体記憶
装置において、前記第１基準レベル供給回路は、前記第
１基準ＭＯＳトランジスタと隣接するようにして設けら
れた複数の第１周囲ＭＯＳトランジスを備えており、前
記第１基準ＭＯＳトランジスタは、当該第１基準ＭＯＳ
トランジスタの有する不純物拡散層に対して、前記一の
閾値電圧分布に属する閾値電圧を有する前記マスクＲＯ
Ｍセルに対するドーズ量と同じ量の不純物を拡散されて
おり、前記第１周囲ＭＯＳトランジスタは、当該第１周
囲ＭＯＳトランジスタの有する不純物拡散層に対して、
最大閾値電圧分布に属する閾値電圧を有する前記マスク
ＲＯＭセルに対するドーズ量と同じ量の不純物を拡散さ
れており、前記最大閾値電圧分布は、前記所定数の閾値
電圧分布の内、最大の電圧値を有する閾値電圧分布であ
り、前記第２基準レベル供給回路は、前記第２基準ＭＯ
Ｓトランジスタと隣接するようにして設けられた複数の
第２周囲ＭＯＳトランジスを備えており、前記第２基準
ＭＯＳトランジスタは、当該第２基準ＭＯＳトランジス
タの有する不純物拡散層に対して、前記他の閾値電圧分
布に属する閾値電圧を有する前記マスクＲＯＭセルに対
するドーズ量と同じ量の不純物を拡散されており、前記
第２周囲ＭＯＳトランジスタは、当該第２周囲ＭＯＳト
ランジスタの有する不純物拡散層に対して、最小閾値電
圧分布に属する閾値電圧を有する前記マスクＲＯＭセル
に対するドーズ量と同じ量の不純物を拡散されており、
前記最小閾値電圧分布は、前記所定数の閾値電圧分布の
内、最小の電圧値を有する閾値電圧分布であることを特
徴とする半導体記憶装置が得られる。

【００３０】更に、本発明によれば、第９の半導体記憶
装置として、前記第２乃至第８のいずれかの半導体記憶
装置において、前記所定数は三以上の整数であり、前記
ワードレベル発生回路は、当該所定数の閾値電圧分布に
おける隣接する閾値電圧分布を構成する一組の閾値電圧
分布毎に、夫々の一組の閾値電圧分布間の電圧として前
記ワードレベル電圧を生成するためのものであり、前記
一組の閾値電圧分布毎に、低い電圧値を有する一方を前
記一の閾値電圧分布とし、高い電圧値を有する他方を前
記他の閾値電圧分布として、夫々に対応した前記第１基
準レベル発生回路、前記第２基準レベル発生回路、及び
当該二つの閾値電圧分布間の電圧値を有する前記ワード
レベル電圧を生成するための前記ワードレベル生成回路
を備えることを特徴とする半導体記憶装置が得られる。

【００３１】また、本発明によれば、以下に示すワード
レベル発生回路が得られる。

【００３２】即ち、本発明によれば、第１のワードレベ
ル発生回路として、メモリセルアレイを有し、且つ、当
該メモリセルアレイが、互いに離間した三以上の整数で
ある所定数の閾値電圧分布の内のいずれかに属する閾値
電圧を持つ複数のマスクＲＯＭセルを備えている半導体
記憶装置において、前記所定数の閾値電圧分布における
隣接する閾値電圧分布を構成する一組の閾値電圧分布毎
に、低い電圧値を有する閾値電圧分布を一の閾値電圧分
布とし、高い電圧値を有する閾値電圧分布を他の閾値電
圧分布として、当該複数のマスクＲＯＭセルの持つ閾値
電圧が、前記一の閾値電圧分布以下の電圧値を有する
か、前記他の閾値電圧分布以上の電圧値を有するかを判
定する際に、当該マスクＲＯＭセルの夫々に対応するワ
ード線に対して所定の電圧値を有するワードレベル電圧
を供給するために、当該ワードレベル電圧を発生させる
ためのワードレベル発生回路であって、所定の電圧値と
して、前記一の閾値電圧分布における実質的に最大の電
圧値である第１の基準レベルと前記他の閾値電圧分布に
おける実質的に最小の電圧値である第２の基準レベルと
の電圧値を有するワードレベル電圧を発生させることを
特徴とするワードレベル発生回路が得られる。

【００３３】更に、本発明によれば、第２のワードレベ
ル発生回路として、メモリセルアレイの有する複数のマ
スクＲＯＭセルの各々が、互いに離間した三以上の所定
数の閾値電圧分布であって、夫々に特有の分布幅を有す
る前記所定数の閾値電圧分布の内、いずれか一つの前記
閾値電圧分布に属する閾値電圧を持つものである半導体
記憶装置において、順次複数のワードレベル電圧をワー
ド線に対して印加するするためのワードレベル発生回路
であって、前記閾値電圧分布の内、一の前記閾値電圧分
布と、当該一の閾値電圧分布より高い電圧値を有する他
の前記閾値電圧分布であって、前記一の閾値電圧分布に
対して最も電圧値の近い前記他の前記閾値電圧分布との
間の電圧を特定の前記ワードレベル電圧として発生する
ために、前記一の閾値電圧分布の内、実質的に最大の電
圧値を第１の基準レベルとして発生し、当該第１の基準
レベルに応じて第１基準信号を出力するための第１基準
レベル発生回路と、前記他の閾値電圧分布の内、実質的
に最小の電圧値を第２の基準レベルとして発生し、当該
第２の基準レベルに応じて第２基準信号を出力するため
の第２基準レベル発生回路と、前記第１及び第２基準信
号を受けて、前記第１の基準レベルと前記第２の基準レ
ベルとの間の電圧値を有する前記特定のワードレベル電
圧を生成し、前記ワード線に対して出力するためのワー
ドレベル生成回路とを備えることを特徴とするワードレ
ベル発生回路が得られる。

【００３４】このような構成を備える本発明の半導体記
憶装置若しくはワードレベル発生回路においては、マス
クＲＯＭセルの閾値電圧の様々な分布に応じてワードレ
ベル電圧を適宜決定することができることから、上述し
た従来の問題点を解決することができる。

【００３５】

【発明の実施の形態】以下に、本発明の実施の形態の半
導体記憶装置について、図面を用いて説明する。尚、本
発明の主な特徴は、半導体記憶装置の備えるワードレベ
ル電圧を供給するためのワードレベル発生回路にある。
従って、以下の実施の形態においては、特に、ワードレ
ベル発生回路について説明することとする。また、多値
のマスクＲＯＭにあっては、前述の通り隣接する一組の
閾値電圧分布毎に、各々のマスクＲＯＭセルがオンする
かオフするかを判定するために、ワードレベル発生回路
が複数のワードレベル電圧を段階をおって出力する。本
発明のワードレベル発生回路における主な特徴は、夫々
のワードレベル電圧の設定に関する点にある。従って、
以下においては、隣接する閾値電圧分布間においてワー
ドレベル電圧をどのようにして設定するかに主眼をおき
説明することとする。

【００３６】（第１の実施の形態）第１の実施の形態の
半導体記憶装置は、隣接する一組の閾値電圧分布毎に、
ワードレベル発生回路として、図１に示されるように、
第１基準信号を出力するための第１基準レベル発生回路
１０と、第２基準信号を出力するための第２基準レベル
発生回路２０と、第１基準信号及び第２基準信号を受け
てワードレベル電圧を出力するためのワードレベル生成
回路３０とを備えている。

【００３７】尚、以下の説明においては、図２に示され
る二つの閾値電圧分布を隣接する一組の閾値電圧分布の
例として説明する。その際、一組の閾値電圧分布の内、
より電圧値の低い閾値電圧分布を低閾値電圧分布LdtbＶ
_thと呼び、より電圧値の高い閾値電圧分布を高閾値電圧
分布HdtbＶ_thと呼ぶこととする。また、夫々の所望とす
る閾値電圧を低閾値電圧Ｖ_thLow及び高閾値電圧Ｖ
_thhighと呼ぶ。更に、図示しないが、半導体記憶装置に
おいて、一組の閾値電圧分布は複数個あるものとし、即
ち、閾値電圧分布は三以上の整数個存在するものとし、
その三以上の閾値電圧分布の内、最大の電圧値を有する
閾値電圧分布を最大閾値電圧分布と呼び、最小の電圧値
を有する閾値電圧分布を最小閾値電圧分布と呼ぶことと
する。

【００３８】第１基準レベル発生回路１０は、低閾値電
圧分布LdtbＶ_thの内、実質的に最大の電圧値を第１の基
準レベルＶ_ref1として発生すると共に、第１の基準レベ
ルＶ_ref1に対応した第１基準信号を出力するためのもの
である。第２基準レベル発生回路２０は、高閾値電圧分
布HdtbＶ_thの内、実質的に最小の電圧値を第２基準レベ
ルＶ_ref2として発生すると共に、第２基準レベルＶ_ref2
に対応した第２基準信号を出力するためのものである。
ワードレベル生成回路３０は、第１基準信号及び第２基
準信号を受けて、第１の基準レベルＶ_ref1と第２の基準
レベルＶ_ref2との間の電圧値を有するワードレベル電圧
を生成し、半導体記憶装置の有するワード線に対して出
力するためのものである。尚、図２において、第１の基
準レベルＶ_ref1及び第２の基準レベルＶ_ref2として、理
想的な場合を想定し、低閾値電圧分布LdtbＶ_th及び高閾
値電圧分布HdtbＶ_thの夫々の端の電圧値を示しているた
め、ワードレベル電圧は、第１の基準レベルＶ_ref1と第
２の基準レベルＶ_ref2との間の電圧値であれば、どの電
圧値をとっても良いが、実際には、実質的には問題のな
い範囲内に存するものではあるものの、発生できる第１
の基準レベルＶ_ref1がより電圧値の低いものであった
り、第２の基準レベルＶ_ref2がより電圧値の高いもので
あったりする可能性がある。従って、ワードレベル電圧
は、実際に発生できる第１の基準レベルＶ_ref1と第２の
基準レベルＶ_ref2との中間の電圧値として設定すること
が望ましい。また、このように中間をとるものとする
と、回路を簡単な構成とすることができることは容易に
推測されることである。

【００３９】本実施の形態においては、図３に示される
ように、第１基準レベル発生回路１０は、第１基準レベ
ル供給回路１１と第１の電流能力増幅回路１２とを備え
ており、第２基準レベル発生回路２０は、第２基準レベ
ル供給回路２１と第２の電流能力増幅回路２２とを備え
ている。また、ワードレベル生成回路３０は、電圧分割
回路３１とワードレベル電流能力増幅回路３２とを備え
ている。

【００４０】第１基準レベル供給回路１１は、第１の基
準レベルＶ_ref1を供給するためのものであり、例えば、
図４に示されるように、ゲートとドレインとをダイオー
ド接続された第１基準ＭＯＳトランジスタＴr _ref1を備
えている。第１基準ＭＯＳトランジスタＴr _ref1は、第
１の基準レベルＶ_ref1を閾値電圧として有するものであ
る。尚、第１基準レベル供給回路１１においては、第１
の基準レベルＶ_ref1を閾値電圧として有する第１基準Ｍ
ＯＳトランジスタＴr _ref1がダイオード接続されてお
り、且つ、直列に接続されたｐ型ＭＯＳトランジスタが
ドレイン電位に影響を与えないように構成されている。
従って、第１基準レベル供給回路１１は、第１の基準レ
ベルＶ_ref1を供給することができる。また、第１基準Ｍ
ＯＳトランジスタＴr _ref1は、例えば、図５に示される
ように、周囲にトランジスタＡ〜Ｈが配されている。こ
こで、高閾値電圧分布HdtbＶ_thに属するマスクＲＯＭセ
ルに対するドーズ量と同じ量の不純物が、周囲のトラン
ジスタＡ〜Ｈに対しては拡散されている。一方、第１基
準ＭＯＳトランジスタＴr _ref1に対しては、低閾値電圧
Ｖ_thLowに応じたドーズ量をもって不純物が拡散されて
いる。このようにして構成される第１基準ＭＯＳトラン
ジスタＴr _ref1は、周囲のトランジスタＡ〜Ｈから染み
出した不純物により、不純物拡散量が増えることにな
り、結果として、第１の基準レベルＶ_ref1を閾値電圧と
して有することとなる。尚、図４において、ＣＬＫで示
される入力は、回路をアクティブにするかどうかを決定
するものである（以下、他の図においても同じ。）。複
数のワードレベル電圧を発生させるためには、夫々に対
応して、同様の回路が複数個必要になり、それらの回路
の中から、発生させたいワードレベル電圧に対応する回
路だけを駆動させるために、このような構成を備えてい
る。

【００４１】第１の電流能力増幅回路１２は、入力され
た第１の基準レベルＶ_ref1に対して、電圧値を変更する
ことなく、電流能力を増幅して第１基準信号を出力する
ためのものであり、例えば図６に示されるようにして構
成される。尚、図６に示される電流能力増幅回路は、第
２の電流能力増幅回路２２及びワードレベル電流能力増
幅回路３２の一例としても挙げられる。

【００４２】第２基準レベル供給回路２１は、第２の基
準レベルＶ_ref2を供給するためのものであり、例えば、
図７に示されるように、ゲートとドレインとをダイオー
ド接続された第２基準ＭＯＳトランジスタＴr _ref2を備
えている。第２基準ＭＯＳトランジスタＴr _ref2は、第
２の基準レベルＶ_ref2を閾値電圧として有するものであ
る。尚、第２基準レベル供給回路２１においては、第２
の基準レベルＶref2を閾値電圧として有する第２基準Ｍ
ＯＳトランジスタＴr _ref2がダイオード接続されてお
り、且つ、直列に接続されたｐ型ＭＯＳトランジスタが
ドレイン電位に影響を与えないように構成されている。
従って、第２基準レベル供給回路２１は、第２の基準レ
ベルＶ_ref2を供給することができる。また、第２基準Ｍ
ＯＳトランジスタＴr _ref2は、例えば、第１基準ＭＯＳ
トランジスタＴr _ref1と同様に、周囲にトランジスタＡ
〜Ｈが配されている（図５参照）。ここで、低閾値電圧
分布LdtbＶ_thに属するマスクＲＯＭセルに対するドーズ
量と同じ量の不純物が、周囲のトランジスタＡ〜Ｈに対
しては拡散されている。一方、第２基準ＭＯＳトランジ
スタＴr _ref2に対しては、高閾値電圧Ｖ_thhighに応じた
ドーズ量をもって不純物が拡散されている。このように
して構成される第２基準ＭＯＳトランジスタＴr
_ref2は、周囲のトランジスタＡ〜Ｈに対して不純物が染
み出てしまい不純物拡散量が減ることになり、結果とし
て、第２の基準レベルＶ_ref2を閾値電圧として有するこ
ととなる。

【００４３】第２の電流能力増幅回路２２は、入力され
た第２の基準レベルＶ_ref2に対して、電圧値を変更する
ことなく、電流能力を増幅して第２基準信号を出力する
ためのものである。

【００４４】電圧分割回路３１は、第１基準信号及び第
２基準信号を受けて、第１の基準レベルＶ_ref1と第２の
基準レベルＶ_ref2との間の電圧を生成するためのもので
あり、例えば、図８に示されるように、抵抗分割回路で
構成される。尚、図８に示される電圧分割回路は、第１
の基準レベルＶ_ref1と第２の基準レベルＶ_ref2との中間
の電圧を生成するためのものを一例として示したもので
ある。

【００４５】ワードレベル電流能力増幅回路３２は、電
圧分割回路３１の生成した電圧を受けて、電流能力を増
幅してワードレベル電圧として出力するためのものであ
る。

【００４６】このような構成を備えるワードレベル発生
回路は、一組の閾値電圧分布に関し、各閾値電圧分布が
プロセス条件等によりその分布幅を広げた場合にも、そ
れに応じて、低閾値電圧分布LdtbＶ_thと高閾値電圧分布
HdtbＶ_thとの間の電位をワードレベル電圧として発生す
ることができる。結果として、マスクＲＯＭセルが誤動
作を行うことがなくなりデータ信頼性の向上を図ること
ができる。

【００４７】（第２の実施の形態）第２の実施の形態の
ワードレベル発生回路は、図９に示されるような構成を
備えている。図９と図３とを比較すると理解されるよう
に、本実施の形態のワードレベル発生回路は、第１の実
施の形態と比較して、第１基準レベル発生回路１０´と
第２基準レベル発生回路２０´とが異なるだけである。
従って、その他の構成要素及び動作等については、説明
を省略する。

【００４８】前述の第１の実施の形態においては、第１
基準レベル発生回路１０及び第２基準レベル発生回路２
０でも電流能力の増幅を行うこととしていた。しかしな
がら、ワードレベル発生回路内部において問題とされる
のはワードレベル電圧の電圧値であり、電流能力を増幅
するのはワードレベル発生回路以降の段における電流損
失を考慮したからである。従って、基本的には、ワード
レベル発生回路は、第１基準レベル供給回路１１と、第
２基準レベル供給回路２１と、電圧分割回路３１とを備
えていれば良い。

【００４９】本実施の形態のワードレベル発生回路は、
その一例であり、第１の実施の形態に示される第１の電
流能力増幅回路１２と第２の電流能力増幅回路２２とを
省略した構成を備えている。即ち、本実施の形態の第１
基準レベル発生回路１０´は、第１基準レベル供給回路
１１のみを備えており、第１基準レベル供給回路１１の
出力を第１基準信号として電圧分割回路３１に対してそ
のまま出力するものである。同様に、本実施の形態の第
２の基準レベル発生回路２０´は、第２基準レベル供給
回路２１のみを備えており、第２基準レベル供給回路２
１の出力を第２基準信号として電圧分割回路３１に対し
てそのまま出力するものである。

【００５０】尚、ワードレベル電圧の電位は、第１の実
施の形態と同じであり、それに伴う効果等も同じであ
る。

【００５１】（第３の実施の形態）第３の実施の形態の
ワードレベル発生回路は、第１及び第２基準レベル供給
回路において特徴を有するものである。従って他の構成
要素及び動作等については、説明を省略することとす
る。

【００５２】本実施の形態において第１又は第２基準レ
ベル供給回路は、夫々、図１０に示されるように、複数
個、例えば３個の第１基準ＭＯＳトランジスタＴr _ref1
又は第２基準ＭＯＳトランジスタＴr _ref2を備えてい
る。３個の第１基準ＭＯＳトランジスタＴr _ref1は、夫
々、ダイオード接続されており、互いに並列に接続され
ている。同様に、３個の第２基準ＭＯＳトランジスタＴ
r _ref2は、夫々、ダイオード接続されており、互いに並
列に接続されている。

【００５３】更に詳しくは、３個の第１基準ＭＯＳトラ
ンジスタＴr _ref1は、図１１に示されるように、第１ト
ランジスタアレイＴr ＡＲ１に含まれるようにして構成
されている。第１トランジスタアレイＴr ＡＲ１におい
て、３個の第１基準ＭＯＳトランジスタＴr _ref1は、そ
の周囲にドーズ量の最も多い第１周囲ＭＯＳトランジス
タを配するようにして構成されており、更に、３個の第
１基準ＭＯＳトランジスタＴr _ref1の夫々は、低閾値電
圧Ｖ_thLowに対応したドーズ量をもって不純物が拡散さ
れている。一方、３個の第２基準ＭＯＳトランジスタＴ
r _ref2は、図１２に示されるように、第２トランジスタ
アレイＴr ＡＲ２に含まれるようにして構成されてい
る。第２トランジスタアレイＴr ＡＲ２において、３個
の第２基準ＭＯＳトランジスタＴr _ref2は、その周囲に
トランジスタが示されていないものの、周囲トランジス
タが設けられる位置には最も少ないドーズ量をもって不
純物が拡散されている。また、第２基準ＭＯＳトランジ
スタＴr _ref2の夫々は、高閾値電圧Ｖ_thhighに対応した
ドーズ量をもって不純物が拡散されている。

【００５４】このような構成の第１基準ＭＯＳトランジ
スタ及び第２基準ＭＯＳトランジスタを備える第１基準
レベル供給回路及び第２基準レベル供給回路は、第１及
び第２の実施の形態における第１基準レベル供給回路及
び第２基準レベル供給回路と比較して、より好ましい第
１の基準レベル及び第２の基準レベルを供給することが
できる。従って、ワードレベル電圧の設定に関しても信
頼性を向上させることができる。

【００５５】尚、上述した第１乃至第３の実施の形態に
おいて、説明の都合上、一組の隣接する閾値電圧分布間
におけるワードレベル電圧について説明してきたが、３
以上の複数の閾値電圧分布があった場合、夫々の隣接す
る閾値電圧分布間で、同様にして、閾値電圧分布の分布
幅に対応したワードレベル電圧を設定できることは、言
うまでもないことである。また、複数のワードレベル電
圧の切り替えについては、本発明に直接的に関連しない
事項であるため詳述しなかったが、各ワードレベル電圧
に対応する回路をアクティブにするかどうかにより行え
ば良いことは言うまでもない。更に、拡散する不純物と
しては、ボロンが一般的であるが、同様の効果を奏する
ものであれば、他の物質を用いてイオン注入しても良
い。

【００５６】

【発明の効果】以上説明してきたように、本発明によれ
ば、各閾値電圧がバラつき、閾値電圧分布が広がった場
合であっても、閾値電圧分布に対応してワードレベル電
圧を設定することができるワードレベル発生回路が得ら
れることから、出力データの信頼性を確保することがで
きるマスクＲＯＭ等の半導体記憶装置を提供することが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のワードレベル発生
回路の構成を示すブロック図である。

【図２】隣接する一組の閾値電圧分布とワードレベル電
圧との関係を示す図である。

【図３】第１の実施の形態におけるワードレベル発生回
路のより詳細な構成を示すブロック図である。

【図４】図３における第１基準レベル供給回路の一例を
示す回路図である。

【図５】図４における第１基準ＭＯＳトランジスタの形
成方法を示す図である。

【図６】図３における第１及び第２の電流能力増幅回路
並びにワードレベル電流能力増幅回路の一例を示す回路
図である。

【図７】図３における第２基準レベル供給回路の一例を
示す回路図である。

【図８】図３における電圧分割回路の一例を示す回路図
である。

【図９】本発明の第２の実施の形態におけるワードレベ
ル発生回路の構成を示すブロック図である。

【図１０】本発明の第３の実施の形態における第１及び
第２基準レベル供給回路の構成を示す回路図である。

【図１１】第３の実施の形態における第１基準ＭＯＳト
ランジスタを含む第１トランジスタアレイの構成を示す
図である。

【図１２】第３の実施の形態における第２基準ＭＯＳト
ランジスタを含む第２トランジスタアレイの構成を示す
図である。

【図１３】従来の多値のマスクＲＯＭの構成を示す図で
ある。

【図１４】マスクＲＯＭセルの閾値電圧とワードレベル
電圧及びマスクＲＯＭセルの状態との関係を示す図であ
る。

【図１５】ワード段階昇圧方式を説明するための図であ
る。

【図１６】従来技術における問題点を示す図である。

【符号の説明】

１０第１基準レベル発生回路１１第１基準レベル供給回路１２第１の電流能力増幅回路２０第２基準レベル発生回路２１第２基準レベル供給回路２２第２の電流能力増幅回路３０ワードレベル生成回路３１電圧分割回路３２ワードレベル電流能力増幅回路 LdtbＶ_th 低閾値電圧分布 HdtbＶ_th 高閾値電圧分布Ｖ_thLow 低閾値電圧Ｖ_thhigh 高閾値電圧Ｖ_ref1 第１の基準レベルＶ_ref2 第２の基準レベルＴr _ref1 第１基準ＭＯＳトランジスタＴr _ref2 第２基準ＭＯＳトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルアレイの有する複数のＲＯＭ
セルの各々が、特有の分布幅を有して互いに離間した三
以上の所定数の閾値電圧分布の内、いずれか一つの前記
閾値電圧分布に属する閾値電圧を持つ半導体記憶装置で
あって、順次複数のワードレベル電圧をワード線に印加
するためのワードレベル電圧発生回路を有する半導体記
憶装置において、前記ワードレベル発生回路は、前記所定数の閾値電圧分布の内の一の閾値電圧分布に対
して、当該一の閾値電圧分布より高くて、かつ最も近い
他の閾値電圧分布との間の電圧を特定のワードレベル電
圧として発生するものであり、前記一の閾値電圧分布の内、実質的に最大の電圧値を第
１の基準レベルとして発生し、当該第１の基準レベルに
応じて第１基準信号を出力するための第１の基準レベル
発生回路と、前記他の閾値電圧分布の内、実質的に最小の電圧値を第
２の基準レベルとして発生し、当該第２の基準レベルに
応じて第２基準信号を出力するための第２基準レベル発
生回路と、前記第１及び第２基準信号を受けて、前記第１の基準レ
ベルと前記第２の基準レベルとの間の電圧値を有する前
記特定のワードレベル電圧を生成し、前記ワード線に対
して出力するためのワードレベル生成回路とを備えるこ
とを特徴とする半導体記憶装置。
【請求項２】メモリセルアレイの有する複数のマスク
ＲＯＭセルの各々が、互いに離間した三以上の所定数の
閾値電圧分布であって、夫々に特有の分布幅を有する前
記所定数の閾値電圧分布の内、いずれか一つの前記閾値
電圧分布に属する閾値電圧を持つものである半導体記憶
装置において、順次複数のワードレベル電圧をワード線
に対して印加するするためのワードレベル発生回路であ
って、前記閾値電圧分布の内、一の前記閾値電圧分布と、当該
一の閾値電圧分布より高い電圧値を有する他の前記閾値
電圧分布であって、前記一の閾値電圧分布に対して最も
電圧値の近い前記他の前記閾値電圧分布との間の電圧を
特定の前記ワードレベル電圧として発生するために、前記一の閾値電圧分布の内、実質的に最大の電圧値を第
１の基準レベルとして発生し、当該第１の基準レベルに
応じて第１基準信号を出力するための第１基準レベル発
生回路と、前記他の閾値電圧分布の内、実質的に最小の電圧値を第
２の基準レベルとして発生し、当該第２の基準レベルに
応じて第２基準信号を出力するための第２基準レベル発
生回路と、前記第１及び第２基準信号を受けて、前記第１の基準レ
ベルと前記第２の基準レベルとの間の電圧値を有する前
記特定のワードレベル電圧を生成し、前記ワード線に対
して出力するためのワードレベル生成回路とを備えるこ
とを特徴とするワードレベル発生回路。
【請求項３】メモリセルアレイ及びワードレベル発生
回路を備えており、前記メモリセルアレイの有する複数
のマスクＲＯＭセルの各々は、互いに離間した三以上の
所定数の閾値電圧分布であって、夫々に特有の分布幅を
有する前記所定数の閾値電圧分布の内、いずれか一つの
前記閾値電圧分布に属する閾値電圧を持つものであり、
対応するワード線から順次複数のワードレベル電圧を印
加されるものであり、前記ワードレベル発生回路は、所
定の電圧として前記ワードレベル電圧を前記ワード線に
対して出力するためのものである半導体記憶装置におい
て、前記ワードレベル発生回路は、前記閾値電圧分布の内、一の前記閾値電圧分布と、当該
一の閾値電圧分布より高い電圧値を有する前記閾値電圧
分布であって、前記一の閾値電圧分布に対して最も電圧
値の近い前記閾値電圧分布としての他の前記閾値電圧分
布との間の電圧を前記ワードレベル電圧として発生する
ために、前記一の閾値電圧分布の内、実質的に最大の電圧値を有
する第１の基準レベルを発生し、当該第１の基準レベル
に応じて第１基準信号を出力するための第１基準レベル
発生回路と、前記他の閾値電圧分布の内、実質的に最小の電圧値を有
する第２の基準レベルを発生し、当該第２の基準レベル
に応じて第２基準信号を出力するための第２基準レベル
発生回路と、前記第１及び第２基準信号を受けて、前記第１の基準レ
ベルと前記第２の基準レベルとの間の電圧値を有する前
記ワードレベル電圧を生成すると共に、前記ワード線に
対して出力するためのワードレベル生成回路とを備える
ことを特徴とする半導体記憶装置。
【請求項４】請求項３に記載の半導体記憶装置におい
て、前記ワードレベル生成回路は、前記ワードレベル電圧と
して、前記第１の基準レベルと前記第２の基準レベルと
の中間の電圧を生成すると共に、前記ワード線に対して
出力するためのものであることを特徴とする半導体記憶
装置。
【請求項５】請求項３又は請求項４のいずれかに記載
の半導体記憶装置において、前記第１基準レベル発生回路は、第１の基準レベルを供
給するための第１基準レベル供給回路を備え、前記第１
基準信号を出力するためのものであり、前記第２基準レベル発生回路は、第２の基準レベルを供
給するための第２基準レベル供給回路を備え、前記第２
基準信号を出力するためのものであり、前記ワードレベル生成回路は、前記第１基準信号及び第
２基準信号を受けて、前記第１の基準レベルと前記第２
の基準レベルとの間の電圧を生成するための電圧分割回
路と、該電圧分割回路の出力を受けて電流能力に関する
増幅を行い、前記ワードレベル電圧として出力するため
のワードレベル電流能力増幅回路とを備えていることを
特徴とする半導体記憶装置。
【請求項６】請求項５に記載の半導体記憶装置におい
て、前記第１基準レベル発生回路は、前記第１基準レベル供
給回路の出力を受けて電流能力に関する増幅を行い、前
記第１基準信号として出力するための第１電流能力増幅
回路を備えており、前記第２基準レベル発生回路は、前記第２基準レベル供
給回路の出力を受けて電流能力に関する増幅を行い、前
記第２基準信号として出力するための第２電流能力増幅
回路を更に備えていることを特徴とする半導体記憶装
置。
【請求項７】請求項５又は請求項６のいずれかに記載
の半導体記憶装置において、前記第１基準レベル供給回路は、少なくとも一つの第１
基準ＭＯＳトランジスタを備えており、当該第１基準ＭＯＳトランジスタは、前記第１の基準レ
ベルを閾値電圧として有するものであり、前記第２基準レベル供給回路は、少なくとも一つの第２
基準ＭＯＳトランジスタを備えており、当該第２基準ＭＯＳトランジスタは、前記第２の基準レ
ベルを閾値電圧として有するものであることを特徴とす
る半導体記憶装置。
【請求項８】請求項７に記載の半導体記憶装置におい
て、前記第１基準ＭＯＳトランジスタ及び第２基準ＭＯＳト
ランジスタは、夫々、ゲートとドレインとをダイオード
接続されており、前記第１基準レベル供給回路は、前記ダイオード接続さ
れた前記第１基準ＭＯＳトランジスタのドレイン電位を
前記第１の基準レベルとして供給するためのものであ
り、前記第２基準レベル供給回路は、前記ダイオード接続さ
れた前記第２基準ＭＯＳトランジスタのドレイン電位を
前記第２の基準レベルとして供給するためのものである
ことを特徴とする半導体記憶装置。
【請求項９】請求項７又は請求項８のいずれかに記載
の半導体記憶装置において、前記第１基準レベル供給回路は、前記第１基準ＭＯＳト
ランジスタと隣接するようにして設けられた複数の第１
周囲ＭＯＳトランジスを備えており、前記第１基準ＭＯＳトランジスタは、当該第１基準ＭＯ
Ｓトランジスタの有する不純物拡散層に対して、前記一
の閾値電圧分布に属する閾値電圧を有する前記マスクＲ
ＯＭセルに対するドーズ量と同じ量の不純物を拡散され
ており、前記第１周囲ＭＯＳトランジスタは、当該第１周囲ＭＯ
Ｓトランジスタの有する不純物拡散層に対して、最大閾
値電圧分布に属する閾値電圧を有する前記マスクＲＯＭ
セルに対するドーズ量と同じ量の不純物を拡散されてお
り、前記最大閾値電圧分布は、前記所定数の閾値電圧分布の
内、最大の電圧値を有する閾値電圧分布であり、前記第２基準レベル供給回路は、前記第２基準ＭＯＳト
ランジスタと隣接するようにして設けられた複数の第２
周囲ＭＯＳトランジスを備えており、前記第２基準ＭＯＳトランジスタは、当該第２基準ＭＯ
Ｓトランジスタの有する不純物拡散層に対して、前記他
の閾値電圧分布に属する閾値電圧を有する前記マスクＲ
ＯＭセルに対するドーズ量と同じ量の不純物を拡散され
ており、前記第２周囲ＭＯＳトランジスタは、当該第２周囲ＭＯ
Ｓトランジスタの有する不純物拡散層に対して、最小閾
値電圧分布に属する閾値電圧を有する前記マスクＲＯＭ
セルに対するドーズ量と同じ量の不純物を拡散されてお
り、前記最小閾値電圧分布は、前記所定数の閾値電圧分布の
内、最小の電圧値を有する閾値電圧分布であることを特
徴とする半導体記憶装置。
【請求項１０】請求項３乃至請求項９のいずれかに記
載の半導体記憶装置において、前記所定数は三以上の整数であり、前記ワードレベル発生回路は、当該所定数の閾値電圧分
布における隣接する閾値電圧分布を構成する一組の閾値
電圧分布毎に、夫々の一組の閾値電圧分布間の電圧とし
て前記ワードレベル電圧を生成するためのものであり、
前記一組の閾値電圧分布毎に、低い電圧値を有する一方
を前記一の閾値電圧分布とし、高い電圧値を有する他方
を前記他の閾値電圧分布として、夫々に対応した前記第
１基準レベル発生回路、前記第２基準レベル発生回路、
及び当該二つの閾値電圧分布間の電圧値を有する前記ワ
ードレベル電圧を生成するための前記ワードレベル生成
回路を備えることを特徴とする半導体記憶装置。
【請求項１１】一の閾値電圧分布と、当該一の閾値電
圧分布に隣接すると共に当該一の閾値電圧分布より高い
電圧値を持つ他の閾値電圧分布とのいずれか一方に属す
る複数のマスクＲＯＭセルを有するメモリセルアレイを
備える半導体記憶装置において、前記複数のマスクＲＯ
Ｍセルが前記一の閾値電圧分布及び他の閾値電圧分布の
いずれに属するかを判定するために、前記複数のマスク
ＲＯＭセルに対応するワード線に対して、順次複数の所
定の電圧値を有するワードレベル電圧を供給するワード
レベル電圧供給方法であって、前記所定の電圧値として、前記一の閾値電圧分布におけ
る実質的に最大の電圧値である第１の基準レベルと前記
他の閾値電圧分布における実質的に最小の電圧値である
第２の基準レベルとを発生し、前記第１及び第２の基準
レベルに基づいて前記第１の基準レベルと前記第２の基
準レベルとの間の電圧値を有するワードレベル電圧を供
給することを特徴とするワードレベル電圧供給方法。
【請求項１２】半導体記憶装置の有するメモリセルア
レイが、三以上の整数である所定数の閾値電圧分布の内
のいずれかに属する閾値電圧を持つ複数のマスクＲＯＭ
セルを備えており、前記所定数の閾値電圧分布における
隣接する閾値電圧分布を構成する一組の閾値電圧分布毎
に、低い電圧値を有する閾値電圧分布を一の閾値電圧分
布とし、高い電圧値を有する閾値電圧分布を他の閾値電
圧分布として、当該複数のマスクＲＯＭセルの持つ閾値
電圧が、前記一の閾値電圧分布以下の電圧値を有する
か、前記他の閾値電圧分布以上の電圧値を有するかを判
定するために、当該マスクＲＯＭセルの夫々に対応する
ワード線に対して、順次複数の所定の電圧値を有するワ
ードレベル電圧を供給するワードレベル電圧供給方法で
あって、前記所定の電圧値として、前記一の閾値電圧分布におけ
る実質的に最大の電圧値である第１の基準レベルと前記
他の閾値電圧分布における実質的に最小の電圧値である
第２の基準レベルとを発生し、前記第１及び第２の基準
レベルに基づいて前記第１の基準レベルと前記第２の基
準レベルとの間の電圧値を有するワードレベル電圧を供
給することを特徴とするワードレベル電圧供給方法。
【請求項１３】請求項１２に記載のワードレベル電圧
供給方法であって、前記一の閾値電圧分布に属する閾値電圧を有する前記マ
スクＲＯＭセルに対するドーズ量と同じ量の不純物が不
純物拡散層に対して拡散された第１基準ＭＯＳトランジ
スタと、該第１基準ＭＯＳトランジスタに隣接する複数
のＭＯＳトランジスタであって、前記所定数の閾値電圧
分布の内、最大の電圧値を有する閾値電圧分布に属する
閾値電圧を持つ前記マスクＲＯＭセルに対するドーズ量
と同じ量の不純物が不純物拡散層に対して拡散された複
数の第１周囲ＭＯＳトランジスタと備える第１ＭＯＳト
ランジスタアレイを用意し、前記第１ＭＯＳトランジスタアレイの備える前記第１基
準ＭＯＳトランジスタの閾値電圧を前記第１の基準レベ
ルとし、前記他の閾値電圧分布に属する閾値電圧を有する前記マ
スクＲＯＭセルに対するドーズ量と同じ量の不純物が不
純物拡散層に対して拡散された第２基準ＭＯＳトランジ
スタと、該第２基準ＭＯＳトランジスタに隣接する複数
のＭＯＳトランジスタであって、前記所定数の閾値電圧
分布の内、最小の電圧値を有する閾値電圧分布に属する
閾値電圧を持つ前記マスクＲＯＭセルに対するドーズ量
と同じ量の不純物が不純物拡散層に対して拡散された複
数の第２周囲ＭＯＳトランジスタと備える第２ＭＯＳト
ランジスタアレイを用意し、前記第２ＭＯＳトランジスタアレイの備える前記第２基
準ＭＯＳトランジスタの閾値電圧を前記第２の基準レベ
ルとすることを特徴とするワードレベル電圧供給方法。
【請求項１４】メモリセルアレイを有し、且つ、当該
メモリセルアレイが、互いに離間した三以上の整数であ
る所定数の閾値電圧分布の内のいずれかに属する閾値電
圧を持つ複数のマスクＲＯＭセルを備えている半導体記
憶装置において、前記所定数の閾値電圧分布における隣
接する閾値電圧分布を構成する一組の閾値電圧分布毎
に、低い電圧値を有する閾値電圧分布を一の閾値電圧分
布とし、高い電圧値を有する閾値電圧分布を他の閾値電
圧分布として、当該複数のマスクＲＯＭセルの持つ閾値
電圧が、前記一の閾値電圧分布以下の電圧値を有する
か、前記他の閾値電圧分布以上の電圧値を有するかを判
定する際に、当該マスクＲＯＭセルの夫々に対応するワ
ード線に対して所定の電圧値を有するワードレベル電圧
を供給するために、当該ワードレベル電圧を発生させる
ためのワードレベル発生回路であって、所定の電圧値として、前記一の閾値電圧分布における実
質的に最大の電圧値である第１の基準レベルと前記他の
閾値電圧分布における実質的に最小の電圧値である第２
の基準レベルとの間の電圧値を有するワードレベル電圧
を発生させることを特徴とするワードレベル発生回路。