KR100275986B1 - 전압 발생 회로 - Google Patents

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Abstract

전압 발생 회로는, 소스 단자에 전원 전압이 제공되는 부하 트랜지스터 회로, 소스 단자가 부하 트랜지스터 회로의 드레인 단자와 접속되는 트랜스퍼 게이트 회로, 드레인 단자가 트랜스퍼 게이트 회로의 드레인 단자와 접속되며 소스 단자가 접지된 클램프 회로, 및 클램프 회로의 드레인 단자와 트랜스퍼 게이트 회로의 게이트 단자 사이에 제공되는 인버터 회로로 구성된다. 부하 트랜지스터의 게이트 단자에는 CEB (Chip Enable) 신호가 제공된다. 클램프 회로의 게이트 단자는 부하 트랜지스터 회로의 드레인 단자와 접속된다. 부하 트랜지스터 회로의 드레인 단자, 트랜스퍼 게이트 회로의 소스 단자 및 클램프 회로의 게이트 단자는 함께 접속되어, 일정 전압을 출력하는 전압 발생 회로의 출력 단자로 동작한다. 인버터 회로의 논리 문턱 전압 만큼 높은 전압이 클램프 회로의 드레인 단자에 인가될 경우, 트랜스퍼 게이트 회로가 그 인버터 회로의 반전에 의해 OFF 로 되어, 비정상적인 고전압의 인가 및 접합 파괴로부터 클램프 회로를 보호할 수 있게 된다.

Description

전압 발생 회로{VOLTAGE GENERATOR CIRCUIT}
본 발명은 전압 발생 회로에 관한 것으로, 특히, 각 비트에 3 개 이상의 값을 기억할 수 있는 다중값 (multivalued) 메모리 소자를 구비한 마스크 ROM 에 사용되는 전압 발생 회로에 관한 것이다.
예를 들면, 일정 전압을 발생할 수 있는 전압 발생 회로가 마스크 ROM (mask Read Only Memory) 에 사용되고 있다. 최근, ROM 의 집적도를 증대시키기 위해, 마스크 ROM 에 대해, 각 비트에 2 개 이상의 값을 저장하여 유지할 수 있는 다중값 메모리 셀이 제안되고 있다. 예를 들어, 다중값 메모리 셀 내에는 이온 주입법을 사용하여, 4 개의 문턱 전압, 즉, 접지 레벨보다 약간 더 높은 제 1 문턱 전압, 제 1 문턱 전압보다 약간 더 높은 제 2 문턱 전압, 제 2 문턱 전압보다는 약간 더 높고 전원 전압보다는 더 낮은 제 3 문턱 전압 및 전원 전압보다 더 높은 제 4 문턱 전압이 설정될 수 있다.
도 1 은 일본 특허 출원 제 97-320827 호에서 본 발명자들에 의해 종래 제안된 전압 발생 회로를 개략적으로 나타낸 회로도이다. 도 1 을 참조하면, 전압 발생 회로는 차동 증폭 회로 (600) 및 기준 전압 발생 회로 (601) 로 구성되어 있다. 기준 전압 발생 회로 (601) 는 부하 MOS 트랜지스터 회로 (602)(트랜지스터 Q602) 및 클램프 회로 (전압 클램프; 603)(마스크 ROM 의 메모리 셀과 동일 구조 및 동일 치수를 갖는 트랜지스터 Q603) 로 구성된다. 부하 MOS 트랜지스터 회로 (602) 를 구성하는 트랜지스터 (Q602) 는 P-채널 MOS 트랜지스터이며, 클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 는 N-채널 MOS 트랜지스터이다. 부하 MOS 트랜지스터 회로 (602) 의 소스 단자에는 전원 전압이 제공된다. 부하 MOS 트랜지스터 회로 (602) 및 클램프 회로 (603) 의 드레인 단자들은 함께 접속된다. 클램프 회로 (603) 의 드레인 단자와 게이트 단자는 함께 접속된다. 클램프 회로 (603) 의 소스 단자는 접지된다. 클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 에서는, 상술한 4 개의 문턱 전압으로부터 선택된 문턱 전압이 설정된다.
이하, 도 1 의 전압 발생 회로의 동작을, 주로, 기준 전압 발생 회로 (601) 의 동작에 대해 설명한다.
부하 MOS 트랜지스터 회로 (602) 는, 인에이블 레벨 (LOW) 의 CEB 신호가 부하 MOS 트랜지스터 회로 (602) 의 게이트 단자에 제공되는 한, 클램프 회로 (603) 로 전류를 통과시킨다.
클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 의 문턱 전압이 제 1 문턱전압 (VT1) 과 동일하게 설정되는 경우, 클램프 회로 (603) 의 구동 능력이 부하 MOS 트랜지스터 회로 (602) 의 구동 능력에 비해 충분히 높게 설정되게 되면, 기준 전압 발생 회로 (601) 의 출력 단자 전압 (CVOUT601) 이 제 1 문턱 전압 (VT1) 과 거의 동일하게 된다.
클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 의 문턱 전압이 제 2 문턱전압 (VT2) 과 동일하게 설정되는 경우, 클램프 회로 (603) 의 구동 능력이 부하 MOS 트랜지스터 회로 (602) 의 구동 능력에 비해 충분히 높게 설정되게 되면, 기준 전압 발생 회로 (601) 의 출력 단자 전압 (CVOUT601) 이 제 2 문턱 전압 (VT2) 과 거의 동일하게 된다.
클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 의 문턱 전압이 제 3 문턱전압 (VT3) 과 동일하게 설정되는 경우, 클램프 회로 (603) 의 구동 능력이 부하 MOS 트랜지스터 회로 (602) 의 구동 능력에 비해 충분히 높게 설정되게 되면, 기준 전압 발생 회로 (601) 의 출력 단자 전압 (CVOUT601) 이 제 3 문턱 전압 (VT3) 과 거의 동일하게 된다.
클램프 회로 (603) 를 구성하는 트랜지스터 (Q603) 의 문턱 전압이 제 4 문턱전압 (VT4) 과 동일하게 설정되는 경우, 클램프 회로 (603) 의 구동 능력이 부하 MOS 트랜지스터 회로 (602) 의 구동 능력에 비해 충분히 높게 설정되게 되면, 기준 전압 발생 회로 (601) 의 출력 단자 전압 (CVOUT601) 은 전원 전압과 거의 동일하게 된다.
실제로, 문턱 전압 (VT1, VT2 및 VT3) 을 갖는 상기 3 가지 경우에서, 기준 전압 발생 회로 (601) 의 출력 단자 전압 (CVOUT601) 은 부하 MOS 트랜지스터 회로 (602) 및 클램프 회로 (603) 의 구동 능력에 따라 문턱 전압보다 약간 더 높은 값을 갖는다. 기준 전압 발생 회로 (601) 의 출력 구동 능력을 증대시키기 위해, 차동 증폭 회로 (600) 가 기준 전압 발생 회로 (601) 에 접속된다. 전압 발생 회로의 출력은 마스크 ROM 등의 워드 라인에 제공된다.
도 2 는 도 1 의 전압 발생 회로의 기준 전압 발생 회로 (601) 대신에 사용될 수 있는 또다른 기준 전압 발생 회로를 개략적으로 나타낸 회로도이다. 도 2 의 기준 전압 발생 회로는 병렬로 접속된 복수의 클램프 회로 (701-705) 를 갖는다.
도 2 의 기준 전압 발생 회로의 경우에서는, 부하 MOS 트랜지스터 회로 (700) 에 접속된 5 개 클램프 회로 (701-705) 를 병렬 접속하여, 클램프 회로 (즉, 클램프 회로 701-705) 의 높은 구동 능력을 얻을 수 있다. 따라서, 도 1 의 전압 발생 회로의 경우에 비해, 전압 발생 회로의 출력 전압을 클램프 회로 (701-705) 에 설정된 문턱 전압에 더 빨리 도달하게 하는 것이 가능하게 된다.
그러나, 상술한 전압 발생 회로는 다음과 같은 결점을 포함한다.
첫째, 도 1 의 전압 발생 회로의 경우에는, 기준 전압 발생 회로 (601) 의 클램프 회로 (603) 의 문턱 전압이 가장 높은 제 4 의 문턱 전압 (VT4) 과 동일하게 설정될 경우에, 전원 전압 등의 변화로 인해, 단자 (기준 전압 발생 회로 (601) 의 출력 단자 및 클램프 회로 (603) 의 드레인 (게이트) 단자임) 전압 (CVOUT601) 이 비정상적으로 높아지게 되어, 클램프 회로 (603) 의 드레인 단자에 비정상적으로 높은 전압이 인가되게 된다. 따라서, 제한된 접합 내전압을 갖는 클램프 회로 (603) 에 사용되는 트랜지스터 (Q603) 는 고전압을 견딜 수 없게 되어, 항복으로 인한 오동작이 그 트랜지스터 (Q603) 에서 발생하게 된다.
그 문제는, 클램프 회로 (603) 에 사용되는 트랜지스터 (Q603) 가 마스크 ROM 의 메모리 셀과 동일 구조 및 동일 치수를 갖도록 형성되어, 그 접합 내전압 및 게이트 내전압이 낮아지게 되기 때문에 발생된다.
둘째, 도 2 의 전압 발생 회로의 경우에는, 예를 들면, 병렬 접속된 5 개 클램프 회로 (701-705) 중에서 1 개의 클램프 회로 (705) 의 문턱 전압이 제조상 등의 문제로 인해 극히 낮게 설정될 수도 있다. 그러한 경우, 그 클램프 회로 (705) 의 매우 낮은 문턱 전압으로 인해 전압 발생 회로의 출력 전압이 낮아지게 된다.
그 문제는, 도 2 의 전압 발생 회로의 각 클램프 회로 (701-705) 가 "다이오드 접속" 을 사용하기 때문에, 즉, 클램프 회로의 게이트 단자 및 드레인 단자가 함께 접속되기 때문에 발생된다. 도 3 은 도 2 의 전압 발생 회로의 클램프 (701-705) 회로 특성을 나타낸 그래프이다. 도 3 에 도시된 바와 같이, 클램프 회로 (701-705) 중 하나 (도 3 의 클램프 회로 (705)) 의 문턱 전압이 낮을 경우에는, 그 클램프 회로 (705) 의 낮은 문턱 전압으로 인해 기준 전압 발생 회로의 출력 전압 (또는 그 전압 발생 회로의 출력 전압) 이 미리 지정된 출력보다 더 낮아지게 된다.
따라서, 본 발명의 주 목적은, 회로 신뢰성이 향상되면서도, 출력 전압의 변화가 저감되어, 다중값 셀을 사용하는 마스크 ROM 의 동작 신뢰성을 확보할 수 있는 전압 발생 회로를 제공하는 데 있다.
본 발명의 제 1 양태에 따르면, 소스 단자에 전원 전압이 제공되는 부하 트랜지스터 회로, 소스 단자가 부하 트랜지스터 회로의 드레인 단자와 접속되는 트랜스퍼 (transfer) 게이트 회로, 및 드레인 단자가 트랜스퍼 게이트 회로의 드레인 단자와 접속되며 소스 단자가 접지되는 클램프 회로를 포함하는 전압 발생 회로가 제공된다. 상기 전압 발생 회로에서, 부하 트랜지스터 회로의 게이트 단자에 CEB 신호가 제공된다. 트랜스퍼 게이트 회로의 게이트 단자에는 반전된, 트랜스퍼 게이트 회로의 드레인 단자 신호가 제공된다. 클램프 회로의 게이트 단자는 부하 트랜지스터 회로의 드레인 단자와 접속된다. 부하 트랜지스터 회로의 드레인 단자, 트랜스퍼 게이트 회로의 소스 단자 및 클램프 회로의 게이트 단자는 함께 접속되어, 일정 전압을 출력하는 전압 발생 회로의 출력 단자로 동작한다.
본 발명의 제 2 양태에 따르면, 제 1 양태에 있어서, 상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성된다.
본 발명의 제 3 양태에 따르면, 제 1 양태에 있어서, 상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성된다.
본 발명의 제 4 양태에 따르면, 제 1 양태에 있어서, 입력 단자가 클램프 회로의 드레인 단자와 접속되고 출력 단자가 트랜스퍼 게이트 회로의 게이트 단자와 접속된 인버터 회로가, 반전된, 트랜스퍼 게이트 회로의 드레인 단자 신호를 얻기 위해 제공된다.
본 발명의 제 5 양태에 따르면, 제 4 양태에 있어서, 상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성된다.
본 발명의 제 6 양태에 따르면, 제 4 양태에 있어서, 상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성된다.
본 발명의 제 7 양태에 따르면, 제 1 양태에 있어서, 제 1 입력 단자가 클램프 회로의 드레인 단자와 접속되고 제 2 입력 단자에 CEB 신호가 제공되며 출력 단자가 트랜스퍼 게이트 회로의 게이트 단자와 접속된 NOR 회로가, 반전된 트랜스퍼 게이트 회로의 드레인 단자 신호를 얻기 위해 제공된다.
본 발명의 제 8 양태에 따르면, 제 7 양태에 있어서, 상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성된다.
본 발명의 제 9 양태에 따르면, 제 7 양태에 있어서, 상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성된다.
본 발명의 제 10 양태에 따르면, 제 1 양태에 있어서, 상기 전압 발생 회로는 구동 능력을 증대시키기 위해 출력 단자에 접속된 차동 증폭기를 더 포함한다.
본 발명의 제 11 양태에 따르면, 제 10 양태에 있어서, 상기 전압 발생 회로는, 복수의 문턱 전압으로부터 선택된 문턱 전압이 기록 데이터에 따라 설정되는 다중값 메모리 셀을 구비한 반도체 메모리 장치에 인가된다.
본 발명의 목적 및 특징은 첨부 도면과 함께 다음의 상세한 설명을 참고하면 더욱 명백해질 것이다.
도 1 은 본 발명자가 제안한 종래의 전압 발생 회로를 개략적으로 나타낸 회로도.
도 2 는 도 1 의 전압 발생 회로의 기준 전압 발생 회로 대신에 사용될 수 있는 또다른 기준 전압 발생 회로를 개략적으로 나타낸 회로도.
도 3 은 도 2 의 전압 발생 회로의 클램프 회로 특성을 나타낸 그래프.
도 4 는 본 발명의 제 1 실시예에 따른 전압 발생 회로를 개략적으로 나타낸 회로도.
도 5 는 도 4 의 전압 발생 회로에서 사용된 인버터 회로의 동작을 나타낸 그래프.
도 6 은 본 발명의 제 2 실시예에 따른 전압 발생 회로를 개략적으로 나타낸 회로도.
도 7 은 본 발명의 제 3 실시예에 따른 전압 발생 회로를 개략적으로 나타낸 회로도.
도 8 은 도 7 의 전압 발생 회로의 클램프 회로 특성을 나타낸 그래프.
도 9 는 본 발명의 제 4 실시예에 따른 전압 발생 회로를 개략적으로 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 400, 401, 602 : 부하 MOS 트랜지스터 회로
101 : 트랜스퍼 게이트 회로 102 : 인버터 회로
103, 301, 302, 303, 304, 305, 603, 701, 702, 703, 704, 705 :클램프 회로
202 : NOR 회로 600 : 차동 증폭 회로
601 : 기준 전압 발생 회로 Vcc : 전원 전압
이하, 도면을 참조하여, 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 4 는 본 발명의 제 1 실시예에 따른 전압 발생 회로를 나타낸 개략 회로도이다. 도 4 를 참조하면, 제 1 실시예의 전압 발생 회로는 부하 MOS 트랜지스터 회로 (100)(P-채널 트랜지스터), 트랜스퍼 게이트 회로 (101)(N-채널 트랜지스터), 인버터 회로 (102) 및 클램프 회로 (103)(N-채널 트랜지스터) 로 구성되어 있다.
부하 MOS 트랜지스터 회로 (100) 는, 그 소스 단자에 전원 전압 (Vcc) 이 제공되며, 그 드레인 단자는 트랜스퍼 게이트 회로 (101) 의 소스 단자에 접속된다. CEB 신호는 부하 MOS 트랜지스터 회로 (100) 의 게이트 단자에 제공된다. 트랜스퍼 게이트 회로 (101) 의 드레인 단자는 클램프 회로 (103) 의 드레인 단자와 접속되며, 트랜스퍼 게이트 회로 (101) 의 게이트 단자에는 인버터 회로 (102) 의 출력이 제공된다. 트랜스퍼 게이트 회로 (101) 의 드레인 단자 (클램프 회로 (103) 의 드레인 단자) 는 인버터 회로 (102) 의 입력 단자에 접속된다. 클램프 회로 (103) 의 소스 단자는 접지되며, 클램프 회로 (103) 의 게이트 단자는 부하 MOS 트랜지스터 회로 (100) 의 드레인 단자 (트랜스퍼 게이트 회로 (101) 의 소스 단자) 와 접속된다.
부하 MOS 트랜지스터 회로 (100) 의 드레인 단자, 트랜스퍼 게이트 회로 (101) 의 소스 단자 및 클램프 회로 (103) 의 게이트 단자는 전압 발생 회로의 출력 단자 (CVOUT) 로서 함께 접속된다.
클램프 회로 (103) 에는, 각 비트에 3 개 이상의 값을 기억할 수 있는 메모리 셀을 구비한 마스크 ROM 에 전압 발생 회로가 인가될 수 있도록, 복수의 문턱 전압으로부터 선택된 문턱 전압이 설정된다. 예를 들면, 4 개의 문턱 전압으로부터 선택된 문턱 전압은, 제 1 문턱 전압은 접지 레벨보다 약간 더 높게, 제 2 문턱 전압은 제 1 문턱 전압보다 약간 더 높게, 제 3 문턱 전압은 제 2 문턱 전압보다는 약간 더 높고 전원 전압 (Vcc) 보다는 약간 더 낮게, 및 제 4 문턱 전압은 전원 전압보다 더 높게, 클램프 회로 (103) 에서 설정된다.
인버터 회로 (102) 는, 그 입력 단자 전압이 그 논리 문턱 전압을 넘어갈 때, 출력 전압을 전환한다 (LOW 에서 HIGH 로 또는 HIGH 에서 LOW 로). 기본적으로, 인버터 회로 (102) 의 논리 문턱 전압은 클램프 회로 (103) 의 문턱 전압보다 더 높게 설정된다. 그러나, 클램프 회로 (103) 의 문턱 전압이 전원 전압보다 더 높게 설정되는 경우에도, 인버터 회로 (102) 의 논리 문턱 전압은 클램프 회로 (103) 의 접합 내전압보다 더 낮게 설정된다.
또한, 도 4 에 도시된 전압 발생 회로는 본 발명자들에 의해 제안된, 도 1 에 도시된 종래의 전압 발생 회로의 기준 전압 발생 회로 (601) 에 대응된다. 도 4 의 전압 발생 회로를 다중값 메모리 셀을 구비한 마스크 ROM 에 인가하기 위해, 도 4 의 전압 발생 회로의 출력 구동 능력을 증대시키는, 도 1 의 차동 증폭 회로 (600) 와 같은 증폭 회로가 도 4 의 전압 발생 회로에 부가되는 것이 바람직하다. 그러나, 그 증폭 회로없이도, 도 4 의 전압 발생 회로가 일정 전압을 발생시키는 데 사용될 수 있다.
다음, 제 1 실시예의 전압 발생 회로의 동작에 대해 설명한다.
소스 단자에 전원 전압이 제공되는 부하 MOS 트랜지스터 회로 (100) 는, 인에이블 레벨 (LOW) 의 CEB 신호가 그 게이트 단자에 제공되는 한, 전류를 트랜스퍼 게이트 회로 (101) 및 클램프 회로 (103) 로 통과시킨다. 클램프 회로 (103) 는 그 드레인 단자 전압이 그 문턱 전압에 도달할 때까지 전류를 통과시킨다. 클램프 회로 (103) 의 드레인 단자 (즉, 트랜스퍼 게이트 회로 (101) 의 드레인 단자) 전압이 인버터 회로 (102) 의 논리 문턱 전압에 도달할 때, 인버터 회로 (102) 의 출력이 HIGH 에서 LOW 로 전환되게 되어, 트랜스퍼 게이트 회로 (101) 가 ON 에서 OFF 로 전환된다. 인버터 회로 (102) 가 그 논리 문턱 전압에 따라 스위칭을 수행하므로, 클램프 회로 (103) 의 드레인 단자에 고전압 (인버터 회로 (102) 의 논리 문턱 전압보다 더 높음) 이 인가되는 것을 방지할 수 있다.
도 5 는 인버터 회로 (102) 의 동작을 나타낸 그래프이다.
인버터 회로 (102) 의 출력 전압은 도 4 에 도시된 단자 (T) (즉, 인버터 회로 (102) 의 입력 단자, 클램프 회로 (103) 의 드레인 단자 등) 에서의 전압에 따라 High 와 Low 사이에서 전환된다. 단자 (T) 의 전압이 인버터 회로 (102) 의 논리 문턱 전압을 통과할 때, 스위칭이 일어난다. 인버터 회로 (102) 의 출력 전압이 HIGH 인 경우 (즉, 단자 (T) 의 전압이 인버터 회로 (102) 의 논리 문턱 전압보다 더 낮은 경우), 트랜스퍼 게이트 회로 (101) 는 ON 이 되고, 인버터 회로 (102) 의 출력 전압이 LOW 인 경우 (즉, 단자 (T) 의 전압이 그 논리 문턱 전압보다 더 높은 경우), 트랜스퍼 게이트 회로 (101) 는 OFF 가 된다. 이와 같은 동작에 의해, 비정상적인 고전압이 클램프 회로 (103) 의 드레인 단자에 인가되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 전압 발생 회로에서는, 비정상적인 고전압이 클램프 회로 (103) 의 드레인 단자에 인가되는 것을 방지함으로써, 클램프 회로 (103) 를 구성하는 트랜지스터의 접합 파괴를 피할 수 있게 된다. 따라서, 출력 전압의 변화가 감소되어, 전압 발생 회로의 회로 신뢰성을 향상시킬 수 있게 된다. 제 1 실시예의 전압 발생 회로가 다중값 메모리 셀을 구비한 마스크 ROM 에 인가될 경우, 마스크 ROM 의 동작 신뢰성을 확보할 수 있다.
도 6 은 본 발명의 제 2 실시예에 따른 전압 발생 회로를 나타낸 개략 회로도이다. 도 6 을 참조하면, 제 2 실시예의 전압 발생 회로는 부하 MOS 트랜지스터 회로 (100)(P-채널 트랜지스터), 트랜스퍼 게이트 회로 (101)(N-채널 트랜지스터), 클램프 회로 (103)(N-채널 트랜지스터) 및 NOR 회로 (202) 로 구성되어 있다.
제 2 실시예에서는, 제 1 실시예의 인버터 회로 (102) 가 NOR 회로 (202) 로 대체된다. NOR 회로 (202) 의 일 입력 단자는 부하 MOS 트랜지스터 회로 (100) 의 게이트 단자와 접속되며, CEB 신호가 그 입력 단자에 제공된다. 제 1 실시예의 인버터 회로 (102) 와 동일한 방식으로, NOR 회로 (202) 의 다른 입력 단자가 단자 (T) (클램프 회로 (103) 의 드레인 단자) 와 접속되며, NOR 회로 (202) 의 출력 단자는 트랜스퍼 게이트 회로 (101) 의 게이트에 접속된다.
이미 설명한 바와 같이, 도 6 에 도시된 전압 발생 회로는 도 1 에 도시된 전압 발생 회로의 기준 전압 발생 회로 (601) 에 대응된다. 도 6 의 전압 발생 회로를 다중값 메모리 셀을 구비한 마스크 ROM 에 인가하기 위해, 도 1 의 차동 증폭 회로 (600) 와 같은 증폭 회로가 도 6 의 전압 발생 회로에 부가되는 것이 바람직하다. 그러나, 그 증폭 회로없이도, 일정 전압을 발생시키는 데 도 6 의 전압 발생 회로를 사용할 수 있다.
이하, 제 2 실시예의 전압 발생 회로의 동작을 설명한다.
CEB 신호가 인에이블 레벨 (LOW) 일 경우, NOR 회로 (202) 는 제 1 실시예의 인버터 회로 (102) 와 동일한 방식으로 동작하고, 단자 (T) 의 HIGH/LOW 값을 반전시키며, 이와 같이, 도 6 의 전압 발생 회로가 제 1 실시예와 동일한 방식으로 동작하게 된다.
CEB 신호가 디스에이블 (disabling) 레벨 (HIGH) 일 경우, NOR 회로 (202) 의 출력이 LOW 가 되고, 트랜스퍼 게이트 회로 (101) (부하 MOS 트랜지스터 회로 (100) 도 포함) 는 OFF 가 되므로, 전원 전압의 변화에 관계 없이 고전압이 클램프 회로 (103) 의 드레인 단자에 인가되지 않게 되어, 클램프 회로 (103) 가 손상되는 것을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명의 제 2 실시예에 따른 전압 발생 회로에 의해, 제 1 실시예에서와 유사하게 비정상적인 고전압이 클램프 회로 (103) 의 드레인 단자에 인가되는 것을 방지할 수 있다. 따라서, 제 1 실시예에서의 효과와 동일한 효과를 얻을 수 있게 된다.
도 7 은 본 발명의 제 3 실시예에 따른 전압 발생 회로를 나타낸 개략 회로도이다. 도 7 을 참조하면, 제 3 실시예의 전압 발생 회로는 부하 MOS 트랜지스터 회로 (100)(P-채널 트랜지스터), 트랜스퍼 게이트 회로 (101)(N-채널 트랜지스터), 인버터 회로 (102) 및 클램프 회로 (301-305)(N-채널 트랜지스터) 로 구성되어 있다.
제 3 실시예에서는, 제 1 실시예의 클램프 회로 (103) 대신에 5 개의 클램프 회로 (301-305) 가 병렬로 함께 접속된다. 병렬 접속에 의해, 클램프 회로 (301-305) 의 구동 능력이 임의로 더 높게 설정될 수 있다. 또한, 클램프 회로의 수는 충분히 변화될 수 있다.
도 8 은 클램프 회로 (301-305) 의 특성을 나타낸 그래프이다. 도 8 에 도시된 바와 같이, 각 클램프 회로 (301-305) 는, 클램프 회로의 단자들이 도 2 와 도 3 의 경우와 같은 다이오드 접속으로 접속되지 않으므로, 그 구동 능력에 따른 정상적인 Vd-Id 특성을 나타낸다. 따라서, 하나의 클램프 회로 (예를 들면, 도 8 에 도시된 클램프 회로 (301)) 의 특성이 도 8 에 도시된 다른 클램프 회로들의 특성과 다른 경우에도, 클램프 회로 (301-305) 의 병렬 접속점을 통과하는 전류는 각 클램프 회로 (301-305) 를 통과하는 전류의 합과 같게 되므로 (클램프 회로 (301-305) 의 구동 능력의 합에 의존함), 클램프 회로 (301) 의 효과가 평균하여 1/5 이 되게 된다.
상술한 바와 같이, 본 발명의 제 3 실시예에 따른 전압 발생 회로에 의해, 클램프 회로 (301-305) 의 구동 능력은 병렬 접속으로 부하 MOS 트랜지스터 회로 (100) 보다 임의로 더 높게 설정될 수 있어, 전압 발생 회로의 응답이 향상될 수 있게 된다. 또한, 제 3 실시예의 클램프 회로 (301-305) 는 도 2 와 도 3 의 경우와 같이 다이오드 접속으로 접속되지 않으므로, 도 2 와 도 3 의 경우와는 달리, 하나의 클램프 회로의 특성이 병렬 접속된 다른 클램프 회로들의 특성과 상이한 경우에도, 클램프 회로 (301-305) 가 신뢰할 만한 특성을 나타낼 수 있다.
도 9 는 본 발명의 제 4 실시예에 따른 전압 발생 회로를 나타낸 개략 회로도이다. 도 9 를 참조하면, 제 4 실시예의 전압 발생 회로는 제 1 부하 MOS 트랜지스터 회로 (400)(P-채널 트랜지스터), 제 2 부하 MOS 트랜지스터 회로 (401)(P-채널 트랜지스터), 트랜스퍼 게이트 회로 (101)(N-채널 트랜지스터), 인버터 회로 (102) 및 클램프 회로 (103)(N-채널 트랜지스터) 로 구성되어 있다.
제 4 실시예에서는, 제 1 실시예에서의 부하 MOS 트랜지스터 회로 (100) 대신에, 제 1 부하 MOS 트랜지스터 회로 (400) 과 제 2 부하 MOS 트랜지스터 회로 (401) 가 사용된다. 그 부하 MOS 트랜지스터 회로 (400 과 401) 의 게이트 단자에 CEB 가 제공된다. 직렬 접속으로, 부하 MOS 트랜지스터 회로 (400 과 401) 의 구동 능력이 더 낮게 설정될 수 있다. 부가하면, 부하 MOS 트랜지스터 회로의 수는 충분히 변화될 수 있다.
상술한 바와 같이, 본 발명의 제 4 실시예에 따른 전압 발생 회로에 의해, 부하 MOS 트랜지스터 회로 (즉, 부하 MOS 트랜지스터 회로 401 과 402) 의 구동 능력이 더 낮게 설정될 수 있다. 일반적으로, 클램프 회로 (103) 는 마스크 ROM 의 메모리 셀과 동일한 구조 및 치수를 갖는 트랜지스터로 구성된다. 제 4 실시예에 의해, 클램프 회로 (103) 의 구동 능력은, 그 클램프 회로 (103) 의 높은 구동 능력이 필요없이도, 부하 MOS 트랜지스터 회로 (400 과 401) 의 구동 능력보다 더 높게 유지될 수 있다. 따라서, 일반 클램프 회로 (103) 의 구조 및 치수를 바꾸지 않고, 또 그 클램프 회로 (103) 의 구동 능력을 높이지 않고도, 일정 전압 발생이 실현될 수 있다.
비록 본 발명을 특정의 예시적인 실시예에 대해서 설명하였지만, 본 발명은 그러한 실시예에 의해 한정되는 것이 아니라, 첨부된 청구 범위에 의해서만 한정되어야 된다. 예를 들어, 상술한 실시예들의 조합 : 제 2 실시예의 NOR 게이트와 제 3 실시예의 병렬 접속된 클램프 회로의 사용 조합 ; 제 2 실시예의 NOR 게이트와 제 4 실시예의 직렬 접속된 부하 MOS 트랜지스터 회로의 사용 조합 ; 및 제 2 실시예의 NOR 게이트, 제 3 실시예의 병렬 접속된 클램프 회로 및 제 4 실시예의 직렬 접속된 부하 MOS 트랜지스터 회로의 사용 조합 등도 가능하다. 이는, 본 발명의 범주와 사상를 일탈함이 없이, 당업자들이 상기 실시예들을 변경 또는 수정할 수 있는 것으로 이해되어야 한다는 것이다.
이상 설명한 바와 같이, 본 발명에 따른 전압 발생 회로는, 클램프 회로의 드레인 단자 전압이 인버터 회로의 논리 문턱 전압만큼 높아질 때, 인버터 회로의 출력이 HIGH 에서 LOW 로 전환됨으로써, 트랜스퍼 게이트 회로가 ON 에서 OFF 로 전환되게 된다. 인버터 회로가 그 논리 문턱 전압에 따라 스위칭을 수행하여, 비정상적인 고전압 (인버터 회로의 논리 문턱 전압보다 높음) 이 클램프 회로의 드레인 단자에 인가되는 것을 방지함으로써, 클램프 회로를 구성하는 트랜지스터의 접합 파괴를 피할 수 있게 된다. 따라서, 출력 전압의 변화가 감소되어, 전압 발생 회로의 회로 신뢰성이 향상될 수 있게 된다. 본 발명에 따른 전압 발생 회로가 다중값 메모리 셀을 구비한 마스크 ROM 에 사용되는 경우에, 마스크 ROM 의 동작 신뢰성을 확보할 수 있다.

Claims (11)

  1. 소스 단자에 전원 전압이 제공되는 부하 트랜지스터 회로;
    소스 단자가 부하 트랜지스터 회로의 드레인 단자와 접속되는 트랜스퍼 게이트 회로; 및
    드레인 단자가 트랜스퍼 게이트 회로의 드레인 단자와 접속되며 소스 단자가 접지되는 클램프 회로를 포함하되,
    상기 부하 트랜지스터 회로의 게이트 단자에 CEB 신호가 제공되며,
    상기 트랜스퍼 게이트 회로의 게이트 단자에는 반전된 트랜스퍼 게이트 회로의 드레인 단자 신호가 제공되고,
    상기 클램프 회로의 게이트 단자는 상기 부하 트랜지스터 회로의 드레인 단자와 접속되며,
    상기 부하 트랜지스터 회로의 드레인 단자, 상기 트랜스퍼 게이트 회로의 소스 단자 및 상기 클램프 회로의 게이트 단자는 함께 접속되어, 일정 전압을 출력하는 전압 발생 회로의 출력 단자로 동작하는 것을 특징으로 하는 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  4. 제 1 항에 있어서,
    입력 단자가 상기 클램프 회로의 드레인 단자와 접속되고 출력 단자가 상기 트랜스퍼 게이트 회로의 게이트 단자와 접속된 인버터 회로가, 반전된 트랜스퍼 게이트 회로의 드레인 단자 신호를 얻기 위해 제공되는 것을 특징으로 하는 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  6. 제 4 항에 있어서,
    상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  7. 제 1 항에 있어서,
    제 1 입력 단자가 상기 클램프 회로의 드레인 단자와 접속되고 제 2 입력 단자에 CEB 신호가 제공되며 출력 단자가 상기 트랜스퍼 게이트 회로의 게이트 단자와 접속된 NOR 회로가, 반전된 트랜스퍼 게이트 회로의 드레인 단자 신호를 얻기 위해 제공되는 것을 특징으로 하는 전압 발생 회로.
  8. 제 7 항에 있어서,
    상기 클램프 회로는 병렬 접속된 2 개 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  9. 제 7 항에 있어서, 상기 부하 트랜지스터 회로는 그 게이트 단자에 CEB 신호가 제공되는, 직렬 접속된 2 개 이상의 트랜지스터로 구성되는 것을 특징으로 하는 전압 발생 회로.
  10. 제 1 항에 있어서,
    구동 능력을 증대시키기 위해 상기 출력 단자에 접속된 차동 증폭기를 더 포함하는 것을 특징으로 하는 전압 발생 회로.
  11. 제 10 항에 있어서,
    상기 전압 발생 회로는, 복수의 문턱 전압으로부터 선택된 문턱 전압이 기록 데이터에 따라 설정되는 다중값 메모리 셀을 구비한 반도체 메모리 장치에 사용되는 것을 특징으로 하는 전압 발생 회로.
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