JP4336212B2

JP4336212B2 - 半導体記憶装置

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Publication number: JP4336212B2
Application number: JP2004016426A
Authority: JP
Inventors: 徹遠藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2009-09-30
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Description

本発明は、一般に半導体記憶装置に関し、詳しくはリファレンス電位とデータ電位とを比較してデータ判定を行う半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ、強誘電体メモリ等の半導体記憶装置においては一般に、読み出したデータ電位を所定のリファレンス電位と比較することによりデータ判定を行う。このデータ判定動作を実行するセンスアンプにおいては、読み出したＨＩＧＨデータとＬＯＷデータとを正確に判定するために、適切なリファレンス電位を設定する必要がある。

図１は、従来の半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置は強誘電体メモリを想定したものであり、１Ｔ１Ｃタイプのメモリセルのデータ判定をするために、２個のセンスアンプを設け、一方のセンスアンプがＨＩＧＨのリファレンス電位とデータ電位とを比較し、他方のセンスアンプがＬＯＷのリファレンス電位とデータ電位とを比較する構成となっている。

図１の半導体記憶装置は、アドレスバッファ１０、リファレンスセル用のプリセンスアンプ１１−０及び１１−１、メモリセル用のプリセンスアンプ１２−０〜１２−ｎ、リファレンスセル用のセンスアンプ１３、メモリセル用のセンスアンプ１４−０〜１４−ｎ及び１５−０〜１５−ｎ、出力バッファ１６、リファレンスセルＲ００〜Ｒ１１、及びメモリセルＣ００〜Ｃｎ１を含む。

メモリセル及びリファレンスセルの各々は、強誘電体容量とアクセストランジスタからなる。ワード線ＷＬ０〜ＷＬ１がアクセストランジスタのゲートに接続される。なお図では簡略化のために２行のメモリセルに対する２本のワード線を示すが、実際には多数行のメモリセルに対応して多数のワード線が配置されてよい。アドレスバッファ１０により入力アドレスに応じたワード線を選択活性化することで、アクセストランジスタが導通し、強誘電体容量の一端がビット線／ＢＬＲ、ＢＬＲ、及びＢＬ０〜ＢＬｎに接続される。強誘電体容量の他端はプレート線ＣＰ０〜ＣＰ１に接続されている。

強誘電体容量に正または負の電圧を印加して分極させることにより書き込みを行い、強誘電体容量に正電圧を印加したときの分極反転電流の有無を検出することにより読み出しを行う。書き込み動作においては、ワード線ＷＬを選択状態（ＨＩＧＨ）にして、アクセストランジスタを導通状態にする。ビット線とプレート線間に正又は負の電圧が加えられると、強誘電体容量にこの電圧が印加され、所望のデータが書き込まれる。読み出し動作においては、ワード線を選択してアクセストランジスタを導通状態にし、プレート線を電源電圧に設定する。これにより、強誘電体容量に格納されているデータに応じた量の電荷がビット線に移動する。この電荷移動による電流をプリセンスアンプ１１−０〜１１−１及び１２−０〜１２−ｎで検知して電圧に変換する。

リファレンスセル用のセンスアンプ１３は、リファレンスセルから読み出されたＬＯＷ側の電位とＨＩＧＨ側の電位とを比較して増幅することで、ＬＯＷ側のリファレンス電位ＬｒｅｆとＨＩＧＨ側のリファレンス電位Ｈｒｅｆとを生成する。

図２は、メモリセル用のセンスアンプの動作波形を示す図である。実線で示されるＨＩＧＨ側のリファレンス電位Ｈｒｅｆと点線で示されるデータ電位とが、「ＬＳＡにおけるセンス」として図示されるように、ラッチ型のセンスアンプ（１４−０〜１４−ｎ）により比較判定される。また実線で示されるＬＯＷ側のリファレンス電位Ｌｒｅｆと点線で示されるデータ電位とが、「ＲＳＡにおけるセンス」として図示されるように、ラッチ型のセンスアンプ（１５−０〜１５−ｎ）により比較判定される。

図２（ａ）は、メモリセルから読み出されたデータ電位がＨＩＧＨレベルであった場合のセンスアンプの動作波形を示す。この場合、ＬＳＡにおけるセンス動作においては、比較対象である２つの入力電位が平衡状態であるか或いは２つの入力電位の差が非常に小さい状態であるために、入力電位差が増幅され難い状態にある。それに対してＲＳＡにおけるセンス動作においては、比較対象である２つの入力電位の間にラッチ動作に必要な十分な電位差が確保されるので、入力電位差が増幅されて、点線で示すデータ電位がＨＩＧＨになると共に実線で示すＬＯＷ側のリファレンス電位ＬｒｅｆがＬＯＷになる。ＨＩＧＨになる方向にデータ電位が引っ張られることにより、ＬＳＡにおけるセンス動作においても、Ｈｒｅｆ側の電位がＬＯＷになる。

図２（ｂ）は、メモリセルから読み出されたデータ電位がＬＯＷレベルであった場合のセンスアンプの動作波形を示す。この場合、ＲＳＡにおけるセンス動作においては、比較対象である２つの入力電位が平衡状態であるか或いは２つの入力電位の差が非常に小さい状態であるために、入力電位差が増幅され難い状態にある。それに対してＬＳＡにおけるセンス動作においては、比較対象である２つの入力電位の間にラッチ動作に必要な十分な電位差が確保されるので、入力電位差が増幅されて、点線で示すデータ電位がＬＯＷになると共に実線で示すＨＩＧＨ側のリファレンス電位ＨｒｅｆがＨＩＧＨになる。ＬＯＷになる方向にデータ電位が引っ張られることにより、ＲＳＡにおけるセンス動作においても、Ｌｒｅｆ側の電位がＨＩＧＨになる。

このように、センスアンプによる増幅動作時に、２つのセンスアンプのうちで入力電位差の大きな方のセンスアンプがより速く且つより強くセンス動作を完了する。入力電位差の小さな方のセンスアンプは、この動作に追従してセンス動作を完了する。以上のセンス動作により判定された読み出しデータは、出力バッファ１６を介して半導体記憶装置外部に出力される。
特開２００２−１５７８７６号公報特開２００２−１３３８５７号公報

実際のメモリセル（及びリファレンスセル）から読み出されるデータ電位は、プロセス上の製造ばらつきにより、何らかの分布を有することになる。図３は、データ電位分布の一例を示す図である。横軸はメモリセルから読み出されるデータ電位であり、縦軸は各データ電位を示すセルの数を示す。書き込みデータが“０”であるメモリセルはデータ電位分布２０を有し、書き込みデータが“１”であるメモリセルはデータ電位分布２１を有する。このようなデータ電位分布図は、リファレンス電圧を横軸にとり、リファレンス電圧を徐々に変化させながらその時にフェイルしたセルのビット数を縦軸にプロットすることにより得ることができる。

図３は正常なデータ読み出しが可能なデータ電位分布であり、データ電位分布２０を有する“０”のメモリセルのデータ電位は全て、ＬＯＷ側のリファレンス電位Ｌｒｅｆとの差よりもＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差のほうが大きい。従って、リファレンス電位Ｈｒｅｆとのセンス動作が優位となり、“０”のメモリセルのデータは全てＬＯＷと判定される。またデータ電位分布２１を有する“１”のメモリセルのデータ電位は全て、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差よりもＬＯＷ側のリファレンス電位Ｌｒｅｆとの差のほうが大きい。従って、リファレンス電位Ｌｒｅｆとのセンス動作が優位となり、“１”のメモリセルのデータは全てＨＩＧＨと判定される。

図４は、データ読み出しが誤動作をする場合のデータ電位分布を示す図である。図４において“０”のメモリセルのデータ電位分布２０Ａのうちで、データ電位２２は、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差ＢよりもＬＯＷ側のリファレンス電位Ｌｒｅｆとの差Ａの方が大きい。従って、リファレンス電位Ｌｒｅｆとのセンス動作が優位となり、データ電位２２である“０”のメモリセルについては、データが誤ってＨＩＧＨと判定されてしまう。なおデータ電位分布２１Ａを有する“１”のメモリセルのデータ電位は全て、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差よりもＬＯＷ側のリファレンス電位Ｌｒｅｆとの差のほうが大きい。従って、リファレンス電位Ｌｒｅｆとのセンス動作が優位となり、“１”のメモリセルのデータは全てＨＩＧＨと判定される。

以上を鑑みて、本発明は、複数のリファレンス電位と比較してデータ判定を行う場合において、データ電位の分布に関らず正しくデータ読み出しが可能な半導体記憶装置を提供することを目的とする。

本発明による半導体記憶装置は、第１のリファレンス電位を生成する第１のリファレンス回路と、第２のリファレンス電位を生成する第２のリファレンス回路と、メモリセルと、該メモリセルから読み出したデータ電位と該第１のリファレンス電位とを比較してセンスする第１のセンスアンプと、該メモリセルから読み出した該データ電位と該第２のリファレンス電位とを比較してセンスする第２のセンスアンプを含み、該第１のセンスアンプと該第２のセンスアンプとが協働することにより該データ電位が“０”であるか又は“１”であるか判定を行い、該第１のリファレンス電位は該メモリセルから読み出した“０”のデータ電位の分布の最大値側に位置するように設定され、該第２のリファレンス電位は該メモリセルから読み出した“１”のデータ電位の分布の最小値側に位置するように設定されることを特徴とする。

上記半導体記憶装置においては、第１のリファレンス電位は常に“０”のメモリセルのデータ電位分布の最大値側に位置するようにオフセットされ、第２のリファレンス電位は常に“１”のメモリセルのデータ電位分布の最小値側に位置するようにオフセットされるので、データ読み出しの誤動作を防止することが可能となる。

また、第１のリファレンス電位を“０”のメモリセルのデータ電位分布の最大のデータ電位と同一又はより高い電位に設定し、第２のリファレンス電位を“１”のメモリセルのデータ電位分布の最小のデータ電位と同一又はより低い電位に設定すれば（但し第１のリファレンス電位＜第２のリファレンス電位）、確実なデータ判定動作を保証することができる。

図５は、本発明によるリファレンス電位の設定を示す図である。

図５において、書き込みデータが“０”であるメモリセルはデータ電位分布３０を有し、書き込みデータが“１”であるメモリセルはデータ電位分布３１を有する。本発明においては、ＬＯＷ側のリファレンス電位Ｌｒｅｆが、“０”のメモリセルのデータ電位分布３０のうちで最も高いデータ電位の位置に設定され、またＨＩＧＨ側のリファレンス電位Ｈｒｅｆが、“１”のメモリセルのデータ電位分布３１の最も低いデータ電位の位置に設定される。

このようにリファレンス電位を設定すれば、データ電位分布３０を有する“０”のメモリセルのデータ電位は全て、ＬＯＷ側のリファレンス電位Ｌｒｅｆとの差よりもＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差のほうが大きいことが保証される。従って、リファレンス電位Ｈｒｅｆとのセンス動作が優位となり、“０”のメモリセルのデータは全てＬＯＷと判定される。またデータ電位分布３１を有する“１”のメモリセルのデータ電位は全て、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆとの差よりもＬＯＷ側のリファレンス電位Ｌｒｅｆとの差のほうが大きいことが保証される。従って、リファレンス電位Ｌｒｅｆとのセンス動作が優位となり、“１”のメモリセルのデータは全てＨＩＧＨと判定される。

このようにして、センスアンプによりメモリセルのデータを常に正しく判定することが可能となる。なお理想的には、ＬＯＷ側のリファレンス電位Ｌｒｅｆをデータ電位分布３０の最大のデータ電位に設定し、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆをデータ電位分布３１の最小のデータ電位に設定するが、実際には、例えばＬＯＷ側のリファレンス電位Ｌｒｅｆをデータ電位分布３０の最大のデータ電位より高い電位に設定し、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆをデータ電位分布３１の最小のデータ電位より低い電位に設定すれば（但しＬｒｅｆ＜Ｈｒｅｆ）、確実なデータ判定動作が保証される。

また現実には、リファレンス電位Ｌｒｅｆをデータ電位分布３０の最大のデータ電位側に位置するようにオフセットをかけて設定し、リファレンス電位Ｈｒｅｆをデータ電位分布３１の最小のデータ電位側に位置するようにオフセットをかけて設定すれば、リファレンス電位Ｌｒｅｆがデータ電位分布３０の最大のデータ電位よりも低く、またリファレンス電位Ｈｒｅｆがデータ電位分布３１の最小のデータ電位より高くとも、充分に誤動作を防止する効果を得ることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図６は、本発明による半導体記憶装置の第１実施例の構成を示す図である。図６の半導体記憶装置は強誘電体メモリを想定したものであり、１Ｔ１Ｃタイプのメモリセルのデータ判定をするために、２個のセンスアンプを設け、一方のセンスアンプがＨＩＧＨのリファレンス電位とデータ電位とを比較し、他方のセンスアンプがＬＯＷのリファレンス電位とデータ電位とを比較する構成となっている。なお実施例の説明では強誘電体メモリを想定しているが、本発明は係る構成に限定されるものではない。複数のリファレンス電位との比較動作によりデータ判定を行う構成であれば、ＤＲＡＭやフラッシュメモリ等に本発明を適用することが可能である。

図６の半導体記憶装置は、アドレスバッファ１０、リファレンスセル用のプリセンスアンプ１１−０及び１１−１、メモリセル用のプリセンスアンプ１２−０〜１２−ｎ、メモリセル用のセンスアンプ１４−０〜１４−ｎ及び１５−０〜１５−ｎ、出力バッファ１６、リファレンスセルＬＲ１〜ＬＲ２及びＨＲ１〜ＨＲ２、及びメモリセルＣ００〜Ｃｎ１を含む。

メモリセルＣ００〜Ｃｎ１及びリファレンスセルＬＲ１〜ＬＲ２及びＨＲ１〜ＨＲ２の各々は、強誘電体容量とアクセストランジスタとからなる。ワード線ＷＬ０〜ＷＬ１がアクセストランジスタのゲートに接続される。なお図では簡略化のために２行のメモリセルに対する２本のワード線を示すが、実際には多数行のメモリセルに対応して多数のワード線が配置されてよい。アドレスバッファ１０により入力アドレスに応じたワード線を選択活性化することで、アクセストランジスタが導通し、強誘電体容量の一端がビット線／ＢＬＲ、ＢＬＲ、及びＢＬ０〜ＢＬｎに接続される。強誘電体容量の他端はプレート線ＣＰ０〜ＣＰ１に接続されている。

データ判定のためのセンス動作は図２に示す動作と同一であり、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆと点線で示されるデータ電位とが、「ＬＳＡにおけるセンス」として図示されるように、ラッチ型のセンスアンプ（１４−０〜１４−ｎ）により比較判定される。また実線で示されるＬＯＷ側のリファレンス電位Ｌｒｅｆと点線で示されるデータ電位とが、「ＲＳＡにおけるセンス」として図示されるように、ラッチ型のセンスアンプ（１５−０〜１５−ｎ）により比較判定される。

センスアンプによる増幅動作時において、２つのセンスアンプのうちで入力電位差の大きな方のセンスアンプがより速く且つより強くセンス動作を完了する。入力電位差の小さな方のセンスアンプは、この動作に追従してセンス動作を完了する。以上のセンス動作により判定された読み出しデータは、出力バッファ１６を介して半導体記憶装置外部に出力される。

本実施例においては、ＬＯＷ側のリファレンス電位Ｌｒｅｆを生成するためのリファレンスセルＬＲ１及びＬＲ２については、メモリセルＣ００〜Ｃｎ１より大きなセル面積を有するように構成する。またＨＩＧＨ側のリファレンス電位Ｈｒｅｆを生成するためのリファレンスセルＨＲ１及びＨＲ２については、メモリセルＣ００〜Ｃｎ１より小さなセル面積を有するように構成する。この構成により、リファレンス電位Ｌｒｅｆは常に“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットされ、リファレンス電位Ｈｒｅｆは“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットされることになる。これにより、データ読み出しの誤動作を防止することが可能となる。

なお前述のように、ＬＯＷ側のリファレンス電位Ｌｒｅｆをデータ電位分布３０の最大のデータ電位と同一又はより高い電位に設定し、ＨＩＧＨ側のリファレンス電位Ｈｒｅｆをデータ電位分布３１の最小のデータ電位と同一又はより低い電位に設定すれば（但しＬｒｅｆ＜Ｈｒｅｆ）、確実なデータ判定動作を保証することができる。

図７は、本発明による半導体記憶装置の第２実施例の構成を示す図である。図７において、図１又は図６と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図７の半導体記憶装置においては、第１の実施例と異なり、リファレンスセルＲ００〜Ｒ１１は、メモリセルＣ００〜Ｃｎ１と同一のセルサイズを有するように構成される。但しセンスアンプ１４Ａ−０〜１４Ａ−ｎ及び１５Ａ−０〜１５Ａ−ｎには、リファレンス電位にオフセットを与える機能が設けられる。これにより、セルサイズを変更することなく、リファレンス電位Ｌｒｅｆは常に“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットされ、リファレンス電位Ｈｒｅｆは“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットされる。これにより、データ読み出しの誤動作を防止することが可能となる。

図８は、センスアンプにオフセット機能を設けた構成の一例を示す図である。

図８は、リファレンスセルＲ００及びＲ１０からのリファレンス電位に基づいて、メモリセルＣ００からの読み出しデータを判定する部分について示してある。これらリファレンスセル及びメモリセルの各々は、アクセストランジスタ８１と強誘電体セル８２を含む。ＮＭＯＳトランジスタ７１乃至７３は、ビット線／ＢＬＲ、ＢＬＲ、及びＢＬ０を、それぞれプリセンスアンプ１１−０、１１−１、及び１２−０に接続するためのゲートである。信号ｃｋ１がＨＩＧＨになるとＮＭＯＳトランジスタ７１乃至７３が導通する。

ＨＩＧＨ側のリファレンス電位Ｈｒｅｆは、ＰＭＯＳトランジスタ５６及びＰＭＯＳソースフォロワ５７並びにＮＭＯＳトランジスタ５１からなる回路を介して、センスアンプ４０に供給される。ＮＭＯＳトランジスタ５１は信号ｃｋ１がＨＩＧＨになると導通する。ＬＯＷ側のリファレンス電位Ｌｒｅｆは、ＰＭＯＳトランジスタ６０及びＰＭＯＳソースフォロワ６１並びにＮＭＯＳトランジスタ５４からなる回路を介して、センスアンプ４１に供給される。ＮＭＯＳトランジスタ５４は信号ｃｋ１がＨＩＧＨになると導通する。

またメモリセルＣ００から読み出されたデータ電位は、ＰＭＯＳトランジスタ５８及びＰＭＯＳソースフォロワ５９並びにＮＭＯＳトランジスタ５２、５３、５５からなる回路を介して、センスアンプ４０及び４１に供給される。ＮＭＯＳトランジスタ５５は信号ｃｋ１がＨＩＧＨになると導通し、ＮＭＯＳトランジスタ５２及び５３は信号ｃｋａｃがＨＩＧＨになると導通する。

センスアンプ４０のＨｒｅｆ側にはキャパシタ４２が設けられ、データ電位側にはキャパシタ４３が設けられる。ここでキャパシタ４２の容量はキャパシタ４３の容量よりも大きくなるように構成される。またセンスアンプ４１のＬｒｅｆ側にはキャパシタ４５が設けられ、データ電位側にはキャパシタ４４が設けられる。ここでキャパシタ４５の容量はキャパシタ４４の容量よりも小さくなるように構成される。この構成により、リファレンス電位Ｌｒｅｆは常に“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットされ、リファレンス電位Ｈｒｅｆは“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットされることになる。これにより、データ読み出しの誤動作を防止することが可能となる。

図９は、図８のセンスアンプ４０又は４１の構成の一例を示す回路図である。

図８のセンスアンプ４０又は４１は、ＰＭＯＳトランジスタ８１乃至８４及びＮＭＯＳトランジスタ８５乃至８８を含む。信号ＳＰ及びＳＰＸがそれぞれＨＩＧＨ及びＬＯＷになるとセンス動作を開始して、端子Ｎ１及びＮ２の電位差を増幅するように動作する。なおＰＭＯＳトランジスタ８３及びＮＭＯＳトランジスタ８５で第１のインバータを構成し、ＰＭＯＳトランジスタ８４及びＮＭＯＳトランジスタ８６で第２のインバータを構成する。第１及び第２のインバータの出力をそれぞれ他方のインバータの入力に接続することで、ラッチが構成される。

図１０は、センスアンプにオフセット機能を設けた構成の別の一例を示す図である。図１０において、図８と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図１０においては、抵抗９１及び９２により、リファレンス電位Ｌｒｅｆを“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットし、リファレンス電位Ｈｒｅｆを“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットする構成となっている。なお図８におけるセンスアンプ４０及び４１は図９に示されるようにラッチ型センスアンプであるが、図１０のセンスアンプ４０Ａ及び４１Ａは、抵抗９１及び９２に電流を流して電位差を発生させるために、定電流を流すカレントミラー型の差動アンプである必要がある。

図１１は、センスアンプにオフセット機能を設けた構成の更なる別の一例を示す図である。図１１において、図８と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図１１においては、抵抗９３乃至９６により、リファレンス電位Ｌｒｅｆを“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットし、リファレンス電位Ｈｒｅｆを“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットする構成となっている。

図１２は、本発明による半導体記憶装置の第３実施例の構成を示す図である。図１２はセンスアンプ周辺部分のみを示した回路図であり、図８と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図１２の第３実施例においては、リファレンス電位Ｈｒｅｆ及びＬｒｅｆを、リファレンスセルからの読み出し電位として供給するのではなく、定電圧源１０１及び１０２により設定された電位として供給する。このように定電圧源を用いた構成によっても、リファレンス電位Ｌｒｅｆを“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットした値に設定し、リファレンス電位Ｈｒｅｆを“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットした値に設定することができる。これにより、データ読み出しの誤動作を防止することが可能となる。

図１３は、本発明による半導体記憶装置の第４実施例の構成を示す図である。図１３において、図１又は図６と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図１３の半導体記憶装置においては、第１の実施例と異なり、リファレンスセルＲ００〜Ｒ１１は、メモリセルＣ００〜Ｃｎ１と同一のセルサイズを有するように構成される。但しリファレンスセルＲ００及びＲ１０は、メモリセルＣ００〜Ｃｎ０を駆動するプレート線ＣＰ０とは異なるプレート線ＣＰＬ０及びＣＰＨ０によりそれぞれ駆動される。またリファレンスセルＲ０１及びＲ１１は、メモリセルＣ０１〜Ｃｎ１を駆動するプレート線ＣＰ１とは異なるプレート線ＣＰＬ１及びＣＰＨ１によりそれぞれ駆動される。具体的には、ＬＯＷ側のリファレンスに対応するプレート線ＣＰＬ０及びＣＰＬ１を電圧Ｈｖで駆動し、ＨＩＧＨ側のリファレンスに対応するプレート線ＣＰＨ０及びＣＰＨ１を電圧Ｌｖで駆動し、更にメモリセルのプレート線ＣＰ０及びＣＰ１は電圧Ｍｖで駆動する。ここでＨｖ＞Ｍｖ＞Ｌｖである。

これにより、セルサイズを変更することなく、リファレンス電位Ｌｒｅｆは常に“０”のメモリセルのデータ電位分布３０の最大値側に位置するようにオフセットされ、リファレンス電位Ｈｒｅｆは“１”のメモリセルのデータ電位分布３１の最小値側に位置するようにオフセットされる。これにより、データ読み出しの誤動作を防止することが可能となる。

図１４は、本発明による半導体記憶装置の第５実施例の構成を示す図である。図１４は、プリセンスアンプ周辺部分のみを示した回路図であり、メモリセルＭＣからビット線ＢＬに読み出されるデータ電荷を、データ電位としてセンスアンプに出力する。

図１４の回路は、電圧シフト回路１０７、マイナス電圧発生回路１０９、Ｖｔｈ発生回路１１１、フィードバック回路１１３、ＮＭＯＳトランジスタＴ１、ＰＭＯＳトランジスタＴ２、キャパシタＣ５、スイッチ１２３Ａ及び１２３Ｂ、及びクランプ回路１３０を含む。

電圧シフト回路１０７は、ゲート回路１２０と、インバータ１２１、及びキャパシタＣ６を含む。フィードバック回路１１３は、キャパシタＣ１及びＣ２、インバータ１２４、及び抵抗素子１２５を含む。

メモリセルＭＣには、ビット線ＢＬ、プレート線ＣＰ、及びワード線ＷＬが接続される。ビット線容量１３１は、ビット線ＢＬの寄生容量を表現したものである。

電圧シフト回路１０７のキャパシタＣ６はキャパシタＣ５と並列接続され、電圧シフト回路１０７の出力ノードはセンスアンプに接続される。マイナス電圧発生回路１０９はマイナスの電圧Ｖ_ＭＮを生成し、スイッチ１２３Ｂを介してビット線ＢＬへ供給する。

Ｖｔｈ発生回路１１１は閾値電圧ＶＴＨを生成し、スイッチ１２３Ａを介してＰＭＯＳトランジスタＴ２のゲートへ供給する。またフィードバック回路１１３が、ビット線ＢＬとＰＭＯＳトランジスタＴ２のゲートとの間に接続される。

スイッチ１２３Ａは供給される電圧Ｖ_ＳＷに応じて制御され、スイッチ１２３Ｂは供給される電圧Ｖ_ＳＷＭに応じて制御される。

図１５は、図１４の回路の動作を示すタイミングチャートである。

図１５（ａ）に示されるように、ＮＭＯＳトランジスタＴ１のゲートに供給される信号ＲＥＳが時刻Ｔ１においてＨＩＧＨに活性化されると、図１５（ｆ）に示されたビット線ＢＬの電位は接地電位に初期化される。また図１５（ｄ）に示されるように、時刻Ｔ１から時刻Ｔ２までの間において電圧Ｖ_ＳＷをＬＯＷとすることによりスイッチ１２３Ａがオンされ、ＰＭＯＳトランジスタＴ２のゲートに閾値電圧ＶＴＨが印加される。このときＶｔｈ発生回路１１１が生成する閾値電圧ＶＴＨは約−0.7Ｖである。

電圧ＶＴＨはＰチャネルＭＯＳトランジスタＴ２の閾値電圧と略等しいので、ＰＭＯＳトランジスタＴ２は非導通状態（オフ状態）と導通状態（オン状態）の中間状態となる。従って、少しでもゲート電圧が下降すればオン状態となり、ゲート電圧が上昇すればオフ状態となる。

図１５（ａ）に示されるように、時刻Ｔ３において信号ＲＥＳがＬＯＷに不活性化され、ＮＭＯＳトランジスタＴ１がオフされる。次に、図１５（ｂ）に示されるように、時刻Ｔ４において電圧Ｖ_ＳＷＭがＬＯＷとされ、スイッチ１２３Ｂがオンされる。これにより図１５（ｇ）に示されるように、マイナス電圧発生回路１０９が発生する負の電圧により、電圧Ｖ_ＭＮは例えば約−2.3Ｖとなる。なお電圧Ｖ_ＭＮの値は−３Ｖや−1.5Ｖ等となるように設計してもよい。

なお初期状態では、図１５（ｃ）に示されるように信号ＳＥＬがＨＩＧＨであり、キャパシタＣ５及びＣ６が並列接続されている。電圧シフト回路１０７は、電圧Ｖ_ＭＮを約2.3Ｖだけ正方向へシフトした電圧を出力する回路である。即ち、電圧Ｖ_ＭＮは負電圧であるが、この電圧Ｖ_ＭＮを正電圧の領域までシフトさせることにより、次段に接続されるラッチ型のセンスアンプを正電圧の範囲で使用することができる。

ここで、図１５（ｃ）に示されるように、時刻Ｔ１から時刻Ｔ５までの間において信号ＳＥＬはＨＩＧＨであり、キャパシタＣ６の一方の電極は接地されている。そして、時刻Ｔ５以降において信号ＳＥＬのレベルがＬＯＷに変化すると、上記電極がゲート１２０を介してセンスアンプに接続される。これにより、センスアンプの入力は電圧Ｖ_ＭＮに対し約2.3Ｖだけ高い電圧となる。

次に、図１５（ｃ）に示されるように、時刻Ｔ６においてプレート線ＣＰの電位が接地電位から電源電圧電位Ｖｃｃへ遷移されると、メモリセルＭＣからビット線ＢＬへ電荷が放出され、ビット線ＢＬの電位が上昇する。このとき、ビット線ＢＬの電位が接地電位よりも上昇すると、フィードバック回路１１３によりＰＭＯＳトランジスタＴ２のゲート電圧が下げられる。これよりＰチャネルＭＯＳトランジスタＴ２が導通し、ソース・ドレイン間に電流が流れるので、ビット線ＢＬの電荷は負の電圧Ｖ_ＭＮを有する部分へ流れ込む。

従って、図１５（ｇ）に示されるように電圧Ｖ_ＭＮは時刻Ｔ６において上昇すると共に、図１５（ｆ）に示されるようにビット線ＢＬの電位はＬＯＷに保たれる。ここで、ビット線ＢＬの電圧が変化しないということは、ビット線ＢＬが低インピーダンス状態であることを意味する。

このようにして、ビット線ＢＬに読み出された電荷を、ＰＭＯＳトランジスタＴ２を介して負の電圧Ｖ_ＭＮを有する部分へ転送する。

電圧Ｖ_ＭＮはキャパシタＣ５の両電極間に印加される電圧でもあり、メモリセルＭＣから読み出された電荷は、キャパシタＣ５に転送されビット線ＢＬの電位上昇が回避される。これより、キャパシタＣ５の電圧はメモリセルＭＣの分極電荷量に応じて変化することになる。キャパシタＣ５の上記電圧は、キャパシタＣ６を介してセンスアンプの入力に接続されているため、センスアンプによりメモリセルＭＣの分極状態を検出することが可能である。

メモリセルＭＣから読み出されたデータの電圧は、ビット線の寄生容量１３１とキャパシタＣ５とに分圧される。従って、Ｃ５の容量が小さければＣ５における発生電圧は大きくなる。

このようにキャパシタＣ５の容量を小さく構成した場合には、データ“１”を読み出しだ場合の電位が、図１５（ｇ）の点線Ｄ１で示されるように上昇することになる。電圧Ｖ_ＭＮが負電位からスタートするので、実際には点線Ｄ２で示されるように、データ“１”を読み出しだ場合の電位は接地電位にクランプされる。これにより、“１”のメモリセルのデータ電位分布について、上側部分のばらつきがカットされ、読み出されたデータ電位の分布は狭くなる。

またクランプ回路１３０により、“０”のメモリセルのデータ電位分布については、特定電位にクランプしてしまう。これにより、“０”のメモリセルから読み出したデータ電位の分布の広がりを抑えることが可能となる。

このように本発明の第５実施例においては、メモリセルのデータ読出し時に読み出すデータをクランプすることにより、読み出しデータが示す電位分布をクランプレベルで切り捨てる。これにより、次段のセンスアンプにおいては、リファレンス電位に対して相対的に読み出しデータにオフセットがかかることになり、データ読み出しの誤動作を防止することが可能となる。またデータ電位分布が狭くなることにより、センスマージンを増加させることが可能となる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来の半導体記憶装置の構成の一例を示す図である。メモリセル用のセンスアンプの動作波形を示す図である。データ電位分布の一例を示す図である。データ読み出しが誤動作をする場合のデータ電位分布を示す図である。本発明によるリファレンス電位の設定を示す図である。本発明による半導体記憶装置の第１実施例の構成を示す図である。本発明による半導体記憶装置の第２実施例の構成を示す図である。センスアンプにオフセット機能を設けた構成の一例を示す図である。図８のセンスアンプの構成の一例を示す回路図である。センスアンプにオフセット機能を設けた構成の別の一例を示す図である。センスアンプにオフセット機能を設けた構成の更なる別の一例を示す図である。本発明による半導体記憶装置の第３実施例の構成を示す図である。本発明による半導体記憶装置の第４実施例の構成を示す図である。本発明による半導体記憶装置の第５実施例の構成を示す図である。図１４の回路の動作を示すタイミングチャートである。

符号の説明

１０アドレスバッファ
１１−０、１１−１リファレンスセル用のプリセンスアンプ、
１２−０〜１２−ｎメモリセル用のプリセンスアンプ
１４−０〜１４−ｎ、１５−０〜１５−ｎセンスアンプ
１６出力バッファ
ＬＲ１〜ＬＲ２、ＨＲ１〜ＨＲ２、Ｒ００〜Ｒ１１リファレンスセル
Ｃ００〜Ｃｎ１メモリセル

Claims

第１のリファレンス電位を生成する第１のリファレンス回路と、
第２のリファレンス電位を生成する第２のリファレンス回路と、
メモリセルと、
該メモリセルから読み出したデータ電位と該第１のリファレンス電位とを比較してセンスする第１のセンスアンプと、
該メモリセルから読み出した該データ電位と該第２のリファレンス電位とを比較してセンスする第２のセンスアンプ
を含み、該第１のセンスアンプと該第２のセンスアンプとが協働することにより該データ電位が“０”であるか又は“１”であるかの判定を行い、該第１のリファレンス電位は該メモリセルから読み出した“０”のデータ電位の分布の最大値側に位置するように設定され、該第２のリファレンス電位は該メモリセルから読み出した“１”のデータ電位の分布の最小値側に位置するように設定されることを特徴とする半導体記憶装置。
該第１のリファレンス電位は該メモリセルから読み出した“０”のデータ電位の分布の略最大値の位置に設定され、該２のリファレンス電位は該メモリセルから読み出した“１”のデータ電位の分布の略最小値の位置に設定されることを特徴とする請求項１記載の半導体記憶装置。
該第１のリファレンス電位は該メモリセルから読み出した“０”のデータ電位の分布の最大値より高い位置に設定され、該２のリファレンス電位は該メモリセルから読み出した“１”のデータ電位の分布の最小値より低い位置に設定されることを特徴とする請求項１記載の半導体記憶装置。
該第１のリファレンス回路は該メモリセルより大きいサイズのリファレンスセルであり、該第２のリファレンス回路は該メモリセルより小さいサイズのリファレンスセルであることを特徴とする請求項１記載の半導体記憶装置。
該第１のセンスアンプは該第１のリファレンス電位を該データ電位に対して相対的に上昇させることで該第１のリファレンス電位を該メモリセルから読み出した“０”のデータ電位の分布の最大値側に位置させる第１の回路を含み、該第２のセンスアンプは該第２のリファレンス電位を該データ電位に対して相対的に下降させることで該第２のリファレンス電位を該メモリセルから読み出した“１”のデータ電位の分布の最小値側に位置させる第２の回路を含むことを特徴とする請求項１記載の半導体記憶装置。
該第１の回路及び該第２の回路は容量からなることを特徴とする請求項５記載の半導体記憶装置。
該第１の回路及び該第２の回路は抵抗からなることを特徴とする請求項５記載の半導体記憶装置。
該第１のリファレンス回路及び該第２のリファレンス回路は定電圧源であることを特徴とする請求項１記載の半導体記憶装置。
該メモリセルは第１のプレート電位で駆動される強誘電体セルであり、該第１のリファレンス回路は該第１のプレート電位より低いプレート電位で駆動される強誘電体セルであり、該第２のリファレンス回路は該第１のプレート電位より高いプレート電位で駆動される強誘電体セルであることを特徴とする請求項１記載の半導体記憶装置。