CN109427394B - 数据线控制电路及相关的数据线控制方法 - Google Patents

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Abstract

本发明提供了一种数据线控制电路。数据线控制电路具有数据线驱动电路和写辅助数据线驱动电路。数据线驱动电路用于在至少一个存储单元的写入操作期间驱动差分数据线。写辅助数据线驱动电路用于在至少一个存储单元的写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线与差分数据线隔开，并且被驱动为具有从第一电压电平到第二电压电平的第一电压转变，使得差分数据线之一者具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是由该第一电压转变通过电容耦合产生的。相应地，本发明还提供了一种相关的数据线控制方法。采用本发明，能够在不使用MOS电容器的情况下向位线提供负电压。

Description

数据线控制电路及相关的数据线控制方法
技术领域
本发明涉及将位(bits)写入存储单元(memory cell)的技术，以及更特别地，涉及一种利用写辅助数据线耦合(write-assist data line coupling)的数据线控制电路及相关的数据线控制方法。
背景技术
静态随机存取存储器(static random access memory，SRAM)和动态随机存取存储器(dynamic random access memory，DRAM)被列为易失性存储器。与需要周期性刷新操作的DRAM相比，SRAM更适合于高速和低功率电路设计，这是因为SRAM单元具有保持数据而无需定期刷新操作的有利特性。例如，嵌入式SRAM在高速通信应用、图像处理应用和片上系统(system on chip，SoC)应用中特别流行。
一个SRAM单元可以使用多个晶体管来实现。以典型的六晶体管(six-transistor，6T)SRAM单元为例，它包括两个存取晶体管(或称为传输门晶体管)，其可以是N沟道金属氧化物半导体(N-channel metal-oxide semiconductor，NMOS)晶体管。这两个存取晶体管的栅极(gate)都耦接到字线(word line，WL)。其中一个存取晶体管的漏极(drain)耦接到位线(bit line，BL)，以及，这个存取晶体管的源极(source)耦接到交叉耦合的反相器(cross-coupled inverters)的晶体管的栅极。另一个存取晶体管的漏极端子耦接到互补位线(complementary bit line，BLB)，以及，该另一个存取晶体管的源极耦接到该交叉耦合的反相器的晶体管的栅极。在深亚微米技术中，被降低的字线电压电平影响SRAM单元的写入能力。也就是说，存取晶体管的导通电压Von(即，Vgs-Vth)被减小，从而降低了SRAM单元的写入能力。更特别地，随着摩尔定律转向FinFET技术，控制晶体管的尺寸以增强SRAM单元的写入能力已不再可行。因此，对SRAM设计来说，写辅助方案变得是必须的。负位线(negative-bit-line，NBL)方案是最流行的写辅助方案之一。在SRAM单元的写入操作期间，向位线(例如，BL或BLB)提供负电压(negative voltage)以提高耦接到该位线(例如，BL或BLB)的存取晶体管的导通电压Von(即，Vgs-Vth)。然而，传统的负位线(NBL)方案采用MOS电容器(MOS capacitor，MOSCAP)作为电荷泵电容器，其占用面积大且功率效率低。
因此，需要一种创新的写辅助方案，以能够在不使用MOS电容器的情况下向位线(例如，BL或BLB)提供负电压。
发明内容
有鉴于此，本发明的目的之一在于提供一种新颖的数据线控制电路及相关的数据线控制方法，能够在不使用MOS电容器的情况下向位线提供负电压。
根据本发明的第一方面，提供了一种数据线控制电路，其包括数据线驱动电路和写辅助数据线驱动电路。该数据线驱动电路用于在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线；以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线。该写辅助数据线驱动电路用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。
根据本发明的第二方面，提供了一种数据线控制方法。该数据线控制方法包括：在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线；以及，在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明，其中：
图1是根据本发明实施例示出的SRAM的平面布局的示意图；
图2是根据本发明实施例示出的被不同存储体共享的差分数据线WT和WC以及位于一个存储体中的SRAM单元的差分位线的示意图；
图3是根据本发明实施例的数据线控制电路的电路示意图；
图4是根据本发明实施例示出的字线、写辅助数据线、差分数据线以及差分位线上的电压电平的波形示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1是根据本发明实施例示出的SRAM的平面布局的示意图。SRAM 100包括多个SRAM单元和存储器外围电路(memory peripheral circuit)。作为示例而非限制，SRAM单元可以是典型的6T SRAM单元。SRAM单元可以被布置在多个存储体(bank)Bank-1，Bank-2，Bank-3和Bank-4中。存储器外围电路用于从多个SRAM单元的任意SRAM单元读取位和/或将位写入多个SRAM单元的任意SRAM单元。存储器外围电路可以包括多个读出放大器(senseamplifier，SA)、控制电路102、多个局部(local)控制电路104_1,104_2、多个字线(WL)驱动电路(或WL驱动器)106_1,106_2,106_3,106_4，以及多个全局(global)输入/输出(I/O)电路108_1,108_2和108_3。本发明实施例中以三个全局I/O电路为例，但本发明对此并不做任何限制，例如，可以是32个全局I/O电路、64个全局I/O电路等等。
同一读出放大器SA可以被不同存储体中的多个SRAM单元共享。在本实施例中，被存储在存储体Bank-1和Bank-2中的多个SRAM单元中的位可以通过相同的读出放大器SA读取，以及，被存储在存储体Bank-3和Bank-4中的多个SRAM单元中的位可以通过相同的读出放大器SA读取。被存储体Bank-1和Bank-2中的多个SRAM单元共享的多个读出放大器SA被局部控制电路104_1控制。被存储体Bank-3和Bank-4中的多个SRAM单元共享的多个读出放大器SA被局部控制电路104_2控制。存储体Bank-1中的多个SRAM单元的多个字线被字线驱动电路106_1驱动。存储体Bank-2中的多个SRAM单元的多个字线被字线驱动电路106_2驱动。存储体Bank-3中的多个SRAM单元的多个字线被字线驱动电路106_3驱动。存储体Bank-4中的多个SRAM单元的多个字线被字线驱动电路106_4驱动。全局输入/输出电路108_1,108_2,108_3被控制电路102控制。
全局输入/输出电路108_1-108_3中的每一个耦接多个全局金属线，每个全局金属线被路由到SRAM 100中的多个存储体。即，每个全局金属线(例如，差分数据线WT、WC和写辅助数据线NDL)能被SRAM 100的不同存储体中的多个SRAM单元共享。例如，被连接到每个全局输入/输出电路的全局金属线可以包括差分数据线WT和WC，差分数据线WT和WC在写入模式下彼此是互补的。当数据线WT被驱动为具有逻辑高电平时，互补的数据线WC被驱动为具有逻辑低电平；以及，当数据线WT被驱动为具有逻辑低电平时，互补的数据线WC被驱动为具有逻辑高电平。差分数据线WT和WC能够在写入模式下用于设置一个或多个SRAM单元的差分位线。
图2是根据本发明实施例示出的被不同存储体共享的差分数据线WT和WC以及位于一个存储体中的多个SRAM单元的差分位线的示意图。假设存在多个SRAM单元Cell[0]-Cell[n]，其差分位线BL[0]-BL[n]，BLB[0]-BLB[n]可以通过使用相同的差分数据线WT和WC来设置，其中，差分位线BL[0]和BLB[0]耦接到SRAM单元Cell[0]的存取晶体管(传输门晶体管)，以及，差分位线BL[n]和BLB[n]耦接到SRAM单元Cell[n]的存取晶体管(传输门晶体管)。如图1所示，差分数据线WT和WC是被路由到多个存储体的全局金属线。一个位线译码器202是耦接在数据线WT和位线BL[0]-BL[n]之间的多路复用器(multiplexer)。另一个位线译码器204是耦接在数据线WC和位线BLB[0]-BLB[n]之间的多路复用器。位线译码器202包括NMOS晶体管MN[0]-MN[n]，NMOS晶体管MN[0]-MN[n]被控制信号Y[0]-Y[n]分别控制。位线译码器204包括NMOS晶体管MN'[0]-MN'[n]，NMOS晶体管MN'[0]-MN’[n]被控制信号Y[0]-Y[n]分别控制。当NMOS晶体管MN[0]和MN'[0]都被控制信号Y[0]导通时，SRAM单元Cell[0]的差分位线BL[0]和BLB[0]分别被差分数据线WT和WC设置。当NMOS晶体管MN[n]和MN'[n]都被控制信号Y[n]导通时，SRAM单元Cell[n]的差分位线BL[n]和BLB[n]分别被差分数据线WT和WC设置。因此，通过位线译码器202和204的适当设置，一个或多个SRAM单元的差分位线可以在该一个或多个SRAM单元的写入操作期间耦接到差分数据线WT和WC。
所提出的SRAM设计与传统的SRAM设计之间的主要区别在于：被连接到每个全局输入/输出电路的全局金属线还包括至少一条写辅助数据线NDL，该至少一条写辅助数据线NDL将差分数据线WT和WC隔开。在本发明实施例中，该至少一条写辅助数据线NDL用于产生寄生电容，其被布置在可以产生寄生电容的任何位置。应该注意的是，图1中仅示出了与本发明相关的全局金属线。除了差分数据线WT和WC以及写辅助数据线NDL之外，SRAM设计可以具有其它的全局金属线。具体地，本发明实施例不做限制。
由于写辅助数据线NDL将原本相邻的数据线WT和WC隔开，且数据线WT和WC以及写辅助数据线NDL是金属线，因此，写辅助数据线NDL和数据线WT之间存在电容耦合(capacitive coupling)，以及，写辅助数据线NDL和数据线WC之间存在电容耦合。在本实施例中，写辅助数据线NDL是虚拟的(dummy)数据线，其主要用于引入全局线耦合(寄生电容)，且在写入模式下不连接到任何SRAM单元的位线。为了清楚和简洁起见，一对差分数据线WT和WC被电容耦合到仅一条写辅助数据线NDL，即图1中仅示出了一条写辅助数据线NDL。然而，这仅用于说明目的，并不意味着是对本发明的限制。在本发明的一些实施例中，用于一对差分数据线WT和WC的电容耦合源(capacitive coupling source)可以包括一条以上的写辅助数据线NDL。通过适当地布置写辅助数据线NDL和差分数据线WT和WC，由数据线WT和相邻的写辅助数据线NDL之间的电容耦合产生的电容值可以具有以满足设计要求的较大值，以及，由数据线WC和相邻的写辅助数据线NDL之间的电容耦合产生的电容值可以具有满足设计要求的较大值。简而言之，使用一条或多条所提出的写辅助数据线的任何存储器设计(例如，SRAM设计)都将落入本发明的范围内。
通过使写辅助数据线NDL具有从第一电压电平(例如，当前电压电平)到第二电压电平(例如，降低的电压电平)的第一电压转变，与写辅助数据线NDL相邻的数据线(例如，WT或WC)具有从第三电压电平(例如，当前电压电平)到第四电压电平(例如，降低的电压电平)的第二电压转变，该第四电压电平或该第二电压转变是第一电压转变通过写辅助数据线NDL和相邻的数据线(例如，WT或WC)之间的电容耦合产生的。如上所述，SRAM单元的差分位线在SRAM单元的写入操作期间耦接到差分数据线WT和WC。因此，在SRAM单元的写入操作期间，被耦接到具有该第二电压转变的数据线(例如，WT或WC)的位线也具有从第三电压电平到第四电压电平的第二电压转变。举例来说，在位线的当前电压电平(即第三电压电平)是接地电压电平VSS(例如，0mV)的情况下，位线的第四电压电平将是负电压电平(例如，-125mV)。以这种方式，写辅助数据线NDL和相邻的数据线(例如，WT或WC)之间的电容耦合实现了负位线(negative bit line)，而无需使用任何MOS电容器。也就是说，写辅助数据线NDL和相邻的数据线(例如，WT或WC)之间的电容耦合实现了电荷泵电容器(charge-pumpingcapacitor)的功能，其中，与写辅助数据线NDL相邻的数据线(例如，WT或WC)被作为电荷泵电容器的一部分重复利用。与MOS电容器的实现方案相比，使用本发明提出的利用写辅助数据线NDL的方案具有更小的面积和更低的生产成本，且功率效率也得到提高。使用全局金属线(例如，全局数据线WT/WC和全局写辅助数据线NDL)和电容耦合以实现SRAM单元的负局部位线的进一步细节描述如下。
图3是根据本发明实施例的数据线控制电路的电路示意图。数据线控制电路300耦接到差分数据线WT和WC以及一写辅助数据线NDL，并且可以是图1中所示的全局I/O电路108_1-108_3中的一部分。在本实施例中，数据线控制电路300包括数据线驱动电路(dataline driving circuit)302和写辅助数据线驱动电路(write-assist data line drivingcircuit)304。数据线驱动电路302用于在至少一个存储单元的写入操作期间驱动差分数据线WT和WC，其中，差分数据线WT和WC在写入模式下彼此是互补的，以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线(例如，BL和BLB)分别耦接到该差分数据线。写辅助数据线驱动电路304用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线NDL，其中，在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，数据线WT和数据线WC中的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该其中一条数据线之间的电容耦合产生的。在一些实施例中，第三电压电平与第二电压电平相同；该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段。在该第一阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线驱动至该第二电压电平，并将该第一数据线和该第二数据线的另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第一电压电平。在该第二阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线保持浮动并继续将该第一数据线和该第二数据线的该另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第二电压电平。在图3所示的实施例中，数据线驱动电路302包括第一驱动电路312、第二驱动电路314和NMOS晶体管MN3。第一驱动电路312用于在第一控制信号S1的控制下驱动数据线WT，第二驱动电路314用于在第二控制电路S2的控制下驱动数据线WC，以及，NMOS晶体管MN3用于在第三控制信号S3的控制下在其中一条数据线上使能浮动接地(floating ground)。在本实施例中，第一驱动电路312由包括PMOS晶体管MP1和NMOS晶体管MN1的反相器实现，第二驱动电路314由包括PMOS晶体管MP2和NMOS晶体管MN2的反相器实现。但本发明并不限于该示例实现。在一实施例中，第二电压电平小于第一电压电平，以及，第四电压电平小于第三电压电平。在另一实施例中，第三电压电平与第二电压电平相同。在又一实施例中，第四电压电平是负电压电平。为便于理解与说明，图3以第一电压电平为供给电压电平VDD，第二电压电平和第三电压电平为接地电压电平为例进行示例说明，但本发明并不限于此。
PMOS晶体管MP1的源极耦接到供给电压电平VDD，PMOS晶体管MP1的漏极耦接到数据线WT，PMOS晶体管MP1的栅极用于接收第一控制信号S1。NMOS晶体管MN1的漏极耦接到数据线WT，NMOS晶体管MN1的源极耦接到NMOS晶体管MN2的源极和NMOS晶体管MN3的漏极，以及，NMOS晶体管MN1的栅极用于接收第一控制信号S1。
PMOS晶体管MP2的源极耦接到供给电压电平VDD，PMOS晶体管MP2的漏极耦接到数据线WC，PMOS晶体管MP2的栅极用于接收第二控制信号S2。NMOS晶体管MN2的漏极耦接到数据线WC，NMOS晶体管MN2的源极耦接到NMOS晶体管MN1的源极和NMOS晶体管MN3的漏极，以及，NMOS晶体管MN2的栅极用于接收第二控制信号S2。
NMOS晶体管MN3的漏极耦接到NMOS晶体管MN1的源极和NMOS晶体管MN2的源极，NMOS晶体管MN3的源极耦接到接地电压电平VSS，以及，NMOS晶体管MN3的栅极用于接收第三控制信号S3。
在图3所示的示例中，写辅助数据线驱动电路304使用反相器INV来实现，反相器INV的输入节点用于接收第四控制信号S4，以及，反相器INV的输出节点耦接到写辅助数据线NDL。
第一控制信号S1、第二控制信号S2、第三控制信号S3和第四控制信号S4可以被写入控制电路(未示出)设置。因此，通过第一控制信号S1、第二控制信号S2、第三控制信号S3和第四控制信号S4的适当设置，写入模式下的至少一个SRAM单元的负位线可以通过全局金属线(例如，WT/WC和NDL)及相关的电容耦合实现。
请结合图3参考图4。图4是根据本发明实施例示出的字线WL、写辅助数据线NDL、差分数据线WT/WC以及差分位线BL/BLB上的电压电平的波形示意图。在SRAM单元的写入操作被激活之前，字线WL具有逻辑低电平(例如，接地电压电平VSS)，以及，写辅助数据线NDL，差分数据线WT/WC及差分位线BL/BLB中的每一个具有逻辑高电平(例如，供给电压电平VDD)。
在时间点T0处，SRAM单元的写入操作开始。因此，字线WL被字线驱动电路驱动至逻辑高电平(例如，供给电压电平VDD)，以在写入模式下接通SRAM单元的存取晶体管(传输门晶体管)。在本实施例中，SRAM单元的写入操作被分为：在间隔T0-T1期间的第一阶段(用“阶段1表示”)和在间隔T1-T2期间的第二阶段(用“阶段2”表示)。第一阶段是驱动阶段，以及，第二阶段是驱动阶段之后的泵浦(或电容耦合)阶段(pumping phase)。
在一些示例中，当需要将第一逻辑值(例如，位“0”)写入SRAM单元时，从差分数据线WT和WC中选择的第一数据线需要被驱动至接地电压电平VSS，而从差分数据线WT和WC中选择的第二数据线需要被驱动至供给电压电平VDD。在另一些示例中，当需要将第二逻辑值(例如，位“1”)写入SRAM单元时，第一数据线需要被驱动至接地电压电平VSS，而第二数据线需要被驱动至供给电压电平VDD。具体地，本发明实施例不做限制。例如，数据线WT被驱动至供给电压电平VDD，而数据线WC被驱动至接地电压电平VSS，以将位“0”写入SRAM单元；以及，数据线WT被驱动至接地电压电平VSS，而数据线WC被驱动至供给电压电平VDD，以将位“1”写入SRAM单元。再例如，数据线WT被驱动至接地电压电平VSS，而数据线WC被驱动至供给电压电平VDD，以将位“0”写入SRAM单元；以及，数据线WT被驱动至供给电压电平VDD，而数据线WC被驱动至接地电压电平VSS，以将位“1”写入SRAM单元。
考虑第一种情况，在第一种情况中，数据线WT需要被驱动至接地电压电平VSS，且数据线WC需要被驱动至供给电压电平VDD，以将一个位(例如，第一逻辑值)写入SRAM单元。在写入操作的第一阶段期间，第一控制信号S1被设置为逻辑高电平(例如，供给电压电平VDD)，第二控制信号S2被设置为逻辑低电平(例如，接地电压电平VSS)，第三控制信号S3被设置为逻辑高电平(例如，供给电压电平VDD)，以及，第四控制信号S4被设置为逻辑低电平(例如，接地电压电平VSS)。因此，写辅助数据线NDL维持在由反相器INV驱动的供给电压电平VDD上。另外，NMOS晶体管MN1、MN3和PMOS晶体管MP2是导通的(on)，以及PMOS晶体管MP1和NMOS晶体管MN2是断开的(off)。第一驱动电路312通过导通的NMOS晶体管MN1将数据线WT驱动至接地电压电平VSS。第二驱动电路314通过导通的PMOS晶体管MP2将数据线WC驱动至供给电压电平VDD。
在写入操作的第二阶段期间，第一控制信号S1被设置为逻辑高电平(例如，供给电压电平VDD)，第二控制信号S2被设置为逻辑低电平(例如，接地电压电平VSS)，第三控制信号S3被设置为逻辑低电平(例如，接地电压电平VSS)，以及，第四控制信号S4被设置为逻辑高电平(例如，供给电压电平VDD)。因此，NMOS晶体管MN3是断开的，从而在数据线WT上产生浮动接地(floating ground)。也就是说，数据线WT在写入操作的第二阶段期间保持浮动(floating)。由于PMOS晶体管MP2仍被第二控制信号S2导通，因此第二驱动电路314继续将数据线WC驱动至供给电压电平VDD。然而，写辅助数据线NDL具有从第一电压电平(例如，供给电压电平VDD)到第二电压电平(例如，接地电压电平VSS)的第一电压转变。由于数据线WT具有浮动接地状态且在数据线WT和写辅助数据线NDL(其将差分数据线WT和WC隔开)之间存在电容耦合(图3中用电容器符号C2表示)，数据线WT具有从第三电压电平(例如，接地电压电平VSS)到第四电压电平(例如，负电压电平)的第二电压转变，该第四电压电平(或该第二电压转变)是写辅助数据线NDL的电压转变通过写辅助数据线NDL和数据线WT之间的电容耦合产生的。如图2所示，在SRAM单元的写入操作期间，数据线WT耦接到位线BL，以及，数据线WC耦接到位线BLB。由于通过电荷泵浦效应在数据线WT处产生负电压电平，因此，SRAM单元的位线BL是负位线(即，具有负电压电平的位线)，以将一个位写入SRAM单元。
数据线WC和写辅助数据线NDL(其将差分数据线WT和WC隔开)之间也存在电容耦合(图3中用电容器符号C1表示)。由于PMOS晶体管MP2继续将数据线WC驱动至供给电压电平VDD，以及，数据线WC通过NMOS晶体管(经历弱“1”，如在时间点T1处有小电压纹波)耦接到位线BLB，因此，位线BLB不受数据线WC上的小电压纹波的影响，其中，数据线WC上的该小电压纹波是数据线WC和写辅助数据线NDL之间的电容耦合以及写辅助数据线NDL的电压转变导致的。
考虑第二种情况，在第二种情况中，数据线WT需要被驱动至供给电压电平VDD，以及，数据线WC需要被驱动至接地电压电平VSS，以将一个位(例如，第二逻辑值)写入SRAM单元。在写入操作的第一阶段期间，第一控制信号S1被设置为逻辑低电平(例如，接地电压电平VSS)，第二控制信号S2被设置为逻辑高电平(例如，供给电压电平VDD)，第三控制信号S3被设置为逻辑高电平(例如，供给电压电平VDD)，以及，第四控制信号S4被设置为逻辑低电平(例如，接地电压电平VSS)。因此，写辅助数据线NDL维持在由反相器INV驱动的供给电压电平VDD上。另外，NMOS晶体管MN2、MN3和PMOS晶体管MP1是导通的，以及，PMOS晶体管MP2和NMOS晶体管MN1是断开的。第一驱动电路312通过导通的PMOS晶体管MP1将数据线WT驱动至供给电压电平VDD。第二驱动电路314通过导通的NMOS晶体管MN2将数据线WC驱动至接地电压电平VSS。
在写入操作的第二阶段期间，第一控制信号S1被设置为逻辑低电平(例如，接地电压电平VSS)，第二控制信号S2被设置为逻辑高电平(例如，供给电压电平VDD)，第三控制信号S3被设置为逻辑低电平(例如，接地电压电平VSS)，以及，第四控制信号S4被设置为逻辑高电平(例如，供给电压电平VDD)。因此，NMOS晶体管MN3是断开的，从而在数据线WC上产生浮动接地。也就是说，数据线WC在写入操作的第二阶段期间保持浮动。由于PMOS晶体管MP1仍被第一控制信号S1导通，因此，第一驱动电路312继续将数据线WT驱动至供给电压电平VDD。然而，写辅助数据线NDL具有从第一电压电平(例如，供给电压电平VDD)到第二电压电平(例如，接地电压电平)的第一电压转变。由于数据线WC具有浮动接地状态且在数据线WC和写辅助数据线NDL(其将差分数据线WT和WC隔开)之间存在电容耦合(图3中用电容器C1表示)，因此，数据线WC具有从第三电压电平(例如，接地电压电平VSS)到第四电压电平(例如，负电压电平)的第二电压转变，该第四电压电平(或该第二电压转变)是写辅助数据线NDL的电压转变通过写辅助数据线NDL和数据线WC之间的电容耦合产生的。如图2所示，在SRAM单元的写入操作期间，数据线WT耦接到位线BL，以及，数据线WC耦接到位线BLB。由于通过电荷泵浦在数据线WC上产生负电压电平，因此，SRAM单元的位线BLB是负位线(即，具有负电压电平的位线)，以将一个位写入SRAM单元。
数据线WT和写辅助数据线NDL(其将差分数据线WT和WC隔开)之间也存在电容耦合(图3中用电容器符号C2表示)。由于PMOS晶体管MP1继续将数据线WT驱动至供给电压电平VDD且数据线WT通过NMOS晶体管(经历弱“1”，如在时间点T1处有小电压纹波)耦接到位线BL，因此，位线BL不受数据线WT上的小电压纹波的影响，其中，数据线WT上的该小电压纹波是数据线WT和写辅助数据线NDL之间的电容耦合以及写辅助数据线NDL的电压转变导致的。
图3中示出的数据线WT、WC和写辅助数据线NDL的布置仅用于说明目的，本发明并不受限于该示例实施例。实际上，数据线WT、WC和写辅助数据线NDL是可以被适当路由(beproperly routed)的全局金属线，以确保数据线WT和写辅助数据线NDL之间的电容耦合以及数据线WC和写辅助数据线NDL之间的电容耦合具有相同的电容值。以这种方式，可以实现全局金属线WT、WC、NDL的最小面积要求的布局。
在写辅助数据线和有线耦合(例如，数据线WT和写辅助数据线NDL之间的电容耦合、数据线WC和写辅助数据线NDL之间的电容耦合)的帮助下，SRAM单元的负位线因负数据线而产生。换句话说，所提出的写入辅助方案能够在不使用MOS电容器的情况下向位线(例如，BL或BLB)提供负电压，其中，电荷泵电容器可以通过至少一条全局写辅助数据线(例如，NDL)和一条被重复利用的全局数据线(例如，WT或WC)之间的电容耦合来实现。由于写辅助数据线(例如，NDL)和被重复利用的数据线(例如，WT和WC)是被路由到SRAM的多个存储体的全局金属线，因此，相同的写辅助电路可以被SRAM的多个存储体共享。
在以上实施例中，所提出的写辅助方案被SRAM设计采用。然而，这仅用于说明目的，并不意味着是对本发明的限制。使用所提出的写辅助方案的任意存储器设计均应落入本发明的范围内。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (16)

1.一种数据线控制电路，其特征在于，包括：
数据线驱动电路，用于在至少一个存储单元的写入操作期间驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线；以及，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线，其中该差分数据线为该数据线驱动电路的输出；以及
写辅助数据线驱动电路，用于在该至少一个存储单元的该写入操作期间驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线中的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，其中，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该差分数据线中的该第一数据线和该第二数据线的其中一条数据线之间的电容耦合产生的。
2.如权利要求1所述的数据线控制电路，其特征在于，该第二电压电平小于该第一电压电平，以及，该第四电压电平小于该第三电压电平。
3.如权利要求2所述的数据线控制电路，其特征在于，该第四电压电平是负电压电平；和/或，该第一电压电平等于供给电压电平，以及，该第二电压电平和该第三电压电平等于接地电压电平。
4.如权利要求1所述的数据线控制电路，其特征在于，该第三电压电平与该第二电压电平相同；该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段；在该第一阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线驱动至该第二电压电平，并将该第一数据线和该第二数据线的另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第一电压电平；以及，在该第二阶段期间，该数据线驱动电路用于将该第一数据线和该第二数据线的该其中一条数据线保持浮动并继续将该第一数据线和该第二数据线的该另一条数据线驱动至该第一电压电平，以及，该写辅助数据线驱动电路用于将该至少一条写辅助数据线驱动至该第二电压电平。
5.如权利要求1所述的数据线控制电路，其特征在于，该第三电压电平与该第二电压电平相同，以及，该数据线驱动电路包括第一驱动电路、第二驱动电路和第三N沟道金属氧化物半导体NMOS晶体管；
该第一驱动电路包括：
第一P沟道金属氧化物半导体PMOS晶体管，其中，该第一PMOS晶体管的源极耦接到该第一电压电平，该第一PMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该其中一条数据线，以及，该第一PMOS晶体管的栅极用于接收第一控制信号；和
第一NMOS晶体管，其中，该第一NMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该其中一条数据线，以及，该第一NMOS晶体管的栅极用于接收该第一控制信号；
该第二驱动电路包括：
第二PMOS晶体管，其中，该第二PMOS晶体管的源极耦接到该第一电压电平，该第二PMOS晶体管的漏极耦接到该第一数据线和该第二数据线的另一条数据线，以及，该第二PMOS晶体管的栅极用于接收第二控制信号；和
第二NMOS晶体管，其中，该第二NMOS晶体管的漏极耦接到该第一数据线和该第二数据线的该另一条数据线，以及，该第二NMOS晶体管的栅极用于接收该第二控制信号；
其中，该第三NMOS晶体管的栅极用于接收第三控制信号，该第三NMOS晶体管的源极耦接到该第二电压电平，以及，该第三NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极和该二NMOS晶体管的源极。
6.如权利要求5所述的数据线控制电路，其特征在于，该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段；在该第一阶段期间，该第三NMOS晶体管被该第三控制信号导通；以及，在该第二阶段期间，该第三NMOS晶体管被该第三控制信号断开。
7.如权利要求1所述的数据线控制电路，其特征在于，当该写入操作用于将第一逻辑值写入该至少一个存储单元时，该第一数据线具有该第二电压转变，该第二电压转变是该第一电压转变通过该第一数据线和该至少一条写辅助数据线之间的电容耦合产生的；以及，当该写入操作用于将第二逻辑值写入该至少一个存储单元时，该第二数据线具有该第二电压转变，该第二电压转变是该第一电压转变通过该第二数据线和该至少一条写辅助数据线之间的电容耦合产生的。
8.如权利要求7所述的数据线控制电路，其特征在于，该第一数据线和该至少一条写辅助数据线之间的电容耦合与该第二数据线和该至少一条写辅助数据线之间的电容耦合具有相同的电容值。
9.如权利要求1所述的数据线控制电路，其特征在于，该差分数据线和该至少一条写辅助数据线被多个存储体共享。
10.一种数据线控制方法，其特征在于，包括：
在至少一个存储单元的写入操作期间通过数据线驱动电路驱动差分数据线，其中，该差分数据线包括第一数据线和第二数据线，在该至少一个存储单元的该写入操作期间，该至少一个存储单元的差分位线分别耦接到该差分数据线；以及
在该至少一个存储单元的该写入操作期间通过写辅助数据线驱动电路驱动至少一条写辅助数据线，其中，该至少一条写辅助数据线将该差分数据线隔开，且在该至少一个存储单元的该写入操作期间，该至少一条写辅助数据线被驱动为具有从第一电压电平到第二电压电平的第一电压转变，以及，该第一数据线和该第二数据线的其中一条数据线具有从第三电压电平到第四电压电平的第二电压转变，其中，该第四电压电平是该第一电压转变通过该至少一条写辅助数据线与该差分数据线中的该第一数据线和该第二数据线的其中一条数据线之间的电容耦合产生的，其中该差分数据线为该数据线驱动电路的输出。
11.如权利要求10所述的数据线控制方法，其特征在于，该第二电压电平小于该第一电压电平，以及，该第四电压电平小于该第三电压电平。
12.如权利要求11所述的数据线控制方法，其特征在于，该第四电压电平是负电压电平；和/或，
该第一电压电平等于供给电压电平，以及，该第二电压电平和该第三电压电平等于接地电压电平。
13.如权利要求10所述的数据线控制方法，其特征在于，该第三电压电平与该第二电压电平相同；该至少一个存储单元的该写入操作包括第一阶段和该第一阶段之后的第二阶段；
其中，驱动该差分数据线的步骤包括：
在该第一阶段期间，将该第一数据线和该第二数据线的该其中一条数据线驱动至该第二电压电平，并将该第一数据线和该第二数据线的另一条数据线驱动至该第一电压电平；以及，
在该第二阶段期间，将该第一数据线和该第二数据线的该其中一条数据线保持浮动并继续将该第一数据线和该第二数据线的该另一条数据线驱动至该第一电压电平；
以及，驱动该至少一条写辅助数据线的步骤包括：
在该第一阶段期间，将该至少一条写辅助数据线驱动至该第一电压电平；以及，
在该第二阶段期间，将该至少一条写辅助数据线驱动至该第二电压电平。
14.如权利要求10所述的数据线控制方法，其特征在于，当该写入操作用于将第一逻辑值写入该至少一个存储单元时，该第一数据线具有该第二电压转变，该第二电压转变是该第一电压转变通过该第一数据线和该至少一条写辅助数据线之间的电容耦合产生的；以及，当该写入操作用于将第二逻辑值写入该至少一个存储单元时，该第二数据线具有该第二电压转变，该第二电压转变是该第一电压转变通过该第二数据线和该至少一条写辅助数据线之间的电容耦合产生的。
15.如权利要求14所述的数据线控制方法，其特征在于，该第一数据线和该至少一条写辅助数据线之间的电容耦合与该第二数据线和该至少一条写辅助数据线之间的电容耦合具有相同的电容值。
16.如权利要求10所述的数据线控制方法，其特征在于，该差分数据线和该至少一条写辅助数据线被多个存储体共享。
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