KR20100093425A - 비대칭 센스 앰프를 이용하여 풀-전원 전압 비트라인 프리차아지 스킴을 구현하는 반도체 메모리 장치의 배치 방법 - Google Patents

비대칭 센스 앰프를 이용하여 풀-전원 전압 비트라인 프리차아지 스킴을 구현하는 반도체 메모리 장치의 배치 방법 Download PDF

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Abstract

본 발명은, 비대칭 센스 앰프를 이용하여 풀-전원 전압 비트라인 프리차아지 스킴을 구현하는 반도체 메모리 장치의 배치 방법에 대하여 개시된다. 비대칭 센스앰프는, 제1 전류원에 연결되고 비트라인과 상보 비트라인에 교차 연결되는 제1 및 제2 트랜지스터들과, 제2 전류원에 연결되고 비트라인과 상보 비트라인에 교차 연결되는 제3 및 제4 트랜지스터들을 포함하고, 제1 및 제4 트랜지스터들의 전류 구동 능력이 제2 및 제3 트랜지스터들의 전류 구동 능력보다 크도록 설정된다. 반도체 메모리 장치의 배치 방법은, 전류 구동 능력이 작은 제3 트랜지스터를 제1 메모리 셀에 인접하게 배치시키고, 전류 구동 능력이 작은 제2 트랜지스터를 제2 메모리 셀에 인접하게 배치시킨다. 전류 구동 능력이 큰 트랜지스터는 그 너비를 전류 구동 능력이 작은 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖도록 배치된다.
Figure P1020090012600
비대칭 센스 앰프, 센싱 속도, 문턱 전압 미스매치, 풀-전원 전압 비트라인 프리차아지,

Description

비대칭 센스 앰프를 이용하여 풀-전원 전압 비트라인 프리차아지 스킴을 구현하는 반도체 메모리 장치의 배치 방법{Layout method of semiconductor memory device implementing full-VDD bitline precharge scheme usig asymmetric sense amplifier}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비대칭 센스 앰프를 이용하여 풀-전원 전압 비트라인 프리차아지를 구현하는 반도체 메모리 장치의 배치 방법에 관한 것이다.
반도체 메모리 장치들 중 DRAM은 센스 앰프를 이용하여 메모리 셀에 저장된 데이터를 감지 증폭한다. 센스 앰프는 메모리 셀 비트라인과 연결되어, 비트라인으로 차아지 셰어링되는 전압 레벨과 비트라인 프리차아지 전압 레벨을 비교하여 메모리 셀 데이터를 센싱한다. 센싱 데이터의 정확성은 메모리 셀에 저장된 차아지의 크기와 비트라인의 커패시턴스의 영향을 받는 차아지 셰어링 동작에 의존적이다. 이에 따라, DRAM에서의 비트라인 프리차아지는 메모리 셀 억세스에 있어서 센싱 속도와 관련되는 중요한 기술 중의 하나이다.
점점, 전원 전압 레벨이 낮아지고, 로직 레벨 "1"과 로직 레벨 "0" 사이의 전압 차가 감소함에 따라, 통상적인 하프 전원 전압 레벨("VDD/2")의 프리차아지 방법보다 다른 비트라인 프리차아지 방법을 구현하기 위한 기술들이 개발되고 있다. 이와 관련하여, 전원 전압 레벨(VDD)로 비트라인을 프리차아지시키는 풀-VDD 비트라인 프리차아지(FVBP) 스킴과 접지 전압 레벨(VSS)로 비트라인을 프리차아지시키는 스킴이 설계되고 있다.
그런데, VDD 프리차아지된 비트라인들은 로직 레벨 "1"을 견디면서 안정적으로(acceptable and stable) 센싱하는 데 어려움이 있다. 왜냐하면, 메모리 셀 데이터가 로직 레벨 "1" 경우, 비트라인의 차아지 셰어링 전압이 존재하지 않기 때문이다. 마찬가지로, VSS 프리차아지된 비트라인들은, 메모리 셀 데이터가 로직 레벨 "0" 경우에 비트라인의 차아지 셰어링 전압이 존재하지 않기 때문에, 로직 레벨 "0"을 견디면서 안정적으로 센싱하는 데 어려움이 있다.
따라서, FVBP 스킴에서, 로직 레벨 "1" 센싱 시 비트라인의 차아지 셰어링 전압을 발생시킬 수 있다면, 로직 레벨 "1" 센싱 동작이 안정적일 것이 기대된다. 이와 아울러, FVBP 스킴에서의 센싱 속도를 향상시킬 수 있는 방안도 요청된다.
본 발명의 목적은 FVBP 스킴에서 비대칭 센스 앰프를 갖는 반도체 메모리 장치의 배치 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치의 배치 방법은, 제1 메모리 셀이 연결되는 비트라인, 제2 메모리 셀이 연결되는 상보 비트라인, 그리고 제1 전류원과 연결되고 비트라인과 상보 비트라인에 교차 연결되는 제1 및 제2 트랜지스터들과 제2 전류원과 연결되고 비트라인과 상보 비트라인에 교차 연결되는 제3 및 제4 트랜지스터들을 포함하고 제1 및 제4 트랜지스터들의 전류 구동 능력이 제2 및 상기 제3 트랜지스터들의 전류 구동 능력보다 크도록 설정되는 비대칭 센스 앰프를 구비하되, 전류 구동 능력이 작은 제3 트랜지스터를 제1 메모리 셀에 인접하게 배치시키고, 전류 구동 능력이 작은 제2 트랜지스터를 제2 메모리 셀에 인접하게 배치시킨다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 배치 방법은 제1 트랜지스터는 상기 제2 트랜지스터에 인접하게 배치시킬 수 있고, 제1 트랜지스터는 제1 트랜지스터의 너비를 제2 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖도록 배치될 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 배치 방법은, 제4 트랜지스터는 제3 트랜지스터에 인접하게 배치시킬 수 있고, 제4 트랜지스터는 제4 트랜 지스터의 너비를 제3 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖도록 배치시킬 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 배치 방법은, 제1 트랜지스터와 제4 트랜지스터는 동일한 크기로 배치될 수 있고, 제2 트랜지스터와 제3 트랜지스터는 동일한 크기로 배치될 수 있다.
상술한 본 발명의 반도체 메모리 장치의 배치 방법에 의하면, 제1 및 제2 메모리 셀들과 전류 구동 능력이 작은 트랜지스터들 사이의 저항값을 작도록 배치되고, 제1 및 제2 메모리 셀들과 전류 구동 능력이 큰 트랜지스터들 사이의 저항값이 크도록 배치되어, 비대칭 센스 앰프의 센싱 속도를 최적화시킨다.
또한, 전류 구동 능력이 큰 트랜지스터는 그 너비를 전류 구동 능력이 작은 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖도록 배치되어, 비대칭 센스 앰프를 구성하는 제1 내지 제4 트랜지스터들의 문턱 전압 미스매치에 의해 미스매치 마진을 최적화시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 반도체 메모리 장치(100)는, 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인 쌍, 감지 증폭부(120), 그리고 프리차아지부(140)를 포함한다.
비트라인(BL)에는 제1 메모리 셀(MC1)이 연결되고, 상보 비트라인(BLB)에는 제2 메모리 셀(MC2)이 연결된다. 감지 증폭부(120)는, 비트라인 쌍(BL, BLB)의 전압 레벨을 감지 증폭하는 제1 내지 제3 감지 증폭기들(122, 124, 126)과, 제1 및 제2 감지 증폭기들(122, 124)을 인에이블시키는 제1 및 제2 전류원들(128, 130)을 포함한다.
제1 감지 증폭기(122)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제1 및 제2 NMOS 트랜지스터들(N1, N2)을 포함한다. 제1 NMOS 트랜지스터(N1)의 게이트는 상보 비트라인(BLB)에 연결되고, 제2 NMOS 트랜지스터(N2)의 게이트는 비트라인(BL)에 연결되어, 제1 및 제2 NMOS 트랜지스터들(N1, N2)은 서로 교차 연결된다(cross-coupled). 제1 NMOS 트랜지스터(N1)는 제2 NMOS 트랜지스터(N2) 보다 큰 너비를 갖도록 설계되어 전류 구동 능력이 크다. 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2) 사이의 연결 노드인 제1 노드(LACB)는, 제1 전류원(120)에 연결된다.
제1 전류원(128)은 제1 센싱 인에이블 신호(LACNG)에 응답하여 제1 감지 증폭기(122)를 인에이블시킨다. 제1 전류원(128)은 제1 노드(LACB)와 접지 전압(VSS) 사이에 연결되고, 제1 센싱 인에이블 신호(LACNG)가 그 게이트에 연결되는 NMOS 트랜지스터로 구성된다. 제1 전류원(128)은, 제1 센싱 인에이블 신호(LACNG)의 활성화 동안, 제1 감지 증폭기(122)의 센싱 동작에 따른 구동 전류들을 싱크(sink)시킨다.
제1 감지 증폭기(122)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도로 올라가게 된다. 이에 따라, 제2 NMOS 트랜지스터(N2)를 흐르는 전류가 제1 NMOS 트랜지스터(N1)를 흐르는 전류보다 커지게 되고, 제1 전류원(128)을 통해 싱크된다.
제1 감지 증폭기(122)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "0"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도 낮아지게 된다. 이에 따라, 제1 NMOS 트랜지스터(N1)를 흐르는 전류가 제2 NMOS 트랜지스터(N2)를 흐르는 전류보다 커지게 되고, 제1 전류원(128)을 통해 싱크된다.
제2 감지 증폭기(124)는, 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제3 및 제4 NMOS 트랜지스터들(N3, N4)을 포함한다. 제3 NMOS 트랜지스터(N3)의 게이트는 상보 비트라인(BLB)에 연결되고, 제4 NMOS 트랜지스터(N4)의 게이트는 비트라인(BL)에 연결되어, 제3 및 제4 NMOS 트랜지스터들(N3, N4)은 서로 교차 연결 된다(cross-coupled). 제4 NMOS 트랜지스터(N4)는 제3 NMOS 트랜지스터(N3) 보다 큰 너비를 갖도록 설계되어 전류 구동 능력이 크다. 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4) 사이의 연결 노드인 제2 노드(LATB)는, 제2 전류원(130)에 연결된다.
제2 전류원(130)은 제2 센싱 인에이블 신호(LATNG)에 응답하여 제2 감지 증폭기(124)를 인에이블시킨다. 제2 전류원(130)은 제2 노드(LATB)와 접지 전압(VSS) 사이에 연결되고, 제2 센싱 인에이블 신호(LATNG)가 그 게이트에 연결되는 NMOS 트랜지스터로 구성된다. 제2 전류원(130)은, 제2 센싱 인에이블 신호(LATNG)의 활성화 동안, 제2 감지 증폭기(124)의 센싱 동작에 따른 구동 전류들을 싱크(sink)시킨다.
제2 감지 증폭기(124)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도로 올라가게 된다. 이에 따라, 제4 NMOS 트랜지스터(N4)를 흐르는 전류가 제3 NMOS 트랜지스터(N3)를 흐르는 전류보다 커지게 되고 제2 전류원(130)을 통해 싱크된다.
제2 감지 증폭기(124)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "0"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도 낮아지게 된다. 이에 따라, 제3 NMOS 트 랜지스터(N3)를 흐르는 전류가 제4 NMOS 트랜지스터(N4)를 흐르는 전류보다 커지게 되고, 제2 전류원(130)을 통해 싱크된다.
제1 감지 증폭기(122)와 제2 감지 증폭기(124)의 구조를 살펴보면, 비트라인(BL)과 상보 비트라인(BLB)에 교차 연결된 제1 및 제2 NMOS 트랜지스터들(N1, N2)과 제3 및 제4 NMOS 트랜지스터들(N3, N4)이 서로 비대칭적인 것을 볼 수 있다. 제1 및 제4 NMOS 트랜지스터들(N1, N4)은 전류 구동 능력이 큰 트랜지스터들로 구성되고, 제2 및 제3 NMOS 트랜지스터들(N2, N3)은 전류 구동 능력이 적은 트랜지스터들로 구성된다. 제1 및 제4 NMOS 트랜지스터들(N1, N4)은 서로 동일한 크기를 갖도록 설계되고, 제2 및 제3 NMOS 트랜지스터들(N2, N3)도 서로 동일한 크기를 갖도록 설계될 수 있다.
제1 감지 증폭기(122)와 제2 감지 증폭기(124)는, 제1 및 제2 센싱 인에이블 신호들(LACNG, LATNG)이 동시에 활성화되는 경우, 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 센싱할 때, 동일한 전압 레벨로 프리차아지되었던 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도 올라가게 됨에 따라, 제2 NMOS 트랜지스터(N2)를 흐르는 전류와 제4 NMOS 트랜지스터(N4)를 흐르는 전류가 제1 전류원(128)와 제2 전류원(130)을 통해 싱크된다. 이에 따라, 상보 비트라인(BLB)은 접지 전압(VSS) 레벨로 떨어지게 된다.
제1 감지 증폭기(122)와 제2 감지 증폭기(124)는, 제1 및 제2 센싱 인에이블 신호들(LACNG, LATNG)이 동시에 활성화되는 경우, 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "0"을 센싱할 때, 동일한 전압 레벨로 프리차아지되었던 비트라인(BL)과 상보 비트라인(BLB)이 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도 떨어짐에 따라, 제1 NMOS 트랜지스터(N1)를 흐르는 전류와 제3 NMOS 트랜지스터(N3)를 흐르는 전류가 제1 전류원(128)와 제2 전류원(130)을 통해 싱크된다. 이에 따라, 비트라인(BLB)은 접지 전압(VSS) 레벨로 떨어지게 된다.
제3 감지 증폭기(126)는, 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제1 및 제2 PMOS 트랜지스터들(P1, P2)을 포함한다. 제1 PMOS 트랜지스터(P1)의 게이트는 상보 비트라인(BLB)에 연결되고, 제2 PMOS 트랜지스터(P2)의 게이트는 비트라인(BL)에 연결되어, 제1 및 제2 PMOS 트랜지스터들(P1, P2)은 서로 교차 연결된다(cross-coupled). 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2) 사이의 연결 노드는 전원 전압(VINTA)에 연결된다. 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 서로 동일한 너비를 갖도록 설계되어 전류 구동 능력이 동일하다.
제3 감지 증폭기(126)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도로 올라가게 된다. 이에 따라, 제1 PMOS 트랜지스터(P1)를 흐르는 전류가 제2 PMOS 트랜지스터(P2)를 흐르는 전류보다 커지게 되어, 비트라인(BL)은 전원 전압(VINTA) 레벨로 상승한다.
제3 감지 증폭기(126)가 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "0"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V 정도 낮아지게 된다. 이에 따라, 제2 PMOS 트랜지스터(P2)를 흐르는 전류가 제1 PMOS 트랜지스터(P1)를 흐르는 전류보다 커지게 되어, 상보 비트라인(BLB)은 전원 전압(VINTA) 레벨로 상승한다.
감지 증폭부(120)는, 상술한 제1 내지 제3 감지 증폭기들(122, 124, 126)과 제1 및 제2 전류원들(128, 130)의 동작에 의해, 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지되었던 비트라인(BL)과 상보 비트라인(BLB)을, 차아지 셰어링(charge sharing) 후 비트라인(BL)은 전원 전압(VINTA) 레벨로 상승시키고 상보 비트라인(BLB)은 접지 전압(VSS) 레벨로 떨어뜨리는, 디벨롭(develop)시킨다. 마찬가지로, 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "0"을 센싱하는 경우, 동일한 전압 레벨로 프리차아지되었던 비트라인(BL)과 상보 비트라인(BLB)을, 차아지 셰어링(charge sharing) 후 비트라인(BL)은 접지 전압(VSS) 레벨로 떨어뜨리고 상보 비트라인(BLB)은 전원 전압(VINTA) 레벨로 상승시키는, 디벨롭시킨다.
프리차아지부(140)는 비트라인(BL)과 상보 비트라인(BLB)을 동일한 전압 레벨로 프리차아지시킨다. 프리차아지부(140)는 제1 프리차아지부(142)와 제2 프리차아지부(144)를 포함한다. 제1 프리차아지부(142)는 제1 프리차아지 신호(PEQ_SA)에 응답하여 감지 증폭부(120) 내 제1 및 제2 노드들(LACB, LATB)에 전원 전압(VINTA) 레벨을 인가한다. 제1 프리차아지부(142)는, 전원 전압(VINTA)과 제1 노드(LACB) 사이에 연결되고 제1 프리차아지 신호(PEQ_SA)에 제어되는 제3 피모스 트랜지스터(P3)와, 전원 전압(VINTA)과 제2 노드(LATB) 사이에 연결되고 제1 프리차아지 신호(PEQ_SA)에 제어되는 제4 PMOS 트랜지스터(P4)을 포함한다.
제2 프리차아지부(144)는 제2 프리차아지 신호(PEQIJ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 등화시킨다. 제2 프리차아지부(144)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고 제2 프리차아지 신호(PEQIJ)에 제어되는 제5 피모스 트랜지스터(P5)를 포함한다.
프리차아지부(140)에 의한 비트라인 프리차아지 동작은 도 2의 타이밍 다이어그램을 참조하여 설명된다. 도 1과 연계하여 도 2를 참조하면, 반도체 메모리 장치(100)로 프리차아지 명령(PRE)이 인가되고, 제1 및 제2 센싱 인에이블 신호(LATNG, LATNG)가 로직 로우레벨로 비활성화되어 제1 및 제2 감지 증폭기(122, 124)를 디세이블시킨다. 비트라인(BL)과 상보 비트라인(BLB)의 상태는, 제1 메모리 셀(MC1)에 저장된 데이터, 예컨대, 로직 "1"을 감지 증폭하는 이전 동작에 의해, 비트라인(BL)은 전원 전압(VINTA) 레벨로, 그리고 상보 비트라인(BLB)은 접지 전압(VSS) 레벨로 디벨롭된 상태라고 가정하자. 제1 프리차아지 신호(PEQ_SA)의 로직 로우레벨로의 활성화에 응답하여 제1 프리차아지부(142)의 제3 및 제4 PMOS 트랜지스터들(P3, P4)이 턴온되어, 제1 및 제2 노드들(LACB, LATB)은 전원 전압(VINTA) 레벨로 상승한다(ⓐ). 이와 함께, 감지 증폭부(120) 내 제2 및 제4 NMOS 트랜지스터들(N2, N4)을 통하여 상보 비트라인(BLB)의 전압 레벨이 접지 전압(VSS) 레벨에 서 점차 상승하게 되는 데(ⓑ), 상보 비트라인(BLB)은 제1 및 제2 노드들(LATB, LACB)의 전원 전압(VINTA) 레벨에서 제2 및 제4 NMOS 트랜지스터들(N2, N4)의 문턱 전압(NSA_Vth) 만큼 강하된 전압 레벨(VINTA-(NSA_Vth))이 된다. 이에 따라, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차는 제2 및 제4 NMOS 트랜지스터들(N2, N4)의 문턱 전압(NSA_Vth) 정도가 된다.
이 후, 제2 프리차아지 신호(PEQIJ)의 로직 로우레벨로의 활성화에 응답하여 제2 프리차아지부(144)의 제5 PMOS 트랜지스터(P5)가 턴온되어, 비트라인(BL)과 상보 비트라인(BLB)을 등화시킨다. 이 때, VINTA 전압 레벨의 비트라인(BL)과 전압 레벨의 상보 비트라인(BLB)은 등화되어, VINTA-(NSA_Vth)/2 전압 레벨이 된다(ⓒ). 즉, 비트라인(BL)과 상보 비트라인(BLB)은 전원 전압(VINTA)에서 소정 전압(α) 떨어진 레벨(VINT-α)로 프리차아지 레벨이 잡힌다. 소정 전압(α)은 제2 및 제4 NMOS 트랜지스터들(N2, N4)의 문턱 전압(NSA_Vth)의 반에 해당하는 전압이다.
도 3은 도 1의 반도체 메모리 장치(100)의 비트라인 프리차아지 동작 후의 센싱 동작을 설명하는 도면이다. 도 3을 참조하면, 제1 메모리 셀(MC1)에 저장된 데이터(D1), 예컨대, 로직 "1"을 센싱하는 경우, 상술한 도 2의 비트라인 프리차아지 동작에 의해 VINT-α 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BL)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V1 정도 올라가게 됨에 따라, 센싱 마진이 생기게 된다. 이는 종래의 FVBP 스킴에서 로직 "1"의 메모리 셀 데이터 센싱 시 비트라인의 차아지 셰어링 전압이 존재하지 않아 발생되었던 문제점을 해결한다.
제1 메모리 셀(MC1)에 저장된 데이터(D0), 예컨대, 로직 "0"을 센싱하는 경우, 상술한 도 2의 비트라인 프리차아지 동작에 의해 VINT-α 전압 레벨로 프리차아지된 비트라인(BL)과 상보 비트라인(BLB)은, 차아지 셰어링(charge sharing) 후 비트라인(BLB)의 전압 레벨이 상보 비트라인(BLB)의 전압 레벨보다 △V2 정도 떨어지게 된다. 이는 종래의 FVBP 스킴에서 로직 "0"의 메모리 셀 데이터 센싱 시 비트라인의 차아지 셰어링 전압 차보다 작지만, 센싱 마진에 영향을 끼치진 않는다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 4를 참조하면, 도 1의 반도체 메모리 장치(100)와 비교하여, 감지 증폭부(420) 내 제3 감지 증폭기(426)의 제1 및 제2 피모스 트랜지스터들(P1, P2)의 연결 노드(LAC)가 제3 전류원(428)에 연결된다는 점에서 차이가 있다.
제3 전류원(428)은 제3 센싱 인에이블 신호(LACPG)에 응답하여 제3 감지 증폭기(326)를 인에이블시킨다. 제3 전류원(428)은 제3 노드(LATB)와 전원 전압(VINTA) 사이에 연결되고, 제3 센싱 인에이블 신호(LACPG)가 그 게이트에 연결되는 PMOS 트랜지스터로 구성된다. 제3 전류원(428)은, 제3 센싱 인에이블 신호(LACPG)의 활성화 동안, 제3 감지 증폭기(426)의 센싱 동작에 따른 구동 전류들을 공급한다. 또한, 제3 전류원(428)은 제3 센싱 인에이블 신호(LACPG)의 비활성화 동안 구동 전류 공급을 차단하여 제3 감지 증폭기(426)를 디세이블시키는데, 이는 도 1의 제3 감지 증폭기(426) 내 제1 및 제2 PMOS 트랜지스터들(P1, P2)에 누설 전류에 의해 비트라인(BL)과 상보 비트라인(BLB)의 프리차아지 전압 레벨이 상승될 수 있는 문제점을 없앤다.
도 1 및 도 4의 실시예들에서는 감지 증폭부(120)와 프리차아지부(140)가 동일하게 전원 전압(VINTA)을 이용하는 것에 대하여 설명하고 있다. 이와는 달리, 본 발명의 제3 실시예인 도 5에 도시된 바와 같이, 감지 증폭부(120)의 전원과 프리차아지부(140)의 전원을 분리하여, 별개의 내부 전압들을 이용할 수도 있다. 프리차아지부(140)는 전원 전압(VINTA) 레벨보다 낮은 프리차아지 전압(VINT_PRE)을 이용한다. 도 5의 반도체 메모리 장치(500)는 비트라인(BL)과 상보 비트라인(BLB)의 프리차아지 전압 레벨이 프리차아지 전압(VINT_PRE)에서 감지 증폭부(120) 내 제2 및 제4 NMOS 트랜지스터들(N2, N4)의 문턱 전압(NSA_Vth)의 반에 해당하는 소정 전압(α) 만큼 떨어진 레벨(VINT_PRE-α)로 잡힌다. 이에 따라, 반도체 메모리 장치(500)는, 도 1의 반도체 메모리 장치(100)에 비하여, 로직 "1"의 제1 메모리 셀(MC1) 데이터 센싱 시 센싱 마진이 더 커지게 된다.
도 6은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 6을 참조하면, 반도체 메모리 장치(600)는, 도 5의 반도체 메모리 장치(500)와 비교하여, 프리차아지부(640) 내 제2 프리차아지부(644)가 제1 프리차아지 신호(PEQ_SA)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 프리차아지 전압(VINT_PRE) 레벨로 프리차아지시킨다는 점에서 차이가 있다. 제2 프리차아지부(644)는, 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고 제1 프리차아지 신호(PEQ_SA)에 응답하는 제5 PMOS 트랜지스터(P5), 프리차아지 전압(VINT_PRE)과 비트라인(BL) 사이에 연결되고 제1 프리차아지 신호(PEQ_SA)에 응답하는 제6 PMOS 트랜지스터(P6), 그리고 프리차아지 전압(VINT_PRE)과 상보 비 트라인(BLB) 사이에 연결되고 제1 프리차아지 신호(PEQ_SA)에 응답하는 제7 PMOS 트랜지스터(P7)를 포함한다.
반도체 메모리 장치(600)는, 프리차아지부(640)에 의해 비트라인(BL)과 상보 비트라인(BLB)을 전원 전압(VINT) 레벨보다 낮은 프리차아지 전압(VINT_PRE) 레벨로 프리차아지시킴으로써, 종래의 FVBP 스킴과 비교하여 로직 "1"의 제1 메모리 셀(MC1) 데이터 센싱 시 센싱 마진을 갖게 된다.
앞서 설명된 실시예들에서, 비대칭 센스 앰프를 구성하는 제1 및 제2 감지 증폭기들(122, 124) 내 제1 및 제4 NMOS 트랜지스터들(N1, N4)은 전류 구동 능력이 큰 트랜지스터들로 구성되고, 제2 및 제3 NMOS 트랜지스터들(N2, N3)은 전류 구동 능력이 작은 트랜지스터들로 구성되는 예에 대하여 설명하고 있다. 이러한 비대칭 센스 앰프의 배치 방법은 도 7에서 보여준다.
예컨대, 도 1의 반도체 메모리 장치(100)와 연계하여, 도 7을 참조하면, 제1 메모리 셀(MC1)이 배치되는 제1 영역(710)과 제2 메모리 셀(MC2)이 배치되는 제2 영역(720) 사이에 감지 증폭부(120)와 프리차아지부(140)가 배치된다. 비트라인(BL)에 연결되는 제1 메모리 셀(MC1)이 배치된 제1 영역(710)에 인접한 제3 영역(712)에 제3 엔모스 트랜지스터(N3)가 배치된다. 전류 구동 능력이 작은, 즉 좁은 너비(narrow width)를 갖는 제3 엔모스 트랜지스터(N3)는 비트라인(BL)과 연결된다. 제3 영역(712)에 인접한 제4 영역(714)에는 비트라인(BL)과 연결되는 제1 엔모스 트랜지스터(N1)가 배치된다. 제1 엔모스 트랜지스터(N1)는 전류 구동 능력이 큰, 즉 넓은 너비(wide width)를 갖는다.
상보 비트라인(BLB)에 연결되는 제2 메모리 셀(MC2)이 배치된 제2 영역(720)에 인접한 제5 영역(722)에 제2 엔모스 트랜지스터(N2)가 배치된다. 제2 엔모스 트랜지스터(N2)는 상보 비트라인(BLB)과 연결되고, 전류 구동 능력이 작은, 즉 좁은 너비(narrow width)를 갖는다. 제5 영역(722)에 인접한 제6 영역(724)에는 상보 비트라인(BLB)과 연결되는 제4 엔모스 트랜지스터(N4)가 연결된다. 제4 엔모스 트랜지스터(N4)는 전류 구동 능력이 큰, 즉 넓은 너비(wide width)를 갖는다.
제4 영역(714)과 제6 영역(724) 사이의 제7 영역(730)에는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 감지 증폭부(120)와 프리차아지부(140)의 피모스 트랜지스터들(P1, P2, P5)이 연결된다.
도 7의 배치 방법에서, 제1 및 제2 메모리 셀들(MC1, MC2)에 인접하게 비대칭 센스 앰프 내 전류 구동 능력이 작은, 즉 좁은 너비(narrow width)를 갖는 엔모스 트랜지스터들(N2, N3)을 배치시킴에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)과 전류 구동 능력이 작은 트랜지스터들(N2, N3) 사이의 라인 저항값을 작게 설정한다. 그리고, 제1 및 제2 메모리 셀들(MC1, MC2)에 멀리 비대칭 센스 앰프 내 전류 구동 능력이 큰, 즉 넓은 너비(wide width)를 갖는 엔모스 트랜지스터들(N1, N4)을 배치시킴에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)과 전류 구동 능력이 큰 트랜지스터들(N1, N4) 사이의 라인 저항값을 크게 설정한다. 이에 따라, 비대칭 센스 앰프의 센싱 속도를 최적화시킨다.
한편, 전류 구동 능력이 큰, 즉 넓은 너비의 제1 및 제4 엔모스 트랜지스터들(N1, N4)과 전류 구동 능력이 작은, 즉 좁은 너비의 제2 및 제3 엔모스 트랜지스 터들(N2, N3)의 배치 방법에 있어서, 제2 및 제3 엔모스 트랜지스터(N2, N3)의 너비를 예컨대, 'W'라고 하고, 제1 및 제4 엔모스 트랜지스터(N1, N4)의 너비를 '3W'라고 하자. 하나의 배치 방법은, 제3 영역(712)과 제4 영역(714)에서 보여주듯이, 제3 영역(712)에 W 너비의 제3 엔모스 트랜지스터(N3)를 배치시키고, 제4 영역(714)에 3W 너비의 하나의 액티브 영역으로 구성되는 제1 엔모스 트랜지스터(N1)를 배치시킨다. 이와 같은 방법으로, 제5 영역(722)에 W 너비의 제2 엔모스 트랜지스터(N2)를 배치시키고, 제6 영역(724)에 3W 너비의 제4 엔모스 트랜지스터(N4)를 배치시킬 수 있다.
다른 배치 방법으로, 비대칭 센스 앰프를 구성하는 제1 내지 제4 엔모스 트랜지스터들(N1-N4)의 문턱 전압 미스매치(mismatch)에 의해 미스매치 마진을 최적화하기 위하여, 전류 구동 능력이 큰 트랜지스터들(N1, N4)은 그 너비를 전류 구동 능력이 작은 트랜지스터들(N2, N3)의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖도록 배치된다. 즉, 제5 영역(722)과 제6 영역(724)에서 보여주듯이, 제5 영역(722)에 W 너비의 제2 엔모스 트랜지스터(N2)를 배치시키고, 제6 영역(724)에 W 너비를 갖는 3개의 액티브 영역들로 분리된 제4 엔모스 트랜지스터(N4)를 배치시킨다. 이와 같은 방법으로, 제3 영역(712)에 W 너비의 제3 엔모스 트랜지스터(N3)를 배치시키고, 제4 영역(714)에 W 너비를 갖는 3개의 액티브 영역들로 분리된 제1 엔모스 트랜지스터(N1)를 배치시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 실시예에서는 비대칭 센스 앰프를 구성하는 제1 및 제4 NMOS 트랜지스터들(N1, N4)은 전류 구동 능력이 큰 트랜지스터들로 구성되고, 제2 및 제3 NMOS 트랜지스터들(N2, N3)은 전류 구동 능력이 적은 트랜지스터들로 구성되는 예에 대하여 설명하고 있으나, 이와는 달리 제1 및 제4 NMOS 트랜지스터들(N1, N4)이 전류 구동 능력이 적은 트랜지스터들로 구성되고, 제2 및 제3 NMOS 트랜지스터들(N2, N3)은 전류 구동 능력이 큰 트랜지스터들로 구성될 수도 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 반도체 메모리 장치의 프리차아지 타이밍 다이어그램이다.
도 3은 도 1의 반도체 메모리 장치의 센싱 다이어그램이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 7은 도 1의 반도체 메모리 장치 내 비대칭 센스 앰프의 배치 방법을 설명하는 도면이다.

Claims (7)

  1. 비대칭 센스 앰프를 갖는 반도체 메모리 장치의 배치 방법에 있어서,
    제1 메모리 셀이 연결되는 비트라인;
    제2 메모리 셀이 연결되는 상보 비트라인; 및
    제1 전류원과 연결되고 상기 비트라인과 상기 상보 비트라인에 교차 연결되는 제1 및 제2 트랜지스터들과, 제2 전류원과 연결되고 상기 비트라인과 상기 상보 비트라인에 교차 연결되는 제3 및 제4 트랜지스터들을 포함하고, 상기 제1 및 상기 제4 트랜지스터들의 전류 구동 능력이 상기 제2 및 상기 제3 트랜지스터들의 전류 구동 능력보다 크도록 설정되는 상기 비대칭 센스 앰프를 구비하되,
    상기 전류 구동 능력이 작은 상기 제3 트랜지스터를 상기 제1 메모리 셀에 인접하게 배치시키고, 상기 전류 구동 능력이 작은 상기 제2 트랜지스터를 상기 제2 메모리 셀에 인접하게 배치시키는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  2. 제1항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제1 트랜지스터는 상기 제2 트랜지스터에 인접하게 배치시키는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  3. 제2항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제1 트랜지스터는 상기 제1 트랜지스터의 너비를 상기 제2 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  4. 제1항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제4 트랜지스터는 상기 제3 트랜지스터에 인접하게 배치시키는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  5. 제4항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제4 트랜지스터는 상기 제4 트랜지스터의 너비를 상기 제3 트랜지스터의 너비로 나눈 수만큼 분리된 액티브 영역들을 갖는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  6. 제1항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 동일한 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
  7. 제1항에 있어서, 상기 반도체 메모리 장치의 배치 방법에 있어서,
    상기 제2 트랜지스터와 상기 제3 트랜지스터는 동일한 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
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