JP2008071462A - 半導体記憶装置 - Google Patents

Abstract

【課題】スリープモード時の消費電力を低減する。
【解決手段】半導体記憶装置は、メモリセルアレイ１１の行を選択する複数のワード線と、複数のワード線に接続され、かつそれぞれがＣＭＯＳゲート１８Ｂを含む複数のワード線ドライバ１８と、固定電源端子とＣＭＯＳゲート１８Ｂの電源端子との間に接続され、かつスリープモード時に固定電源電圧を遮断する遮断スイッチ２１と、複数のワード線に接続され、かつスリープモード時に複数のワード線を接地端子に接続するスイッチ回路１７と、固定電源電圧を用いて可変電源電圧を生成し、かつスリープモード時に可変電源電圧を０Ｖに設定する電源制御回路１と、可変電源電圧が供給され、かつ複数のワード線ドライバ１８に接続され、かつアドレス信号に基づいてワード線を選択するロウデコーダ１９とを含む。
【選択図】 図４

Description

本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。

半導体記憶装置の一種としてＳＲＡＭ（Static Random Access Memory）が知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。

６Ｔｒ．型ＳＲＡＭセルは、２つのインバータ回路を備え、一方のインバータ回路の出力端子を他方のインバータ回路の入力端子に接続した構造を有する。さらに、データの読み出し時および書き込み時にインバータ回路のデータ記憶ノードをビット線に接続する２つのトランスファーゲートを備えている。トランスファーゲートには、このトランスファーゲートのオン／オフを制御するワード線が接続されている。

ワード線には、ワード線を選択するロウデコーダと、ロウデコーダのデコード信号に基づいてワード線をドライブするワード線ドライバとが接続されている。例えば、ロウデコーダには０〜１．２Ｖの可変電源電圧ＶＤＤが、ワード線ドライバには１．２Ｖの固定電源電圧ＶＤＤＡが供給される。そして、チップの動作モードに応じて可変電源電圧ＶＤＤをダイナミックに変化させることで、消費電力を低減することができる。

ＳＲＡＭセルは、データ保持の安定性を確保する必要から電源電圧を大きく下げることができない。また、ワード線電位もセル書き込みマージンの確保やセル電流の確保の観点から、同じく大きく下げることができない。このような理由で、ＳＲＡＭセルとワード線ドライバには、１．２Ｖの固定電源電圧ＶＤＤＡを供給している。

ところで、前述したようにロウデコーダには可変電源電圧ＶＤＤが供給されるため、ロウデコーダのデコード信号は、０〜１．２Ｖの間でスイングする。そして、デコード信号がハイレベル（すなわち、ワード線選択時）で、可変電源電圧ＶＤＤが１．２Ｖ以下の場合、デコード信号のハイレベル電圧も１．２Ｖ以下になってしまう。したがって、このデコード信号を受けるワード線ドライバに含まれる初段インバータ回路のＰチャネルＭＯＳトランジスタが完全にオフせず、この初段インバータ回路の貫通電流が大きくなる。これにより、ワード線ドライバのリーク電流が大きくなってしまうという問題がある。

またこの種の関連技術として、メモリセルアレイの周辺回路にスイッチを設け、このスイッチにより固定電源を遮断することで消費電力を低減する技術が開示されている。
特開平１１−２１９５８９号公報

本発明は、スリープモード時のリーク電流を低減することで、消費電力を低減することが可能な半導体記憶装置を提供する。

本発明の一視点に係る半導体記憶装置は、固定電源電圧および可変電源電圧を用いて動作する半導体記憶装置であって、メモリセルアレイの行を選択する複数のワード線と、前記複数のワード線に接続され、かつそれぞれがＣＭＯＳゲートを含む複数のワード線ドライバと、固定電源端子と前記ＣＭＯＳゲートの電源端子との間に接続され、かつスリープモード時に前記固定電源電圧を遮断する第１の遮断スイッチと、前記複数のワード線に接続され、かつスリープモード時に前記複数のワード線を接地端子に接続するスイッチ回路と、前記固定電源電圧を用いて前記可変電源電圧を生成し、かつスリープモード時に前記可変電源電圧を０Ｖに設定する電源制御回路と、前記可変電源電圧が供給され、かつ前記複数のワード線ドライバに接続され、かつアドレス信号に基づいてワード線を選択するロウデコーダとを具備する。

本発明によれば、スリープモード時のリーク電流を低減することで、消費電力を低減することが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能および構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行なう。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置１の構成を示すブロック図である。半導体記憶装置１は、ＳＲＡＭ２と電源制御回路３とを備えている。また、半導体記憶装置１には、固定電源電圧ＶＤＤＡ、およびスリープ信号／ＳＬＰが供給されている。なお、例えばモード選択信号等に基づいて、このスリープ信号／ＳＬＰが半導体記憶装置１内で生成されるように構成してもよい。

図２は、図１に示したＳＲＡＭ２の構成を示すブロック図である。ＳＲＡＭ２は、スタティック型の複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬ１〜ＷＬｍが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のビット線対ＢＬ，／ＢＬには、データの検知増幅を行なうセンスアンプ回路（図示せず）を介してカラム選択回路１２が接続されている。カラム選択回路１２には、カラムデコーダ１３が接続されている。外部回路から入力されたアドレス信号ＡＤＤは、アドレスバッファ（図示せず）およびアドレスプリデコーダ（図示せず）を介してカラムデコーダ１３に入力されている。カラムデコーダ１３は、カラムアドレス信号に基づいて、カラム選択回路１２にカラム選択信号を供給する。カラム選択回路１２は、カラム選択信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

カラム選択回路１２には、書き込み／読み出し回路１４が接続されている。書き込み／読み出し回路１４は、カラム選択回路１２により選択された列に対してデータの書き込みおよび読み出しを行なう。すなわち、書き込み／読み出し回路１４は、外部回路から入力された入力データＤＩを書き込みデータとしてメモリセルアレイ１１に書き込む。また、書き込み／読み出し回路１４は、メモリセルアレイ１１から読み出された読み出しデータを出力データＤＯとして外部回路に出力する。

プリチャージ回路１５は、読み出しおよび書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬをハイレベル電圧（例えば、固定電源電圧ＶＤＤＡ）にプリチャージする。例えば、プリチャージ回路１５は、制御回路１６から供給されるプリチャージ信号に基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１５は、プリチャージ信号が活性化された場合にビット線対ＢＬ，／ＢＬを固定電源電圧ＶＤＤＡにプリチャージし、一方プリチャージ信号が非活性化された場合にプリチャージを解除する。

複数のワード線ＷＬには、ワード線スイッチ回路１７、ワード線ドライバ回路１８、およびロウデコーダ１９が接続されている。ロウデコーダ１９には、アドレスバッファ（図示せず）およびアドレスプリデコーダ（図示せず）を介して、外部回路からアドレス信号ＡＤＤが入力されている。ロウデコーダ１９は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１本を選択する。

制御回路１６は、ＳＲＡＭ２内の各回路を制御する。制御回路１６には、外部回路からクロック信号ＣＬＫ（図示せず）および制御信号ＣＮＴ等が入力される。制御回路１６は、例えば制御信号ＣＮＴに基づいて、プリチャージ動作、書き込み動作、および読み出し動作等を制御する。さらに、制御回路１６には、スリープ信号／ＳＬＰが入力されている。

ＳＲＡＭ２は、通常動作モードとスリープモードとを備えている。通常動作モードとは、外部回路からＳＲＡＭ２へのアクセス（メモリセルＭＣへのデータ書き込みおよびメモリセルＭＣからのデータ読み出しを含む）が行なわれている状態である。スリープモードとは、ＳＲＡＭ２が記憶データを保持しつつアクセスされていない（データの読み出し或いは書き込みが行われていない）状態である。このスリープモードは、制御回路１６から供給されるスリープ信号／ＳＬＰにより制御される。

図３は、図２に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第１のインバータ回路ＩＮＶ１および第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１およびＮＭＯＳトランジスタＤＶ１は、固定電源端子と接地端子との間に直列に接続されている。

第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２およびＮＭＯＳトランジスタＤＶ２は、固定電源端子と接地端子との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、固定電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、固定電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１と第２のインバータ回路ＩＮＶ２とは、クロスカップル接続されている。すなわち、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。

記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してビット線ＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、ワード線ＷＬに接続されている。

記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してビット線／ＢＬに接続されている。トランスファーゲートＸＦ２のゲート端子は、ワード線ＷＬに接続されている。このようにして、メモリセルＭＣが構成されている。

ところで、ＳＲＡＭ２は、固定電源電圧ＶＤＤＡおよび可変電源電圧ＶＤＤの２つの電源電圧を用いて動作する。このために、半導体記憶装置１は、電源制御回路３を備えている。電源制御回路３には、外部から供給される固定電源電圧ＶＤＤＡが供給されている。電源制御回路３は、固定電源電圧ＶＤＤＡを用いて、可変電源電圧ＶＤＤを生成する。固定電源電圧ＶＤＤＡは、例えば１．２Ｖに設定される。可変電源電圧ＶＤＤは、ＳＲＡＭ２の動作に応じて、０〜１．２Ｖの範囲で変化する。

固定電源電圧ＶＤＤＡは、メモリセルアレイ１１、ワード線ドライバ回路１８、および信号生成回路２０に供給される。それ以外の周辺回路には、可変電源電圧ＶＤＤが供給される。可変電源電圧ＶＤＤは、プロセッサの動作モード毎に、要求される速度でＳＲＡＭ２が動作するのに必要な電圧に設定される。例えば、ＳＲＡＭ２の高速動作が要求されるモードでは、可変電源電圧ＶＤＤは１．２Ｖに設定され、比較的低速でよいモードでは１．０Ｖ程度に設定される。

メモリセルＭＣは、データ保持の安定性を確保する必要から電源電圧を大きく下げることができない。また、ワード線電位もセル書き込みマージンの確保やセル電流の確保の観点から、同じく大きく下げることができない。このような理由で、メモリセルＭＣやワード線ドライバ回路１８等には、１．２Ｖの固定電源電圧ＶＤＤＡが供給される。

このように、メモリセルＭＣやワード線ドライバ回路１８等に供給される電源電圧を固定し、可変電源電圧ＶＤＤのみを動作モードに応じてダイナミックに変えることにより、メモリセルＭＣのデータ保持安定性や書き込みマージンを確保しながら、すべてのモードを高い固定電源電圧で動作させる場合と比較して、チップの消費電力を低減させることが可能になる。

図４は、ワード線ドライバ回路１８およびワード線スイッチ回路１７を中心に示した回路図である。制御回路１６から出力されたスリープ信号／ＳＬＰは、信号生成回路２０に供給されている。スリープ信号／ＳＬＰは、スリープモード時にローレベル、通常動作モード時にハイレベルに設定される。

信号生成回路２０は、インバータ回路２０−１により構成されている。インバータ回路２０−１は、スリープ信号／ＳＬＰの反転信号を出力する。また、インバータ回路２０−１の電源端子には、固定電源電圧ＶＤＤＡが供給されている。

ワード線ドライバ回路１８は、複数のワード線ＷＬ１〜ＷＬｍに対応した複数のワード線ドライバ１８−１〜１８−ｍを備えている。ワード線ドライバ１８−１は、２つのインバータ回路１８Ａ、１８Ｂが直列に接続されて構成されている。インバータ回路１８Ａは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ゲート（ＰＭＯＳトランジスタ１８Ａ−１とＮＭＯＳトランジスタ１８Ａ−２とから構成される）から構成される。同様に、インバータ回路１８Ｂは、ＣＭＯＳゲート（ＰＭＯＳトランジスタ１８Ｂ−１とＮＭＯＳトランジスタ１８Ｂ−２とから構成される）から構成される。

インバータ回路（ＣＭＯＳゲート）１８Ａ、１８Ｂの電源端子（具体的には、ＰＭＯＳトランジスタ１８Ａ−１、１８Ｂ−１のソース端子）には、遮断スイッチ２１を介して固定電源電圧ＶＤＤＡが供給されている。遮断スイッチ２１は、ＰＭＯＳトランジスタ２１により構成されている。すなわち、ＰＭＯＳトランジスタ２１のソース端子には、固定電源電圧ＶＤＤＡが供給されている。ＰＭＯＳトランジスタ２１のドレイン端子は、インバータ回路１８Ａ、１８Ｂの電源端子に接続されている。ＰＭＯＳトランジスタ２１のゲート端子には、スリープ信号／ＳＬＰの反転信号が供給されている。他のワード線ドライバ１８−２〜１８−ｍの構成は、ワード線ドライバ１８−１と同じである。

ワード線スイッチ回路１７は、複数のワード線ＷＬ１〜ＷＬｍに対応した複数のＮＭＯＳトランジスタ１７−１〜１７−ｍを備えている。ＮＭＯＳトランジスタ１７−１のソース端子は、接地端子に接続されている。ＮＭＯＳトランジスタ１７−１のドレイン端子は、ワード線ＷＬ１に接続されている。ＮＭＯＳトランジスタ１７−１のゲート端子には、スリープ信号／ＳＬＰの反転信号が供給されている。ワード線ＷＬ２〜ＷＬｍに対応して設けられたＮＭＯＳトランジスタ１７−２〜１７−ｍについても、ＮＭＯＳトランジスタ１７−１と同様である。

ロウデコーダ１９は、複数のＮＯＲ回路１９−１により構成されている。複数のＮＯＲ回路１９−１の電源端子には、可変電源電圧ＶＤＤが供給されている。ロウデコーダ１９は、ロウアドレス信号（／ＰＡ０、／ＰＡ１を含む）をデコードする。このデコード信号は、ワード線ドライバ回路１８（具体的には、インバータ回路１８Ａの入力端子）に供給される。

次に、電源制御回路３の動作について説明する。電源制御回路３は、ＳＲＡＭ２の動作速度に応じて可変電源電圧ＶＤＤを生成する。この可変電源電圧ＶＤＤは、半導体記憶装置１に設けられたプロセッサ（図示せず）等の制御により決定される。さらに、電源制御回路３は、スリープモード時に可変電源電圧ＶＤＤを０Ｖに設定する。図５は、スリープモード時における可変電源電圧ＶＤＤの波形を示す図である。

電源制御回路３には、スリープ信号／ＳＬＰが供給されている。電源制御回路３は、スリープモードに入る場合、スリープ信号／ＳＬＰがローレベルに遷移した後に、可変電源電圧ＶＤＤを０Ｖに設定する。また、電源制御回路３は、スリープモードから抜ける場合、スリープ信号／ＳＬＰがハイレベルに遷移する前に、可変電源電圧ＶＤＤを例えば１．０Ｖに設定する。

このように構成された半導体記憶装置１の動作について説明する。通常動作モードでは、スリープ信号／ＳＬＰは、ハイレベルに設定される。したがって、信号生成回路２０は、ローレベルの反転信号を出力する。これにより、ＰＭＯＳトランジスタ２１はオンし、ワード線ドライバ回路１８には、固定電源電圧ＶＤＤＡが供給される。

また、ワード線スイッチ回路１７に含まれる全てのＮＭＯＳトランジスタ１７−１〜１７−ｍはオフする。また、ロウデコーダ１９には、例えば１．０Ｖの可変電源電圧ＶＤＤが供給される。これにより、アドレス信号に基づいた１本のワード線ＷＬが活性化され、メモリセルＭＣに対してデータ書き込み、あるいはデータ読み出しが行われる。

一方、スリープモードでは、スリープ信号／ＳＬＰは、ローレベルに設定される。このとき、信号生成回路２０は、ハイレベルの反転信号を出力する。これにより、ＰＭＯＳトランジスタ２１はオフし、ワード線ドライバ回路１８への固定電源電圧ＶＤＤＡの供給が遮断される。この結果、ワード線ドライバ回路１８のリーク電流を低減することができる。

ここで、ワード線ドライバ回路１８への固定電源電圧ＶＤＤＡの供給が遮断される結果として、インバータ回路により構成されるワード線ドライバ回路１８の出力が不定になってしまう。これにより、ワード線ＷＬの電位が不定となり、何本かのワード線ＷＬが活性化される可能性がある。具体的には、スリープモード時に複数のワード線ＷＬが活性化されると、メモリセルＭＣのトランスファーゲートＸＦ１、ＸＦ２がオンしてしまう。この結果、ビット線を介してメモリセルＭＣのデータ破壊が生じる可能性がある。

これを防ぐために、本実施形態では、ワード線ＷＬに接続されたワード線スイッチ回路１７を備えている。信号生成回路２０から出力される反転信号がハイレベルに遷移すると、ワード線スイッチ回路１７に含まれる全てのＮＭＯＳトランジスタ１７−１〜１７−ｍがオンする。これにより、全てのワード線ＷＬは接地電圧ＶＳＳに設定され、すなわち全てのワード線ＷＬが非活性化される。このように、本実施形態では、スリープモード時に全てのワード線ＷＬを接地電圧ＶＳＳに設定しているので、メモリセルＭＣのデータ破壊を防ぐことができる。

また、前述したように、ワード線ＷＬに出力端子が接続されたインバータ回路１８Ｂは、スリープモード時に固定電源電圧ＶＤＤＡの供給が遮断される。これにより、インバータ回路１８ＢのＰＭＯＳトランジスタ１８Ｂ−１がワード線ＷＬを固定電源電圧ＶＤＤＡにプルアップするのを防ぐことができる。この結果、スリープモード時にワード線ＷＬの電位を確実に接地電圧ＶＳＳに設定することが可能となる。

メモリセルＭＣには、図３に示すように、固定電源電圧ＶＤＤＡが供給されている。これにより、スリープモード時においても、メモリセルＭＣは、データを保持することができる。また、スリープ信号／ＳＬＰのパスは、スリープモード時に可変電源電圧ＶＤＤが０Ｖに設定されても活きている必要がある。このため、信号生成回路２０は、電源端子に固定電源電圧ＶＤＤＡが供給されるインバータ回路２０−１により構成されている。これにより、信号生成回路２０は、スリープモード時においても、遮断スイッチ２１およびワード線スイッチ回路１７を制御することが可能となる。

一方、ロウデコーダ１９には、可変電源電圧ＶＤＤが供給されている。これにより、動作速度に応じてロウデコーダ１９の消費電力を低減することができる。さらに、スリープモード時には、可変電源電圧ＶＤＤは、電源制御回路３により０Ｖに設定される。これにより、スリープモード時にロウデコーダ１９の消費電力をより低減することができる。可変電源電圧ＶＤＤは、アドレスバッファ、データ入出力バッファ、制御信号入力バッファ、アドレスプリデコーダ、読み出し／書き込み回路といった周辺回路のほとんどに供給されている。このため、これら周辺回路のリーク電流も低減することができる。

なお、前述したように、スリープモードに入る場合、電源制御回路３により、スリープイン信号／ＳＬＰ_ＩＮがローレベルに遷移した後に、可変電源電圧ＶＤＤが０Ｖに設定される。これは、可変電源電圧ＶＤＤを先に０Ｖに落とすと、ＰＭＯＳトランジスタ２１がオフする前にロウデコーダ１９に含まれるＮＯＲ回路１９−１の出力が不定となり、ワード線ドライバ回路１８に貫通電流が流れてしまうのを防ぐためである。同様の理由により、スリープモードから抜ける場合、電源制御回路３により、スリープイン信号／ＳＬＰ_ＩＮがハイレベルに遷移する前に、可変電源電圧ＶＤＤが例えば１．０Ｖに設定される。

以上詳述したように本実施形態によれば、スリープモード時に、遮断スイッチ２１を用いてワード線ドライバ回路１８への固定電源電圧ＶＤＤＡの供給を遮断している。これにより、ワード線ドライバ回路１８のリーク電流を低減することができる。

また、スリープモード時に全てのワード線ＷＬを接地電圧ＶＳＳに設定しているので、ワード線ドライバ回路１８への固定電源電圧ＶＤＤＡの供給を遮断した場合でもメモリセルＭＣのデータ破壊を防ぐことができる。

また、ロウデコーダ１９を含む周辺回路には、可変電源電圧ＶＤＤを供給している。これにより、周辺回路の消費電力を低減することができる。さらに、スリープモード時に可変電源電圧ＶＤＤを０Ｖに設定している。これにより、スリープモード時に周辺回路の消費電力をより低減することができる。

また、スリープモードに入る際に、スリープ信号／ＳＬＰがローレベルに遷移した後に可変電源電圧ＶＤＤを０Ｖに落とすようにしている。これにより、ワード線ドライバ回路１８に貫通電流が流れてしまうのを防ぐことができる。

また、遮断スイッチ２１は、複数のワード線ドライバで共有される。これにより、本実施形態を適用した場合でも、チップ面積の増加を抑制することができる。

（第２の実施形態）
第２の実施形態は、スリープモード時に、ワード線ドライバを構成するインバータ回路１８Ａ、１８Ｂのうち、インバータ回路１８Ａは接地電圧ＶＳＳの供給を遮断し、一方インバータ回路１８Ｂは固定電源電圧ＶＤＤＡの供給を遮断することで、ワード線ドライバのリーク電流を低減するようにしている。

図６は、本発明の第２の実施形態に係るＳＲＡＭ２の主要部の構成を示す回路図である。信号生成回路２０は、２つのインバータ回路２０−１、２０−２が直列に接続されて構成されている。インバータ回路２０−１は、スリープ信号／ＳＬＰの反転信号を出力する。インバータ回路２０−２は、スリープ信号／ＳＬＰを出力する。また、インバータ回路２０−１、２０−２の電源端子にはそれぞれ、固定電源電圧ＶＤＤＡが供給されている。

インバータ回路１８Ｂの電源端子（すなわち、ＰＭＯＳトランジスタ１８Ｂ−１のソース端子）には、遮断スイッチ２１を介して固定電源電圧ＶＤＤＡが供給されている。インバータ回路１８Ｂの低位側電源端子（すなわち、ＮＭＯＳトランジスタ１８Ｂ−２のソース端子）は、接地端子に接続されている。

ＳＲＡＭ２は、遮断スイッチ２２を備えている。遮断スイッチ２２は、ＮＭＯＳトランジスタ２２により構成されている。インバータ回路１８Ａの低位側電源端子（すなわち、ＮＭＯＳトランジスタ１８Ａ−２のソース端子）は、ＮＭＯＳトランジスタ２２を介して接地端子に接続されている。すなわち、ＮＭＯＳトランジスタ２２のソース端子は、接地端子に接続されている。ＮＭＯＳトランジスタ２２のドレイン端子は、ＮＭＯＳトランジスタ１８Ａ−２のソース端子に接続されている。ＮＭＯＳトランジスタ２２のゲート端子には、信号生成回路２０（具体的には、インバータ回路２０−２）からスリープ信号／ＳＬＰが供給されている。また、インバータ回路１８Ａの高位側電源端子（すなわち、ＰＭＯＳトランジスタ１８Ａ−１のソース端子）には、固定電源電圧ＶＤＤＡが供給されている。

このように構成された半導体記憶装置１の動作について説明する。通常動作モードでは、スリープ信号／ＳＬＰは、ハイレベルに設定される。したがって、信号生成回路２０のインバータ回路２０−１は、ローレベルの反転信号を出力する。これにより、ＰＭＯＳトランジスタ２１はオンし、ワード線ドライバ回路１８のインバータ回路１８Ｂには、固定電源電圧ＶＤＤＡが供給される。また、信号生成回路２０のインバータ回路２０−２は、ハイレベル信号を出力する。これにより、ＮＭＯＳトランジスタ２２はオンし、ワード線ドライバ回路１８のインバータ回路１８Ａには、接地電圧ＶＳＳが供給される。

さらに、ワード線スイッチ回路１７に含まれる全てのＮＭＯＳトランジスタ１７−１〜１７−ｍはオフする。また、ロウデコーダ１９には、例えば１．０Ｖの可変電源電圧ＶＤＤが供給される。これにより、アドレス信号に基づいた１本のワード線ＷＬが活性化され、メモリセルＭＣに対してデータ書き込み、あるいはデータ読み出しが行われる。

一方、スリープモードでは、スリープ信号／ＳＬＰは、ローレベルに設定される。このとき、信号生成回路２０のインバータ回路２０−１は、ハイレベルの反転信号を出力する。これにより、ＰＭＯＳトランジスタ２１はオフし、ワード線ドライバ回路１８のインバータ回路１８Ｂへの固定電源電圧ＶＤＤＡの供給が遮断される。

さらに、信号生成回路２０のインバータ回路２０−２は、ローレベル信号を出力する。これにより、ＮＭＯＳトランジスタ２２はオフし、ワード線ドライバ回路１８のインバータ回路１８Ａへの接地電圧ＶＳＳの供給が遮断される。この結果、ワード線ドライバ回路１８のリーク電流を低減することができる。

インバータ回路１８Ａへの接地電圧ＶＳＳの供給が遮断される結果、インバータ回路１８Ａの後段のＰＭＯＳトランジスタ１８Ｂ−１のゲート端子にはローレベル電位が供給されることはない。これにより、ＰＭＯＳトランジスタ１８Ｂ−１がオンするのを防ぐことができるため、ワード線ＷＬが固定電源電圧ＶＤＤＡにプルアップされるのを防ぐことができる。

また、信号生成回路２０のインバータ回路２０−１から出力される反転信号がハイレベルに遷移すると、ワード線スイッチ回路１７に含まれる全てのＮＭＯＳトランジスタ１７−１〜１７−ｍがオンする。これにより、全てのワード線ＷＬは接地電圧ＶＳＳに設定され、すなわち全てのワード線ＷＬが非活性化される。これにより、メモリセルＭＣのデータ破壊を防ぐことができる。その他の効果については、上記第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、スリープモード時にメモリセルＭＣへの固定電源電圧ＶＤＤＡの供給を遮断することで、よりリーク電流を低減するようにしている。

図７は、本発明の第３の実施形態に係るＳＲＡＭ２の主要部の構成を示す回路図である。ＳＲＡＭ２は、遮断スイッチ２３を備えている。遮断スイッチ２３は、ＰＭＯＳトランジスタ２３により構成されている。

各メモリセルの高位側電源端子（具体的には、負荷用ＰＭＯＳトランジスタＬＤ１、ＬＤ２のソース端子）には、遮断スイッチ２３を介して固定電源電圧ＶＤＤＡが供給されている。遮断スイッチ２３は、ＰＭＯＳトランジスタ２３により構成される。すなわち、ＰＭＯＳトランジスタ２３のソース端子には、固定電源電圧ＶＤＤＡが供給されている。ＰＭＯＳトランジスタ２３のドレイン端子は、各メモリセルの高位側電源端子に接続されている。ＰＭＯＳトランジスタ２３のゲート端子には、信号生成回路２０からスリープ信号／ＳＬＰの反転信号が供給されている。その他の構成は、上記第１の実施形態で示した半導体記憶装置１と同じである。

このように構成された半導体記憶装置１の動作について説明する。通常動作モードでは、スリープ信号／ＳＬＰは、ハイレベルに設定される。したがって、信号生成回路２０は、ローレベルの反転信号を出力する。すると、ＰＭＯＳトランジスタ２３はオンし、各メモリセルＭＣには、固定電源電圧ＶＤＤＡが供給される。これにより、メモリセルＭＣに対してデータ書き込み、あるいはデータ読み出しを行なうことが可能となる。

一方、スリープモードでは、スリープ信号／ＳＬＰは、ローレベルに設定される。このとき、信号生成回路２０は、ハイレベルの反転信号を出力する。これにより、ＰＭＯＳトランジスタ２３はオフし、各メモリセルＭＣへの固定電源電圧ＶＤＤＡの供給が遮断される。この結果、スリープモード時における各メモリセルＭＣのリーク電流を低減することができる。

この実施形態では、スリープモード時にセルデータは保持されないが、上記第１の実施形態に比べてよりリーク電流を低減できるという特長がある。なお、固定電源電圧ＶＤＤＡは、スリープモード時でも０Ｖに設定されず、１．２Ｖの固定電圧に設定されている。スリープモード時に固定電源電圧ＶＤＤＡも可変電源電圧ＶＤＤと同じく０Ｖに設定すればメモリセルＭＣのリーク電流を低減できる。しかし、そのためには固定電源電圧ＶＤＤＡを制御する電源レギュレータが可変電源電圧ＶＤＤの分に追加してさらに１系統必要になり、コスト増につながってしまう。

すなわち、本実施形態では、電源レギュレータを可変電源電圧ＶＤＤ用の１系統のみにしてコスト増を抑えながら、メモリセルＭＣのリーク電流を低減できるという利点がある。なお、本実施形態は、上記第２の実施形態に適用可能であることはもちろんである。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体記憶装置１の構成を示すブロック図。 図１に示したＳＲＡＭ２の構成を示すブロック図。 図２に示したメモリセルＭＣの構成を示す回路図。 ワード線ドライバ回路１８およびワード線スイッチ回路１７を中心に示した回路図。 スリープモード時における可変電源電圧ＶＤＤの波形を示す図。 本発明の第２の実施形態に係るＳＲＡＭ２の主要部の構成を示す回路図。 本発明の第３の実施形態に係るＳＲＡＭ２の主要部の構成を示す回路図。

符号の説明

ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＸＦ１，ＸＦ２…トランスファーゲート、Ｎ１，Ｎ２…記憶ノード、１…半導体記憶装置、２…ＳＲＡＭ、３…電源制御回路、１１…メモリセルアレイ、１２…カラム選択回路、１３…カラムデコーダ、１４…書き込み／読み出し回路、１５…プリチャージ回路、１６…制御回路、１７…ワード線スイッチ回路、１７−１〜１７−ｍ…ＮＭＯＳトランジスタ、１８…ワード線ドライバ回路、１８−１〜１８−ｍ…ワード線ドライバ、１８Ａ，１８Ｂ…インバータ回路（ＣＭＯＳゲート）、１９…ロウデコーダ、１９−１…ＮＯＲ回路、２０…信号生成回路、２０−１，２０−２…インバータ回路、２１〜２３…遮断スイッチ。

Claims (5)

1. 固定電源電圧および可変電源電圧を用いて動作する半導体記憶装置であって、
   メモリセルアレイの行を選択する複数のワード線と、
   前記複数のワード線に接続され、かつそれぞれがＣＭＯＳゲートを含む複数のワード線ドライバと、
   固定電源端子と前記ＣＭＯＳゲートの電源端子との間に接続され、かつスリープモード時に前記固定電源電圧を遮断する第１の遮断スイッチと、
   前記複数のワード線に接続され、かつスリープモード時に前記複数のワード線を接地端子に接続するスイッチ回路と、
   前記固定電源電圧を用いて前記可変電源電圧を生成し、かつスリープモード時に前記可変電源電圧を０Ｖに設定する電源制御回路と、
   前記可変電源電圧が供給され、かつ前記複数のワード線ドライバに接続され、かつアドレス信号に基づいてワード線を選択するロウデコーダと
   を具備することを特徴とする半導体記憶装置。
2. 前記可変電源電圧は、データの書き込みおよび読み出しを行なう通常動作モードにおいて、動作速度に応じて電圧値が変化することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルアレイは、複数のメモリセルを含み、
   前記複数のメモリセルのそれぞれは、クロスカップル接続された第１および第２のインバータ回路を含むことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記固定電源端子と前記第１および第２のインバータ回路の電源端子との間に接続され、かつスリープモード時に前記固定電源電圧を遮断する第２の遮断スイッチをさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１の遮断スイッチは、ソース端子が前記固定電源端子に接続され、ドレイン端子が前記ＣＭＯＳゲートの電源端子に接続され、ゲート端子にはスリープモード時にローレベルに設定されるスリープ信号が供給されるＰチャネルＭＯＳトランジスタにより構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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