JP2009048693A - 半導体メモリ - Google Patents
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Abstract
【解決手段】 レギュラーセルアレイおよび冗長セルアレイは、第1または第2電源電圧と、第3電源電圧とを受けるレギュラーメモリセルおよび冗長メモリセルをそれぞれ有する。第2電源電圧と第3電源電圧の差は、第1電源電圧と第3電源電圧の差より小さい。電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第1電源電圧を供給し、冗長セルアレイに第2電源電圧を供給する。使用されない冗長セルアレイの冗長メモリセルに供給される2つの電源電圧の差を小さくできるため、使用されない冗長メモリセルのリーク電流(電源電流)を小さくできる。この結果、不良のメモリセルが存在しないときに、半導体メモリのスタンバイ電流を削減できる。
【選択図】 図1
Description
(付記1)
第1または第2電源電圧と、第3電源電圧とが供給されるレギュラーメモリセルを有するレギュラセルアレイと、
前記第1または第2電源電圧と、前記第3電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラセルアレイおよび前記冗長セルアレイへの前記第1または第2電源電圧の供給を制御する電源制御回路とを備え、
前記第2電源電圧と前記第3電源電圧の差は、前記第1電源電圧と前記第3電源電圧の差より小さく、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに前記第1電源電圧を供給し、前記冗長セルアレイに前記第2電源電圧を供給することを特徴とする半導体メモリ。
(付記2)
付記1に記載の半導体メモリにおいて、
前記制御回路は、前記通常動作モード中に、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイに前記第2電源電圧を供給し、前記冗長セルアレイに前記第1電源電圧を供給することを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1電源電圧の供給を停止し、前記第2電源電圧を供給し、前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。
(付記4)
付記3記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第1または第2電源電圧が供給される第1端子と、第3電源電圧が供給される第2端子を有し、
前記冗長メモリセルは、前記第1または第2電源電圧が供給される第3端子と、第3電源電圧が供給される第4端子を有し、
前記各サブ制御回路は、
ソースで前記第1電源電圧を受け、ドレインが前記第1端子および第3端子に接続され、ゲートで前記冗長信号を受ける第1トランジスタと、
ソースで前記第1電源電圧を受け、ドレインおよびゲートが、前記第1端子および第3端子に接続された第2トランジスタとを備えていることを特徴とする半導体メモリ。
(付記5)
付記2記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記レギュラセルアレイおよび前記冗長セルアレイに前記第2電源電圧を供給することを特徴とする半導体メモリ。
(付記6)
付記5記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、前記スリープモードを示すスリープ信号または対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1電源電圧の供給を停止し、前記第2電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。
(付記7)
付記6記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第1または第2電源電圧が供給される第1端子と、第3電源電圧が供給される第2端子とを有し、
前記冗長メモリセルは、前記第1または第2電源電圧が供給される第3端子と、第3電源電圧が供給される第4端子とを有し、
前記各サブ制御回路は、
ソースで前記第1電源電圧を受け、ドレインが前記第1端子および第3端子に接続され、ゲートで前記スリープ信号および前記冗長信号のオア論理を受ける第1トランジスタと、
ソースで前記第1電源電圧を受け、ドレインおよびゲートが、前記第1端子および第3端子に接続された第2トランジスタとを備えていることを特徴とする半導体メモリ。
(付記8)
第1電源電圧と第3電源電圧とが供給されるレギュラーメモリセルを有するレギュラセルアレイと、
前記第1電源電圧と前記第3電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラセルアレイおよび前記冗長セルアレイへの前記第1電源電圧の供給を制御する電源制御回路とを備え、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに前記第1電源電圧を供給し、前記冗長セルアレイへの前記第1電源電圧の供給を停止することを特徴とする半導体メモリ。
(付記9)
付記8に記載の半導体メモリにおいて、
前記電源制御回路は、前記冗長セルアレイが使用されるときに、不良のレギュラセルアレイへの前記第1電源電圧の供給を停止し、前記冗長セルアレイに前記第1電源電圧を供給する半導体メモリ。
(付記10)
付記9記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1電源電圧の供給を停止し、前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。
(付記11)
付記10記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第1電源電圧が供給される第1端子と、第3電源電圧が供給される第2端子とを有し、
前記冗長メモリセルは、前記第1電源電圧が供給される第3端子と、第3電源電圧が供給される第4端子とを有し、
前記各サブ制御回路は、
ソースで前記第1電源電圧を受け、ドレインが前記第1端子および第3端子に接続され、ゲートで前記冗長信号を受ける第1トランジスタを備えていることを特徴とする半導体メモリ。
(付記12)
付記9記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに第2電源電圧を供給し、前記冗長セルアレイへの前記第1および第2電源電圧の供給を停止し、前記冗長セルアレイが使用されるときに、前記不良のレギュラセルアレイへの前記第1および第2電源電圧の供給を停止し、前記冗長セルアレイに前記第2電源電圧を供給し、
前記レギュラセルアレイおよび前記冗長セルアレイは、前記第1電源電圧または第2電源電圧を前記第1端子および第3端子で受け、
前記第2電源電圧と前記第3電源電圧の差は、前記第1電源電圧と前記第3電源電圧の差より小さいことを特徴とする半導体メモリ。
(付記13)
付記12記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1および第2電源電圧の供給を停止し、前記スリープモードを示すスリープ信号のみを受けたときに前記第2電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。
(付記14)
付記13記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第1電源電圧が供給される第1端子と、第3電源電圧が供給される第2端子とを有し、
前記冗長メモリセルは、前記第1電源電圧が供給される第3端子と、第3電源電圧が供給される第4端子とを有し、
前記各サブ制御回路は、
ソースで前記第1電源電圧を受け、ドレインが前記第1端子および第3端子に接続され、ゲートで前記スリープ信号および前記冗長信号のオア論理を受ける第1トランジスタと、
ドレインおよびゲートが前記第1端子および第3端子に接続された第2トランジスタと、
ソースで前記第1電源電圧を受け、ドレインが前記第2トランジスタのソースに接続され、ゲートで前記冗長信号を受ける第3トランジスタとを備えていることを特徴とする半導体メモリ。
(付記15)
付記4、付記7および付記14のいずれか1項記載の半導体メモリにおいて、
前記第1および第2トランジスタは、前記第1端子または前記第3端子に接続されたnMOSトランジスタであり、
前記第1電源電圧は、前記第3電源電圧より低く、
前記レギュラセルアレイおよび前記冗長セルアレイは、前記レギュラーメモリセルおよび冗長メモリセルに接続されたワード線およびビット線を備え、
前記各レギュラーメモリセルおよび冗長メモリセルは、
前記第1および第2端子、または第3および第4端子に接続された一対の反転回路で構成されたラッチと、
ソースおよびドレインの一方および他方が前記ラッチの相補の記憶ノードの一方および前記ビット線に接続され、ゲートが前記ワード線に接続されたnMOSトランジスタで構成された一対のトランスファスイッチとを備え、
前記ワード線の非選択レベルは、前記第1電源電圧に等しいことを特徴とする半導体メモリ。
(付記16)
付記4、付記7および付記14のいずれか1項記載の半導体メモリにおいて、
前記第1および第2トランジスタは、前記第1端子または前記第3端子に接続されたpMOSトランジスタであることを特徴とする半導体メモリ。
(付記17)
付記3、付記6、付記10および付記13のいずれか1項記載の半導体メモリにおいて、
前記不良のレギュラセルアレイの有無に応じてプログラムされ、プログラム状態に応じて前記冗長信号を出力するプログラム回路を備えていることを特徴とする半導体メモリ。
Claims (10)
- 第1または第2電源電圧と、第3電源電圧とが供給されるレギュラーメモリセルを有するレギュラセルアレイと、
前記第1または第2電源電圧と、前記第3電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラセルアレイおよび前記冗長セルアレイへの前記第1または第2電源電圧の供給を制御する電源制御回路とを備え、
前記第2電源電圧と前記第3電源電圧の差は、前記第1電源電圧と前記第3電源電圧の差より小さく、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに前記第1電源電圧を供給し、前記冗長セルアレイに前記第2電源電圧を供給することを特徴とする半導体メモリ。 - 請求項1に記載の半導体メモリにおいて、
前記制御回路は、前記通常動作モード中に、前記冗長セルアレイが使用されるときに、不良のレギュラーセルアレイに前記第2電源電圧を供給し、前記冗長セルアレイに前記第1電源電圧を供給することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1電源電圧の供給を停止し、前記第2電源電圧を供給し、前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記レギュラーメモリセルは、前記第1または第2電源電圧が供給される第1端子と、第3電源電圧が供給される第2端子を有し、
前記冗長メモリセルは、前記第1または第2電源電圧が供給される第3端子と、第3電源電圧が供給される第4端子を有し、
前記各サブ制御回路は、
ソースで前記第1電源電圧を受け、ドレインが前記第1端子および第3端子に接続され、ゲートで前記冗長信号を受ける第1トランジスタと、
ソースで前記第1電源電圧を受け、ドレインおよびゲートが、前記第1端子および第3端子に接続された第2トランジスタとを備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記レギュラセルアレイおよび前記冗長セルアレイに前記第2電源電圧を供給することを特徴とする半導体メモリ。 - 第1電源電圧と第3電源電圧とが供給されるレギュラーメモリセルを有するレギュラセルアレイと、
前記第1電源電圧と前記第3電源電圧とが供給される冗長メモリセルを有する冗長セルアレイと、
前記レギュラセルアレイおよび前記冗長セルアレイへの前記第1電源電圧の供給を制御する電源制御回路とを備え、
前記電源制御回路は、前記メモリセルのアクセスを許可する通常動作モード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに前記第1電源電圧を供給し、前記冗長セルアレイへの前記第1電源電圧の供給を停止することを特徴とする半導体メモリ。 - 請求項6に記載の半導体メモリにおいて、
前記電源制御回路は、前記冗長セルアレイが使用されるときに、不良のレギュラセルアレイへの前記第1電源電圧の供給を停止し、前記冗長セルアレイに前記第1電源電圧を供給する半導体メモリ。 - 請求項7記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1電源電圧の供給を停止し、前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。 - 請求項7記載の半導体メモリにおいて、
前記電源制御回路は、前記メモリセルのアクセスを禁止するスリープモード中に、前記冗長セルアレイが使用されないときに、前記レギュラセルアレイに第2電源電圧を供給し、前記冗長セルアレイへの前記第1および第2電源電圧の供給を停止し、前記冗長セルアレイが使用されるときに、前記不良のレギュラセルアレイへの前記第1および第2電源電圧の供給を停止し、前記冗長セルアレイに前記第2電源電圧を供給し、
前記レギュラセルアレイおよび前記冗長セルアレイは、前記第1電源電圧または第2電源電圧を前記第1端子および第3端子で受け、
前記第2電源電圧と前記第3電源電圧の差は、前記第1電源電圧と前記第3電源電圧の差より小さいことを特徴とする半導体メモリ。 - 請求項9記載の半導体メモリにおいて、
前記電源制御回路は、前記セルアレイにそれぞれ対応するサブ制御回路を有し、
前記各サブ制御回路は、対応するセルアレイの使用の禁止を示す冗長信号を受けたときに、前記第1および第2電源電圧の供給を停止し、前記スリープモードを示すスリープ信号のみを受けたときに前記第2電源電圧を供給し、前記スリープ信号および前記冗長信号を受けないときに、前記第1電源電圧を供給することを特徴とする半導体メモリ。
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