JP2008152845A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2008152845A JP2008152845A JP2006338717A JP2006338717A JP2008152845A JP 2008152845 A JP2008152845 A JP 2008152845A JP 2006338717 A JP2006338717 A JP 2006338717A JP 2006338717 A JP2006338717 A JP 2006338717A JP 2008152845 A JP2008152845 A JP 2008152845A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- word line
- pmos transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
【解決手段】第1及び第2の電源電圧を用いて動作する半導体記憶装置であって、第1の電源電圧が供給されるメモリセルMCと、メモリセルMCに接続されたワード線WLと、第2の電源電圧を有するアドレス信号に基づいて、ワード線WLの選択/非選択を制御するデコーダ15とを具備する。デコーダ15は、ワード線WLの電圧レベルを第1の電源電圧に変化させるレベルシフタ15Aと、第1の電源電圧が供給され、かつワード線WLの選択時に、レベルシフタ15Aに第1の電源電圧より低い電圧を供給するスイッチ回路15Bとを含む。
【選択図】 図3
Description
Muhammad Khellah et al., "A 4.2GHz 0.3mm2 256kb Dual-Vcc SRAM Building Block in 65nm CMOS", ISSCC Digest of Technical Papers, 2006, pp 624-625.
図1は、本発明の第1の実施形態に係るSRAMの構成を示すブロック図である。SRAMは、スタティック型の複数のメモリセルMCから構成されたメモリセルアレイ11を備えている。メモリセルアレイ11には、それぞれがロウ方向に延在するように複数のワード線WLが配設されている。また、メモリセルアレイ11には、それぞれがカラム方向に延在するように複数のビット線対BL,/BLが配設されている。メモリセルアレイ11の行の選択は、ワード線WLにより行われる。メモリセルアレイ11の列の選択は、ビット線対BL,/BLにより行われる。
上記第1の実施形態のロウデコーダでは、図4の動作波形に示すように、ワード線選択時に共通ソース線lcsのレベルが低下することで、PMOSトランジスタPC1のプルアップ強度を低下させるようにしている。共通ソース線lcsを共有するロウデコーダのうちワード線が選択されないものは、共通ソース線lcsのレベル低下によりレベルシフタ15Aの出力レベルも一時的に低下する。
第1の実施形態のロウデコーダでは、1つのブロックに含まれる複数のロウでスイッチ回路15Bを共有しているが、ロウ毎(ワード線毎)にスイッチ回路15Bを設けることも可能である。図7は、本発明の第3の実施形態に係るロウデコーダ15の構成を示す回路図である。本実施形態では、各ワード線WLに対してレベルシフタ15A及びスイッチ回路15Bが設けられている。なお、図7は、1本のワード線WL<m>に接続されたロウデコーダ15<m>について示している。従って、実際には、ロウデコーダ15は、図7に示したロウデコーダ15<m>を全ワード線分備えている。
Claims (5)
- 第1及び第2の電源電圧を用いて動作する半導体記憶装置であって、
前記第1の電源電圧が供給されるメモリセルと、
前記メモリセルに接続されたワード線と、
前記第2の電源電圧を有するアドレス信号に基づいて、前記ワード線の選択/非選択を制御するデコーダと
を具備し、
前記デコーダは、
前記ワード線の電圧レベルを前記第1の電源電圧に変化させるレベルシフタと、
前記第1の電源電圧が供給され、かつ前記ワード線の選択時に、前記レベルシフタに前記第1の電源電圧より低い電圧を供給するスイッチ回路と
を含むことを特徴とする半導体記憶装置。 - 前記アドレス信号は、前記ワード線の選択時に前記第1の電源電圧に設定され、かつ前記ワード線の非選択時に接地電圧に設定され、
前記スイッチ回路は、ソース端子に前記第1電源電圧が供給され、ドレイン端子が前記レベルシフタに接続され、ゲート端子に前記アドレス信号が入力される第1のPMOSトランジスタを含むことを特徴とする請求項1に記載の半導体記憶装置。 - 前記スイッチ回路は、ソース端子に前記第1電源電圧が供給され、ドレイン端子が前記レベルシフタに接続され、ゲート端子が接地された第2のPMOSトランジスタを含むことを特徴とする請求項2に記載の半導体記憶装置。
- 前記レベルシフタは、前記ワード線の選択時に、インバータ回路を介して前記ワード線に接続されたノードを接地電圧に設定し、かつ前記ワード線の非選択時に、前記ノードを前記第1の電源電圧に設定することを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
- 前記レベルシフタは、前記ワード線の選択時に前記ノードを接地電圧に引き下げるNMOSトランジスタと、前記ワード線の非選択時に前記ノードを前記第1の電源電圧に引き上げる第3のPMOSトランジスタとを含むことを特徴とする請求項4に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006338717A JP2008152845A (ja) | 2006-12-15 | 2006-12-15 | 半導体記憶装置 |
US11/956,009 US7729180B2 (en) | 2006-12-15 | 2007-12-13 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006338717A JP2008152845A (ja) | 2006-12-15 | 2006-12-15 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008152845A true JP2008152845A (ja) | 2008-07-03 |
Family
ID=39526985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006338717A Abandoned JP2008152845A (ja) | 2006-12-15 | 2006-12-15 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7729180B2 (ja) |
JP (1) | JP2008152845A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018513520A (ja) * | 2015-03-16 | 2018-05-24 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 高速ワードラインデコーダおよびレベルシフタ |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8630139B2 (en) * | 2011-11-30 | 2014-01-14 | International Business Machines Corporation | Dual power supply memory array having a control circuit that dynamically selects a lower of two supply voltages for bitline pre-charge operations and an associated method |
US8872570B2 (en) * | 2012-12-28 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple power domain circuit and related method |
US9508405B2 (en) * | 2013-10-03 | 2016-11-29 | Stmicroelectronics International N.V. | Method and circuit to enable wide supply voltage difference in multi-supply memory |
JP6963480B2 (ja) * | 2017-12-01 | 2021-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04195992A (ja) * | 1990-11-28 | 1992-07-15 | Sharp Corp | 半導体記憶装置 |
JPH04268818A (ja) * | 1991-02-22 | 1992-09-24 | Nec Corp | レベルシフト回路 |
JPH07142989A (ja) * | 1993-11-12 | 1995-06-02 | Sony Corp | レベル変換回路 |
JPH09284122A (ja) * | 1996-04-12 | 1997-10-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2003100076A (ja) * | 2001-09-26 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2004334982A (ja) * | 2003-05-08 | 2004-11-25 | Nec Electronics Corp | 行デコーダ、半導体回路装置 |
JP2005025907A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001160296A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 電圧レベル変換回路及びこれを用いた半導体記憶装置 |
JP3813538B2 (ja) * | 2001-11-28 | 2006-08-23 | 富士通株式会社 | レベルシフタ |
KR100714308B1 (ko) * | 2005-08-10 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기 |
-
2006
- 2006-12-15 JP JP2006338717A patent/JP2008152845A/ja not_active Abandoned
-
2007
- 2007-12-13 US US11/956,009 patent/US7729180B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04195992A (ja) * | 1990-11-28 | 1992-07-15 | Sharp Corp | 半導体記憶装置 |
JPH04268818A (ja) * | 1991-02-22 | 1992-09-24 | Nec Corp | レベルシフト回路 |
JPH07142989A (ja) * | 1993-11-12 | 1995-06-02 | Sony Corp | レベル変換回路 |
JPH09284122A (ja) * | 1996-04-12 | 1997-10-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2003100076A (ja) * | 2001-09-26 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2004334982A (ja) * | 2003-05-08 | 2004-11-25 | Nec Electronics Corp | 行デコーダ、半導体回路装置 |
JP2005025907A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018513520A (ja) * | 2015-03-16 | 2018-05-24 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 高速ワードラインデコーダおよびレベルシフタ |
Also Published As
Publication number | Publication date |
---|---|
US20080144402A1 (en) | 2008-06-19 |
US7729180B2 (en) | 2010-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5128499B2 (ja) | 電圧レベルシフト回路 | |
JP5057757B2 (ja) | 半導体集積回路 | |
JP6424448B2 (ja) | 半導体記憶装置 | |
JP2007317316A (ja) | 半導体記憶装置 | |
US7978562B2 (en) | Semiconductor memory device | |
JP6952619B2 (ja) | 半導体装置 | |
JP5621704B2 (ja) | 半導体記憶装置 | |
US8830774B2 (en) | Semiconductor memory device | |
JPH11219589A (ja) | スタティック型半導体記憶装置 | |
JP2008047190A (ja) | 半導体装置 | |
JP4090967B2 (ja) | 半導体記憶装置 | |
JP2008152845A (ja) | 半導体記憶装置 | |
JPH09191093A (ja) | 半導体メモリ装置のワードライン駆動方法 | |
KR100815180B1 (ko) | 선택적으로 네가티브 워드라인 구동을 하는 반도체메모리장치. | |
US9685225B2 (en) | Semiconductor storage device for controlling word lines independently of power-on sequence | |
KR100825012B1 (ko) | 저전력 소모를 위한 컬럼 디코더 | |
CN109920458B (zh) | 地址解码器及包括其的半导体存储器件 | |
JP2009110594A (ja) | 半導体記憶装置 | |
JP2008287768A (ja) | 半導体記憶装置 | |
JP2005149694A (ja) | データ入出力バッファ及びこれを用いた半導体メモリ装置 | |
JP2014164777A (ja) | Sram | |
JP2007220259A (ja) | 半導体記憶装置 | |
KR102471413B1 (ko) | 반도체 장치 | |
KR100390983B1 (ko) | 반도체 메모리 소자 및 그의 제어방법 | |
KR100967095B1 (ko) | 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111221 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120529 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120703 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20120725 |