JP2005149694A - データ入出力バッファ及びこれを用いた半導体メモリ装置 - Google Patents

データ入出力バッファ及びこれを用いた半導体メモリ装置 Download PDF

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Abstract

【課題】データ入出力バッファを構成する素子のうちデータ信号が最初に入力されるスイッチング手段や論理素子のトランジスタをしきい値電圧の低い低電圧駆動素子で具現することにより、データ信号がしきい値電圧だけ低くなった状態で入力されても、データ信号のレベルを明確に判断して回路の信頼性を向上させることが可能なデータ入出力バッファ及びこれを用いた半導体メモリ装置を提供する。
【解決手段】多数のスイッチング素子と多数の論理素子とを含み、多数のスイッチング素子や多数の論理素子のうち、周辺回路から入力されるデータ信号によって駆動されるスイッチング素子、又はデータ信号が入力される論理素子のＮＭＯＳトランジスタが、低電圧動作ＮＭＯＳトランジスタである。
【選択図】図３

Description

本発明は、データ入出力バッファ及びこれを用いた半導体メモリ装置に係り、さらに詳しくは、入力信号がしきい値電圧の降下によって低い電圧で入力されても正確にセンシングすることが可能なデータ入出力バッファ及びこれを用いた半導体メモリ装置に関する。
半導体装置には、所定の信号が入力された後信号の入力が中断されても、入力された信号を維持するためにバッファ(Buffer)が具備される。このようなバッファの中にはＮＡＮＤ型フラッシュメモリ装置に使用されるページバッファ(Page buffer)やデータ出力バッファ(Data output buffer)がある。
ストリング単位で構成されるＮＡＮＤ型フラッシュメモリ装置では、読み出し動作時セルに格納されたデータがページバッファに一時格納される。そして、多数のページバッファのうちカラムマルチプレクサによって選択されたページバッファに格納されたデータが、データ出力バッファを経てデータラインに伝逹される。
このように、バッファはデータ信号を一時的に維持する役割を果たす。この際、データ信号がＬ(low)レベルで入力される場合には問題がないが、Ｈ(high)レベルで入力される場合には問題が生じるおそれがある。例えば、データ信号が論理素子やトランジスタなどのスイッチング素子を通過すると、データ信号の電圧がしきい値電圧だけ低くなる。このようにデータ信号の電圧が低くなると、信号の伝逹速度が落ちて回路の動作速度が低下する。のみならず、バッファではデータ信号のレベルがＨレベルかＬレベルかを明確にセンシングすることができない。これは、低電圧で動作が行われる場合、深刻な問題になる可能性がある。
したがって、本発明の目的は、データ入出力バッファを構成する素子のうちデータ信号が最初に入力されるスイッチング手段又は論理素子のトランジスタをしきい値電圧の低い低電圧駆動素子で具現することにより、データ信号がしきい値電圧だけ低くなった状態で入力されても、データ信号のレベルを明確に判断して回路の信頼性を向上させることが可能な、データ入出力バッファ及びこれを用いた半導体メモリ装置を提供することにある。
上記目的を達成するために、本発明の実施例に係るデータ入出力バッファは、多数のスイッチング素子と多数の論理素子とを含み、多数のスイッチング素子や多数の論理素子のうち、周辺回路から入力されるデータ信号によって駆動されるスイッチング素子、又はデータ信号が入力される論理素子のＮＭＯＳトランジスタが、低電圧動作ＮＭＯＳトランジスタであることを特徴とする。
また、本発明の他の実施例に係るデータ入出力バッファは、周辺回路からのデータ信号によって動作し、ＰＭＯＳトランジスタ及び低電圧動作ＮＭＯＳトランジスタを含む第１論理素子と、第１論理素子の出力信号をラッチするための制２論理素子とを含む。
前記において、スイッチング素子又はＮＭＯＳトランジスタをしきい値電圧０ＶのＮＭＯＳトランジスタで取り替えることもできる。この場合、低電圧動作ＮＭＯＳトランジスタと接地電源端子との間に、データ出力時にのみ出力イネーブル信号によってターンオンされるスイッチング素子をさらに含むことができる。この時、スイッチング素子はＮＭＯＳトランジスタで具現可能である。
本発明の実施例に係る半導体メモリ装置は、メモリセルアレイと、ローアドレス信号によってメモリセルアレイの特性ページを選択するためのローデコーダと、ローデコーダによって選択されたページに格納されたデータを格納するページバッファと、カラムアドレス信号によってビットライン選択信号を生成するためのカラムデコーダと、ビットライン選択信号によってページバッファに格納されたデータのうちいずれか一つを選択して出力するカラムマルチプレクサと、カラムマルチプレクサから選択されたデータを格納してデータラインに伝逹し、データによって駆動される素子が低電圧動作ＮＭＯＳトランジスタであるデータ入出力バッファとを含む。
前記において、しきい値電圧０ＶのＮＭＯＳトランジスタを低電圧動作ＮＭＯＳトランジスタとして使用することもできる。この場合、低電圧動作ＮＭＯＳトランジスタと接地電源端子との間に、データ出力時にのみ出力イネーブル信号によってターンオンされるスイッチング素子をさらに含むことができる。この時、スイッチング素子はＮＭＯＳトランジスタで具現可能である。
一方、データ入出力バッファは、カラムマルチプレクサから出力されるデータ信号によって駆動され、電源電圧端子に連結されるＰＭＯＳトランジスタと、カラムマルチプレクサから出力されるデータ信号によって駆動され、第１ＰＭＯＳトランジスタに接続される低電圧動作ＮＭＯＳトランジスタと、低電圧動作ＮＭＯＳトランジスタと接地電圧端子との間に接続され、データ出力区間にのみターンオンされるスイッチング素子と、ＰＭＯＳトランジスタ又は低電圧動作トランジスタを通して伝逹された信号を反転させて格納するためのラッチ部とを含む。
本発明は、データ入出力バッファを構成する素子のうちデータ信号が最初に入力されるスイッチング手段又は論理素子のトランジスタをしきい値電圧の低い低電圧駆動素子で具現することにより、データ信号がしきい値電圧だけ低くなった状態に入力されても、データ信号のレベルを明確に判断して回路の信頼性を向上させることができる。
以下、添付図を参照して本発明の好適な施例を説明する。これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
まず、ＮＡＮＤ型フラッシュメモリ素子の場合を例として、本発明の実施例に係るデータ入出力バッファ及びこれを用いた半導体メモリ装置の構成及び動作を説明する。
図１は本発明の実施例によるデータ入出力バッファを用いた半導体メモリ装置の構成及び動作を説明するためのブロック図である。図２は図１に示したカラムマルチプレクサの回路図である。図３は図１に示したデータ入出力バッファの回路図である。
図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置はセルアレイ１１０、ローデコーダ１２０、ページバッファ１３０、カラムマルチプレクサ１４０、カラムデコーダ１５０及びデータ入出力バッファ１６０を含む。
ここで、ＮＡＮＤ型フラッシュメモリ装置のセルアレイ１１０は多数のワードライン（以下、「ページ」という）と多数のビットライン対のそれぞれの間に連結された複数のメモリセル（図示せず）で構成される。ローデコーダ１２０は外部から入力されるアドレス信号のうちローアドレスをデコードして特定ページ選択用のページ選択信号Ｘ[０：Ｎ−１]を発生させる。ページバッファ１３０は、ローデコーダ１２０によって選択されたページに格納されたデータがビットラインＢＬ[０:Ｎ−１]を通して伝逹すれると、データを格納する。カラムデコーダ１５０はアドレス信号のうちカラムアドレスをデコードしてビットライン選択信号Ｙ[０:Ｎ−１]を発生させる。
図１及び図２を参照すると、カラムマルチプレクサ１４０はページバッファ１３０から出力されるデータＹＡ[０:Ｎ−１]のうち、カラムデコーダ１５０から発生したビットライン選択信号Ｙ[０:Ｎ−１]によって選択されたデータＹＢを出力する。前記カラムマルチプレクサ１４０は、ページバッファ１３０の出力端子毎に接続され、ビットライン選択信号Ｙ[０:Ｎ−１]によって動作する多数のスイッチング素子（Ｓ０乃至Ｓｎ−１）で具現することができる。スイッチング素子（Ｓ０乃至Ｓｎ−１）はビットライン選択信号Ｙ[０:Ｎ−１]によって一つのみがオン状態になる。よって、ページバッファ１３０から出力されるデータＹＡ[０:Ｎ−１]のうち一つのみが出力される。
図１及び図３を参照すると、データ入出力バッファ１６０はカラムマルチプレクサ１４０から出力されたデータＹＢを格納し、データラインＤＬに伝逹する。前記カラムマルチプレクサ１４０はデータＹＢが入力される第１インバータＩ１と、ラッチ１６１とを含む。ラッチ１６１はチェーン構造で連結された第２インバータＩ２と第３インバータＩ３とで構成され、第１インバータＩ１の出力信号を反転させてラッチする。
一方、ページバッファ１３０からカラムマルチプレクサ１４０を経てデータ入出力バッファ１６０にデータＹＢが伝逹される過程において、カラムマルチプレクサ１４０に含まれたスイッチング素子によってスイッチング素子のしきい値電圧だけ低くなったレベルのデータＹＢが入力される。この場合、データＹＢがＬレベルで入力されると、問題はない。しかし、データＹＢがＨレベルで入力される場合、正常なレベルで入力されずにしきい値電圧だけ低くなったレベルで入力されるため、データ出力バッファ１６０はＨレベルのデータＹＢをＬレベルのデータＹＢと判断する可能性がある。この場合は、消費電力を減らすために回路が低い電圧で動作する場合よりも一層深刻に発生する。
かかる問題点が発生するのを防止するために、データＹＢが正常なレベルよりしきい値電圧だけ低いレベルで入力されても明確に判断できるように、データＹＢによって直接動作するスイッチング素子又は論理素子に含まれたＮＭＯＳトランジスタを低電圧トランジスタで取り替える。
例えば、図３に示すように、データ信号ＹＢが第１インバータＩ１に直接入力する時には、第１インバータＩ１に含まれたＮＭＯＳトランジスタを低電圧ＮＭＯＳトランジスタＮＬＯＷで取り替える。或いは、第１インバータＩ１に含まれたＮＭＯＳトランジスタをしきい値電圧０ＶのＮＭＯＳトランジスタで取り替えることもできる。かくして、ＮＭＯＳトランジスタを低電圧ＮＭＯＳトランジスタＮＬＯＷで取り替えると、データ信号ＹＢが正常なＨレベルよりしきい値電圧だけ低くなったＨレベルで入力されても、低電圧ＮＭＯＳトランジスタＮＬＯＷが正常に動作する。第１インバータＩ１の低電圧ＮＭＯＳトランジスタＮＬＯＷが正常に動作すれば、ラッチ１６１は低電圧ＮＭＯＳトランジスタＮＬＯＷを通して伝逹される接地電圧Ｖｓｓを反転させてＨレベルの信号をデータラインＤＬに伝逹する。
一方、データ信号ＹＢがＬレベルで入力されると、低電圧ＮＭＯＳトランジスタＮＬＯＷはオフ状態になり、ＰＭＯＳトランジスタＰ１が動作する。ラッチ１６１はＰＭＯＳトランジスタＰ１を通して伝逹される電源電圧Ｖｃｃを反転させてＬレベルの信号をデータラインＤＬに伝逹する。
上述したように、第１インバータＩ１に含まれたＮＭＯＳトランジスタを低電圧ＮＭＯＳトランジスタＮＬＯＷで取り替え、或いはしきい値電圧０ＶのＮＭＯＳトランジスタＮＬＯＷで取り替えると、データ信号ＹＢがＬレベルで入力される場合、第１インバータI１のＰＭＯＳトランジスタとＮＭＯＳトランジスタＮＬＯＷとが同時にターンオンされて消費電力が増加するおそれがある。したがって、これを防止するために、ＮＭＯＳトランジスタＮＬＯＷと接地電圧Ｖｓｓ端子との間にスイッチング素子Ｎ１を設置し、データ信号ＹＢが入力される区間でのみスイッチング素子Ｎ１をターンオンさせることもできる。ここで、アドレス信号が入力された後メモリ装置内から発生するリードイネーブル信号ＲＥを、スイッチング素子Ｎ１のオン／オフを制御するための信号として使用することができる。このよように、全てのメモリ装置や回路では、データを出力する場合、データを出力するためにイネーブル信号のようなデータ出力信号を発生させる。このような信号でデータが出力されない場合、電流パスが遮断するようにスイッチング素子Ｎ１のオン／オフを制御すると、第１インバータＩ１のＮＭＯＳトランジスタＮＬＯＷを低電圧ＮＭＯＳトランジスタで取り替え、或いはしきい値電圧０ＶのＮＭＯＳトランジスタで取り替えても消費電力の増加を防止することができる。
本発明の実施例に係るデータ入出力バッファを用いた半導体メモリ装置の構成及び動作を説明するためのブロック図である。 図１に示したカラムマルチプレクサの回路図である。 図１に示したデータ入出力バッファの回路図である。
符号の説明
１１０ セルアレイ
１２０ ローデコーダ
１３０ ページバッファ
１４０ カラムデコーダ
１５０ カラムマルチプレクサ
１６０ データ入出力バッファ
１６１ ラッチ

Claims (10)

  1. 多数のスイッチング素子と多数の論理素子とを含み、
    前記多数のスイッチング素子や前記多数の論理素子のうち、周辺回路からのデータ信号によって駆動されるスイッチング素子、又は前記データ信号が入力される論理素子のＮＭＯＳトランジスタが、低電圧動作ＮＭＯＳトランジスタであることを特徴とするデータ入出力バッファ。
  2. 周辺回路からのデータ信号によって動作し、ＰＭＯＳトランジスタ及び低電圧動作ＮＭＯＳトランジスタを含む第１論理素子と、
    前記第１論理素子の出力信号をラッチするための第２論理素子とを含むことを特徴とするデータ入出力バッファ。
  3. 前記低電圧動作ＮＭＯＳトランジスタのしきい値電圧が０Ｖであることを特徴とする請求項１又は２記載のデータ入出力バッファ。
  4. 前記低電圧動作ＮＭＯＳトランジスタと接地電源端子との間に、データ出力時にのみ出力イネーブル信号によってターンオンされるスイッチング素子をさらに備えることを特徴とする請求項３記載のデータ入出力バッファ。
  5. 前記スイッチング素子がＮＭＯＳトランジスタであることを特徴とする請求項４記載のデータ入出力バッファ。
  6. メモリセルアレイと、
    ローアドレス信号によって前記メモリセルアレイの特性ページを選択するためのローデコーダと、
    前記ローデコーダによって選択されたページに格納されたデータを格納するページバッファと、
    カラムアドレス信号によってビットライン選択信号を生成するためのカラムデコーダと、
    前記ビットライン選択信号によって前記ページバッファに格納されたデータのうちいずれか一つを選択して出力するカラムマルチプレクサと、
    前記カラムマルチプレクサで選択されたデータを格納してデータラインに伝逹し、前記データによって駆動される素子が低電圧動作ＮＭＯＳトランジスタであるデータ入出力バッファとを含むことを特徴とする半導体メモリ装置。
  7. 前記低電圧動作ＮＭＯＳトランジスタのしきい値電圧が０Ｖであることを特徴とする請求項６記載の半導体メモリ装置。
  8. 前記低電圧動作ＮＭＯＳトランジスタと接地電源端子との間に、データ出力時にのみターンオンされるスイッチング素子をさらに備えることを特徴とする請求項７記載の半導体メモリ装置。
  9. 前記データ入出力バッファは、
    前記カラムマルチプレクサから出力されるデータ信号によって駆動され、電源電圧端子に連結されるＰＭＯＳトランジスタと、
    前記カラムマルチプレクサから出力されるデータ信号によって駆動され、前記ＰＭＯＳトランジスタに接続される低電圧動作ＮＭＯＳトランジスタと、
    前記低電圧動作ＮＭＯＳトランジスタと接地電圧端子との間に接続され、データ出力区間にのみターンオンされるスイッチング素子と、
    前記ＰＭＯＳトランジスタ又は前記低電圧動作トランジスタを通して伝逹された信号を反転させて格納するためのラッチ部とを含むことを特徴とする請求項６記載の半導体メモリ装置。
  10. 前記スイッチング素子がＮＭＯＳトランジスタであることを特徴とする請求項８又は９記載の半導体メモリ装置。
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