KR102420014B1 - 비휘발성 인버터 - Google Patents

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Abstract

비휘발성 인버터는 제1 게이트 전극, 제1 전극 및 제2 전극을 구비하는 제1 트랜지스터; 상기 제1 트랜지스터와 상기 제2 전극을 공유하며, 제2 게이트 전극, 제3 전극을 구비하는 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 고저항 상태와 저저항 상태로 스위칭될 수 있는 제1 스위칭 레이어와, 상기 제1 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 전하포획층을 포함한다. 개시된 비휘발성 인버터는 저전압 구동될 수 있고, 메모리 기능을 수행할 수 있다.

Description

비휘발성 인버터{Non-volatile inverter}
본 개시는 비휘발성 메모리 기능을 가지는 인버터에 대한 것이다.
최근, 스마트폰 등의 휴대정보 기기의 수요가 급격히 증가하면서, 고집적, 초소형, 초고속, 고신뢰성을 확보할 수 있는 비휘발성 메모리(Non-volatile Memory) 소자 개발이 요구되고 있다. 또한, logic, memory storage로 나뉘어 구성되는 컴퓨터 메모리 체계가 차지하는 공간을 줄이기 위해, 인버터에 메모리 기능을 탑재하는 시도가 이루어지고 있다.
비휘발성 메모리 소자로서, 기존 공정과 호환이 가능하면서 고성능의 메모리 특성이 가능한 SONOS (polySilicon-Oxide-Nitride-Oxide-Silicon) 메모리 소자가 차세대 비휘발성 메모리 소자로서 현실적인 대안이 되고 있다. 단일층의 실리콘 산화막으로 구성된 터널링 절연막은 두께가 증가될 경우에는 동작 속도가 느려지고 높은 전력을 소모한다. 한편, 동작 속도의 향상을 위해 그 두께를 감소시킬 경우 직접 터널링 (direct tunneling) 현상과 전기적 스트레스에 의한 누설 전류 (stress induced leakage current) 현상이 증가한다.
집적화 및 저전력 구동에 유리한 구조를 가지는 고성능의 논리 소자, 메모리 소자를 구현하는 방안이 모색되고 있다.
본 개시는 비휘발성 메모리 기능을 가지는 인버터를 제시하고자 한다.
일 유형에 따르면, 제1 게이트 전극, 제1 전극 및 제2 전극을 구비하는 제1 트랜지스터; 상기 제1 트랜지스터와 상기 제2 전극을 공유하며, 제2 게이트 전극, 제3 전극을 구비하는 제2 트랜지스터; 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하며, 입력 단자를 구비하는 입력선: 및 상기 제2 전극으로부터 분기되며, 출력 단자를 구비하는 출력선;을 포함하며, 상기 제1 트랜지스터는, 고저항 상태와 저저항 상태로 스위칭될 수 있는 제1 스위칭 레이어와, 상기 제1 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 전하포획층을 포함하는, 비휘발성 인버터가 제공된다.
상기 제1 트랜지스터는 P-채널 트랜지스터이고, 상기 제2 트랜지스터는 N-채널 트랜지스터일 수 있다.
상기 제2 트랜지스터는 고저항 상태와 저저항 상태로 스위칭될 수 있는 제2 스위칭 레이어와, 상기 제2 스위칭 레이어의 저항 상태에 따라, 전하를 트랩 또는 디트랩하는 제2 전하포획층을 더 포함할 수 있다.
상기 제1 스위칭 레이어의 고저항 상태에서의 저항값은 109Ω 이상일 수 있다.
상기 제1 스위칭 레이어는 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다.
상기 제1 스위칭 레이어는 나노 필라멘트에 의해 상기 저저항 상태가 형성되는 나노 필라멘터리(nano-filamentary) 물질을 포함할 수 있다.
상기 나노 필라멘터리(nano-filamentary) 물질은 TiOx 를 포함할 수 있다.
상기 제1 스위칭 레이어는 P-N 다이오드를 포함할 수 있다.
상기 P-N 다이오드의 항복 전압(breakdown voltage)은 상기 제1 트랜지스터의 게이트 절연막 터널링 전압보다 작을 수 있다.
상기 입력 단자에 인가되는 입력 전압 보다 상기 출력 단자에서 출력되는 출력 전압이 큰 풀업(pull up) 모드에서, 쓰기 동작이 수행될 수 있다.
상기 제1 전극에 인가되는 기록 전압은 상기 제1 스위칭 레이어에 분배된 전압이, 상기 제1 스위칭 레이어가 고저항 상태에서 저저항 상태로 스위칭될 수 있는 스위칭 전압 이상이 되도록 정해질 수 있다.
상기 기록 전압이 제1 전극에 인가된 후, 제거되면, 상기 제1 스위칭 레이어가 저저항 상태에서 고저항 상태로 스위치되어, 상기 전하포획층으로 이동한 전하가 상기 전하포획층에 트랩될 수 있다.
읽기 동작시, 상기 제1 전극에 상기 기록 전압보다 작은 읽기 전압이 인가될 수 있다.
상기 읽기 전압에 의해 상기 제1 스위칭 레이어에 분배되는 전압은 상기 제1 스위칭 레이어가 고저항 상태를 유지할 수 있는 크기의 전압일 수 있다.
상기 입력 단자에 인가되는 입력 전압보다 상기 출력 단자에서 출력되는 출력 전압이 작은 풀다운(pull down) 모드에서, 지우기 동작이 수행될 수 있다.
상기 제1 전극에 인가되는 삭제 전압은, 상기 입력 전압보다 작으며, 상기 제1 스위칭 레이어에 분배된 전압이, 상기 제1 스위칭 레이어가 고저항 상태에서 저저항 상태로 스위칭될 수 있는 스위칭 전압 이상이 되도록 정해질 수 있다.
상기 삭제 전압이 제1 전극에 인가된 후, 제거되면, 상기 제1 스위칭 레이어가 저저항 상태에서 고저항 상태로 스위치되어, 상기 전하포획층의 전하가 디트랩(detrap)된 상태가 유지될 수 있다.
또한, 일 유형에 따르면, 반도체 기판; 상기 반도체 기판에 서로 이격되게 형성된, 제1 드레인 영역, 제1 소스 영역, 제2 드레인 영역 및 제2 소스 영역: 상기 제1 드레인 영역과 제1 소스 영역 사이에 위치하는 제 1 채널 영역; 상기 제2 드레인 영역과 제2 소스 영역 사이에 위치하는 제2 채널 영역; 상기 제1 채널영역 상에 배치된 것으로, 고저항 상태와 저저항 상태로 스위칭될 수 있는 제1 스위칭 레이어와, 상기 제1 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 제1 전하포획층과, 상기 제1 스위칭 레이어에 전압을 인가하는 제1 게이트 전극; 및 상기 제2 채널영역 상에 배치된 제2 게이트 전극:을 포함하는 비휘발성 인버터가 제공된다.
상기 반도체 기판은 P형 반도체 기판이고, 상기 제1 채널 영역은 N형 우물(N-well)로 이루어질 수 있다.
상기 제2 채널 영역과 상기 제2 게이트 전극 사이에는, 고저항 상태와 저저항 상태로 스위칭될 수 있는 제2 스위칭 레이어와, 상기 제2 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 제2 전하포획층이 더 구비될 수 있다.
상기 제1 스위칭 레이어의 고저항 상태에서의 저항값은 109Ω 이상일 수 있다.
상기 제1 스위칭 레이어는 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다.
상기 제1 스위칭 레이어는 나노 필라멘트에 의해 상기 저저항 상태가 형성되는 나노 필라멘터리(nano-filamentary) 물질을 포함할 수 있다.
상기 나노 필라멘터리(nano-filamentary) 물질은 TiOx를 포함할 수 있다.
상기 제1 스위칭 레이어는 P-N 다이오드를 포함할 수 있다.
상기 P-N 다이오드의 항복 전압(breakdown voltage)은 상기 제1 트랜지스터의 게이트 절연막 터널링 전압보다 작을 수 있다.
상기 비휘발성 인버터는 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 연결하며, 상기 제1 게이트 전극과 제2 게이트 전극에 입력 전압을 인가하는 입력 전극;을 더 포함할 수 있다.
상기 비휘발성 인버터는 상기 제1 드레인 영역 상에 배치된 제1 전극; 상기 제1 소스 영역과 상기 제2 드레인 영역 상에 배치된 제2전극; 및 상기 제2 소스 영역 상에 배치된 제3전극;을 더 포함할 수 있다.
상기 비휘발성 인버터는 상기 반도체 기판 상부를 덮는 패시베이션층;을 더 포함하며, 상기 패시베이션층 상에, 상기 제1전극, 제3전극이 상기 패시베이션층을 관통하여 각각 상기 제1 드레인 영역 및 제2 소스 영역에 전기적으로 연결되게 배치되고, 상기 패시베이션층 상에 상기 입력 전극이 상기 패시베이션층을 관통하여 상기 제1 및 제2 게이트 전극에 전기적으로 연결되게 배치되며, 상기 패시베이션층 상에, 상기 제2 전극이 상기 패시베이션층을 관통하여 상기 제1 소스 영역 및 제2 드레인 영역에 전기적으로 연결되게 배치될 수 있다.
상술한 비휘발성 인버터는 인버터 기능과 함께, 메모리 기능을 구현할 수 있다.
상술한 비휘발성 인버터는 터널링(tunneling)을 이용하는 인버터에 비해 저전압 구동 및 고속 구동이 가능하다.
상술한 비휘발성 인버터를 사용하여 다양한 전자 기기에 고집적도의 메모리 체계 구현이 가능하다.
도 1은 실시예에 따른 비휘발성 인버터의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 비휘발성 인버터의 회로 구성을 보이는 회로도이다.
도 3은 도 1의 비휘발성 인버터의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
도 4는 도 1의 비휘발성 인버터에 인가되는 기록 전압과 입력 전압의 차가 메모리 소자를 구성하는 각 층에 분배되는 것을 보인다.
도 5는 도 1의 비휘발성 인버터의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
도 6은 도 1의 비휘발성 인버터의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
도 7은 도 1의 비휘발성 인버터의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
도 8은 다른 실시예에 따른 비휘발성 인버터의 개략적인 구성을 보이는 단면도이다.
도 9는 도 8의 비휘발성 인버터의 회로 구성을 보이는 회로도이다.
도 10은 도 8의 비휘발성 인버터의 메모리 소자에 채용되는 P-N 다이오드가 인가 전압에 따라 고저항, 저저항 상태로 스위칭될 수 있음을 설명하는 그래프이다.
도 11은 도 8의 비휘발성 인버터의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
도 12는 도 8의 비휘발성 인버터의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
도 13은 도 8의 비휘발성 인버터의 기록 상태, "1"을 동작을 보이는 회로도이다.
도 14는 도 8의 비휘발성 인버터의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
도 15는 다른 실시예에 따른 비휘발성 인버터의 개략적인 구성을 보이는 단면도이다.
도 16은 도 15의 비휘발성 인버터의 회로 구성을 보이는 회로도이다.
도 17은 도 15의 비휘발성 인버터의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
도 18은 도 15의 비휘발성 인버터의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
도 19는 도 15의 비휘발성 인버터의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
도 20은 도 15의 비휘발성 인버터의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
도 21은 다른 실시예에 따른 비휘발성 인버터의 개략적인 구성을 보이는 단면도이다.
도 22은 도 21의 비휘발성 인버터의 회로 구성을 보이는 회로도이다.
도 23은 도 21의 비휘발성 인버터의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
도 24는 도 21의 비휘발성 인버터의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
도 25는 도 21의 비휘발성 인버터의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
도 26은 도 21의 비휘발성 인버터의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일한 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 실시예에 따른 비휘발성 인버터(100)의 개략적인 구조를 보이는 단면도이다.
도 1을 참조하면, 비휘발성 인버터(100)는 서로 연결된 제1 트랜지스터(TR1)과 제2 트랜지스터(TR2)를 포함한다. 제1 트랜지스터(TR1)는 제1 게이트 전극(GE1), 제1전극(E1) 및 제2전극(E2)을 구비하며, 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 제2전극(E2)을 공유하며, 제2 게이트 전극(GE2), 제3 전극(E3)을 구비한다.
제1 트랜지스터(TR1)는 제1 드레인 영역(D1), 제1 소스 영역(S1), 제1 채널 영역(CH1)을 포함한다. 제1 채널 영역(CH1)은 제1 드레인 영역(D1)과 제1 소스 영역(S1) 사이의 영역이다.
제2 트랜지스터(TR2)는 제2 드레인영역(D2), 제2 소스영역(S2), 제2 채널 영역(CH2)을 포함한다. 제2 채널영역(CH2)은 제2 드레인영역(D2)과 제2 소스 영역(S2) 사이의 영역이다.
제1 드레인 영역(D1), 제1 소스 영역(S1), 제1 채널영역(CH1), 제2 드레인 영역(D2), 제2 소스영역(S2), 제2 채널영역(CH2)은 반도체 기판(SU)에 형성될 수 있다.
반도체 기판(SU)은 P형 반도체 기판일 수 있다. 반도체 기판(SU)은 실리콘 기판에 P형 도펀트가 주입되어 형성될 수 있다.
반도체 기판(SU)내의 일 영역에 N형 우물(NW)이 형성될 수 있다. 제1 드레인 영역(D1), 제1 소스 영역(S1)은 전하 캐리어(charge carrier)가 되는 도펀트(dopant)를 고농도로 도핑하여 형성될 수 있다. 제1 트랜지스터(TR1)는 P형 도펀트를 캐리어로 하는 P-채널 트랜지스터가 될 수 있다. 제1 드레인 영역(D1)은 P형 영역과 N형 영역을 포함할 수 있다. 도시된 바와 같이, 다이오드 구조를 형성함으로서, 제1 드레인 전극(D1)에서 제1 채널 영역(CH1)을 향하는 방향으로만 전류가 흐르도록 할 수 있고, 즉, 전류의 역류가 방지될 수 있다.
반도체 기판(SU) 내의 다른 영역에, 캐리어가 되는 N형 도펀트를 고농도로 도핑하여, 제2 드레인영역(D2)과 제2 소스영역(S2)을 형성할 수 있다. 제2 트랜지스터(TR2)는 N형 도펀트를 캐리어로 하는 N-채널 트랜지스터가 될 수 있다. 제2 소스영역(S2)도 제1 드레인 영역(D1)과 마찬가지로, P형 영역과 N형 영역이 인접한 구조를 포함할 수 있다.
제1 채널영역(CH1) 상에는 제1 게이트 절연막(GI1), 전하포획층(TL), 스위칭 레이어(110), 제1 게이트 전극(GE1)이 배치될 수 있다. 제2 채널영역(CH2) 상에는 제2 게이트 절연막(GI2), 제2 게이트 전극(GE)이 형성될 수 있다.
제1 및 제2 게이트 절연막(GI1)(GI2)은 SiO2, SiNx, AlN, Al2O3, HfO2, ZrO2 등과 같은 절연 물질로 형성될 수 있다.
전하포획층(TL)은 제 1 게이트 전극(GE1)으로부터 스위칭 레이어(110)를 통해서 유입되는 전하를 내부에 포획하여 프로그램을 수행한다. 전하포획층(TL)은 플로팅 게이트(floating gate)로도 불릴 수 있다. 전하포획층(TL)은 나노 dot 물질 또는 실리콘 질화막(SixNy)으로 형성될 수 있을 뿐만 아니라, SIO2보다 유전상수가 높은 고유전 상수(high-k)를 갖는 물질, 및 다결정 실리콘(Polycrystalline silicon), 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다. 또한, 전하포획층(TL)은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐 등의 금속이나, 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. 또한, 전하포획층(TL)은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물(Ⅲ족의 Al, Ga, In 과 Ⅴ족의 P, As, Sb와의 조합) 또는 Ⅱ-Ⅵ족 화합물(Ⅱ족의 Zn, Cd, Hg와 Ⅵ족의 O, S, Se, Te의 조합) 등의 반도체 재료로 형성될 수도 있다. 또한, 전하포획층(TL)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSiO) 등과 같이, 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다.
스위칭 레이어(110)는 고저항 상태와 저저항 상태로 스위칭될 수 있다. 스위칭 레이어(110)는 인가 전압에 따라 다른 저항값을 가질 수 있고, 예를 들어, 소정 값 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되는 물질을 포함할 수 있다.
스위칭 레이어(110)는 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물(transition metal oxide)을 포함할 수 있다. 칼코게나이드(chalcogenide) 계열의 물질은 예를 들어, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 전이 금속 산화물은 예를 들어, Ti 산화물, Ta 산화물, Ni 산화물, Zn 산화물, W 산화물, Co 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Cu 산화물, Hf 산화물, Zr 산화물, Al 산화물 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다.
상술한 물질들은 문턱 전압 스위칭 물질로 불릴 수 있다. 문턱전압 스위칭 물질이란, 평상시에 고저항 상태를 유지하다가 문턱전압 스위칭 물질에 고유한 문턱전압 이상의 전압이 인가되는 동안에만 저저항 상태로 변화되고, 인가 전압이 제거되면 다시 고저항 상태로 환원되는 성질을 갖는 물질을 말한다. 이러한 물질로 이루어진 스위칭 레이어(110)는 전압이 인가되지 않은 고저항 상태에서는 제1 게이트 전극(GE1)과 전하 포획층(TL)간의 전하의 이동을 차단하다가, 문턱 전압 이상의 전압이 인가된 저저항 상태에서는 제1 게이트 전극(GE1)과 전하포획층(TL)간의 전하의 이동이 가능하도록 한다.
스위칭 레이어(110)는 나노 필라멘트(nano-filament)에 의해 저저항 상태가 형성되는 나노 필라멘터리(nano-filamentary) 물질을 포함할 수도 있다. 나노 필라멘터리 물질은 물질에 고유한 특정값의 전압이 인가될 때, 전도성을 가지는 나노 필라멘트가 형성되는 물질이다. 나노 필라멘터리(nano-filamentary) 물질은 예를 들어, TiOx를 포함할 수 있다. 나노 필라멘트가 형성된 상태를 저저항 상태, 나노 필라멘트가 형성되지 않은 상태를 고저항 상태로 볼 수 있다. 저저항 상태를 형성하는 나노 필라멘트의 개수나 형태는 물질마다 다르게 나타날 수 있고 이에 따라 저항 거동이 다르게 나타날 수 있다. 나노 필라멘터리 물질에 의한 저항 변화는 이와 관련되는 나노 필라멘트의 개수, 형태, 위치등에 의해 튜닝될 수 있다. 나노 필라멘터리 물질을 스위칭 레이어(110)에 채용하는 경우, 저항 스위칭 시간이 나노 초(nano-second) 단위로 매우 빠를 수 있다.
제 1 게이트 전극(GE1)은 스위칭 레이어(110) 상에 형성되어, 스위칭 레이어(110)의 저항 상태를 제어할 수 있다.
스위칭 레이어(110)는 누설 전류(leakage current) 특성이 제1 게이트 절연막(GI1)과 유사한 물질일 수 있다. 비휘발성 인버터(100)에 인가되는 전압이 스위칭 레이어(110), 전하 포획층(TL), 제1 게이트 절연막(GI1)에 분배될 때, 스위칭 레이어(110)에 인가되는 전압이 일정 이상 확보되어야 하며, 이를 위하여, 스위칭 레이어(110)의 고저항 상태에서의 저항값은 약 109Ω 이상일 수 있다.
제1전극(E1)은 제1 드레인 영역(D1) 상에 형성될 수 있다. 제1전극(E1)은 제1 드레인 영역(D1)과 전기적으로 접촉되며, 드레인 전극으로 불릴 수도 있다. 제2전극(E2)은 제1 소스영역(S1) 및 제 2 드레인 영역(D2) 상에 형성될 수 있고, 제1 소스영역(S1) 및 제 2 드레인 영역(D2)을 전기적으로 연결할 수 있다. 제2 전극(E2)은 출력 단자와 전기적으로 연결되어, 출력 전압(Vout)을 출력할 수 있다. 제3전극(E3)은 제2 소스영역(S2) 상에 형성될 수 있다. 제3 전극(E3)은 제2 소스 영역(S2)과 전기적으로 접촉된며, 소스 전극으로 불릴 수도 있다.
제1 및 제2 트랜지스터(TR1)(TR2) 사이에는 소자분리막(SL)이 형성될 수 있다. 소자분리막(SL)은 하나의 기판 상에 복수의 소자가 형성되는 경우, 이들 소자간의 간섭을 방지하기 위해 마련될 수 있다. 소자분리막(SL)은 산화 실리콘(SiO2) 물질로 이루어질 수 있다. 소자분리막(SL)은 실리콘 재질로 된 반도체 기판(SU)의 일 영역을 산화시키는 방법으로 제조될 수 있다.
제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)는 서로 연결될 수 있다. 예를 들어, 입력 단자를 구비하는 입력선에 연결되어, 입력 전압(Vin)을 인가 받는다. 이를 위하여, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 연결하는 입력 전극(E4)이 더 구비될 수 있다.
반도체 기판(SU) 상부에는 패시베이션층(PL)이 형성될 수 있다. 패시베이션층(PL은 반도체 기판(SU) 상에 형성된 제1 및 제2 게이트 절연막(GI1)(GI2), 제1 및 제2 게이트 전극(GE1)(GE2), 스위칭 레이어(110), 전하포획층(TL), 소자 분리막(SL)을 전체적으로 덮을 수 있다. 패시베이션층(PL) 상에, 제1전극(E1), 제3전극(E3)이 패시베이션층(PL)을 관통하여 각각 제1 드레인 영역(D1) 및 제2 소스영역(S2)에 전기적으로 연결되게 배치될 수 있다. 패시베이션층(PL) 상에 입력 전극(E4)이 패시베이션층(PL)을 관통하여 제1 및 제2 게이트 전극(GE1)(GE2)에 전기적으로 연결되게 배치될 수 있다. 또한, 패시베이션층(PL) 상에, 제2전극(E2)이 패시베이션층(PL)을 관통하여 제1 소스영역(S1) 및 제2 드레인영역(D2)에 전기적으로 연결되게 배치될 수 있다.
도 2는 도 1의 비휘발성 인버터(100)의 회로 구성을 보이는 회로도이다.
비휘발성 인버터(100)는 서로 연결된 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함한다. 제1 트랜지스터(TR1)는 P형 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 N형 트랜지스터일 수 있다.
제1 트랜지스터(TR1)는 비휘발성 메모리 소자의 역할을 할 수 있도록, 전하포획층(TL)과 스위칭 레이어(100)를 포함한다. 스위칭 레이어(100)는 고저항 상태와 저저항 상태로 스위칭될 수 있는 물질을 포함할 수 있다. 스위칭 레이어(110)의 저항 상태에 따라, 전하포획층(TL)에 전하가 트랩(trap) 또는 디트랩(detrap) 될 수 있다. 스위칭 레이어(110)의 상세한 재질, 기능 및 이에 따른 비휘발성 인버터(100)의 동작에 대해서는 후술할 것이다.
제1 트랜지스터(TR1)의 드레인 전극에 전원 단자가 연결될 수 있고 이로부터 전압(VDD)가 인가될 수 있다. 제1 트랜지스터(TR1)의 드레인 전극은 도 1에서 명명한 대로, 제1전극(E1)으로 지칭하기로 한다. 제1전극(E1)에 인가되는 전압(VDD)은 제1 트랜지스터(TR1)에 프로그래밍을 위한 기록 전압이 될 수 있고, 기록 상태를 지우는 삭제 전압이 될 수 있고, 또는 기록 상태를 읽는 읽기 전압이 될 수 있다.
제1 트랜지스터(TR1)의 소스 전극 및 제2 트랜지스터(TR2)의 드레인 전극은 서로 연결된다. 제1 트랜지스터(TR1)의 소스 전극 및 제2 트랜지스터(TR2)의 드레인 전극이 연결된 전극을 도 1에서 명명한 대로, 제2전극(E2)으로 지칭하기로 한다. 제2전극(E2)으로부터, 출력 단자를 구비하는 출력선이 분기될 수 있다. 출력 단자를 통해 출력 전압(VOUT)이 출력될 수 있다.
제2 트랜지스터(TR2)의 소스 전극은 전압(Vss)을 나타내는 단자에 연결될 수 있다. 제2 트랜지스터(TR2)의 소스 전극은 도 1에서 명명한대로, 제3전극(E3)으로 지칭하기로 한다. 제3전극(E3)은 접지될 수 있다.
제1 및 제2 게이트 전극(GE1)(GE2)은 입력 단자로부터의 입력 전압(Vin)이 입력되도록 연결선에 의해 서로 연결된다. 제1 및 제2 게이트 전극(GE1)(GE2)을 연결하는 전극을 입력 전극(E4)으로 지칭하기로 한다.
비휘발성 인버터(100)는 입력 전극(E4)을 통해 인가되는 입력 전압(Vin) 및 제1전극(E1)에 인가되는 전압(VDD)에 따라 제1 및 제2 트랜지스터(TR1)(TR2) 각각의 온/오프 상태가 제어될 수 있고, 출력 전압(Vout)이 제어될 수 있다.
도 3은 도 1의 비휘발성 인버터(100)의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
풀업(pull up) 모드는 입력 단자에 인가되는 입력 전압(Vin) 보다 출력 단자에서 출력되는 출력 전압(Vout)이 큰 모드이며, 제1 트랜지스터(TR1)가 채널 온 되고, 제2 트랜지스터(TR2)가 채널 오프인 경우에 형성된다. 입력 전압(Vin)을 0으로 하여 제2 트랜지스터(TR2)를 채널 오프시키고, 제1 트랜지스터(TR1)의 채널이 온 될 수 있는 크기의 기록 전압(Vw1)을 제1 전극(E1)에 인가한다.
도 4는 도 1의 비휘발성 인버터(100)의 제1전극(E1)에 인가되는 전압(VDD)과 입력 전극(E4)에 인가되는 입력 전압(Vin)의 차가 제1 트랜지스터(TR1)의 메모리 소자를 구성하는 각 층에 분배되는 것을 보인다.
도면에 표시된 Vs, Vt, Vi 는 각각 스위칭 레이어(110), 전하 포획층(TL), 제1 게이트 절연막(GI1)의 양단에 걸리는 전압을 나타낸다.
이러한 전압 분배는 각 층의 저항값에 따른 전압 분배 법칙에 따라서 이루어진다. 이와 같이 결정된 Vs가 저저항 상태로 스위칭되는 임계 전압(Vsc)보다 큰 경우, 즉, 다음 조건을 만족할 때, 스위칭 레이어(110)는 저저항 상태가 된다.
Vs>Vsc (1)
여기서, Vsc는 스위칭 레이어(110)의 물질에 따른 고유한 값이다. 스위칭 레이어(110)가 문턱전압 스위칭 물질인 경우, 문턱전압이 이에 해당하며, 스위칭 레이어(110)가 나노 필라멘터리 물질인 경우, 나노 필라멘트가 형성되는 전압이 이에 해당한다.
상기 조건(1)에서, 제1 게이트 전극(GE1)에서 전하포획층(110)으로, 또는, 전하포획층(110)에서 제1 게이트 전극(GE2)으로 전하가 이동될 수 있다.
P형 트랜지스터인 제1 트랜지스터(TR1)의 채널이 온 되기 위해서는, 상기 (1)의 조건과 함께, 다음 조건이 더 만족되어야 한다.
VDD-Vin>Vs+Vt+Vi (2)
다시, 도 3을 참조하면, 기록 전압(Vw1)은 상기 (1)(2)를 참조할 때, 다음 조건을 만족한다.
Vw1> Vs+Vt+Vi (3)
Vs>Vsc (4)
상기 (3) (4)의 조건에서, 스위칭 레이어(110)는 저저항 상태가 되고, 제1 트랜지스터(TR1)의 채널이 온 되며, 출력 전압(Vout)은 기록 전압(Vw1)과 같은 값이 된다. 또한, 저저항 상태인 스위칭 레이어(110)를 통해 전하포획층(TL)으로 전자가 들어온다. 전하포획층(TL)에 전자가 채워진 다음, 기록 전압(Vw1)을 제거하면, 스위칭 레이어(110)가 저저항 상태에서 고저항 상태로 스위치되어, 전하 포획층(TL)으로 이동한 전자가 전하포획층(TL)에 트랩되고, 제1 트랜지스터(TR1)의 채널에 양전하가 대전된다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 높은 전압인 Vw1의 출력 전압으로 풀업(pull up) 시키면서, 전하포획층(TL)에 전하를 트랩하여 채널을 대전시키는 프로그래밍 "1"의 동작이 수행된다.
도 5는 도 1의 비휘발성 인버터(100)의 풀 다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
풀다운(pull down) 모드는 입력 단자에 인가되는 입력 전압(Vin) 보다 출력 단자에서 출력되는 출력 전압(Vout)이 작은 모드이며, 제1 트랜지스터(TR1)가 채널 오프 되고, 제2 트랜지스터(TR2)가 채널 온인 경우에 형성된다. 입력 전압(Vin)을 0보다 크게 하여 제2 트랜지스터(TR2)를 채널 온 시키고, 제1 트랜지스터(TR1)의 채널이 오프 될 수 있는 크기의 삭제 전압(VE1)을 제1 전극에 인가한다.
제1전극(E1)에 인가되는 삭제 전압(VE1)은 다음 조건을 만족한다.
Vin-VE1>Vs+Vt+Vi (5)
Vs>Vsc (6)
상기 조건의 삭제 전압(VE1), 입력 전압(Vin)이 각각 제1전극(E1) 및 입력 전극(E4)에 인가되면, 제2 트랜지스터(TR2)가 온(on) 되면서, 출력 전압(Vout)은 0이 된다. 스위칭 레이어(110)는 저저항 상태로 스위칭되어, 전하포획층(TL)에 트랩된 전자가 스위칭 레이어(110)를 통해 빠져나온다. 전하포획층(TL)이 디트랩된 후, 삭제 전압(VE1)을 제거하면, 스위칭 레이어(110)가 저저항 상태에서 고저항 상태로 스위칭되어 전하포획층(TL)의 전하가 디트랩된 상태가 유지되고, 제1 트랜지스터(TR1)의 채널은 비대전 상태가 된다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 낮은 전압인 0의 출력 전압으로 풀다운(pull down) 시키면서, 전하포획층(TL)의 전하를 디트랩하여 채널을 비대전시키는 프로그래밍 "0"의 동작, 즉, 지우기 동작이 수행된다.
도 6은 도 1의 비휘발성 인버터(100)의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
읽기 동작은 제1 트랜지스터(TR1)의 채널의 대전 상태를 읽는 동작으로, 입력 전극(E4)에는 0이 인가되고, 제1 전극(E1)에는 읽기 전압(VR1)이 인가된다. 읽기 전압(VR1)은 도 3의 프로그래밍 시의 기록 전압(Vw1)보다 작은 값이다. 또한, 읽기 전압(VR1)에 의해 스위칭 레이어(110)에 분배되는 전압은 임계 전압인 Vsc보다 작은 값이다. 이 조건하에서, 스위칭 레이어(110)는 고저항 상태를 유지하며, 즉, 전하포획층(TL)의 전하 트랩상태 및 제1 트랜지스터(TR1)의 채널의 대전 상태가 유지된다. 제1 트랜지스터(TR1)가 대전되어 있으므로, 대전된 채널을 따라, 출력 단자쪽으로 전류가 흐르게 된다. 이에 따라, 기록 상태, "1"이 인지될 수 있다.
도 7은 도 1의 비휘발성 인버터(100)의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
제1 트랜지스터(TR1)의 채널이 비대전된 상태일 때, 상기 조건의 읽기 전압(VR1)과 입력 전압(Vin)이 각각 제1전극(E1)과 입력 전극(E4)에 인가되면, 출력 단자쪽으로 전류가 흐르지 않거나, 또는 채널이 대전된 도 6의 경우에 비해 작은 크기의 전류가 흐르게 된다. 이에 따라, 기록 상태, "0"이 인지될 수 있다.
상술한 비휘발성 인버터(100)는 메모리(memory) 기능과 로직(logic) 기능을 일체화하고 있다. 즉, 로직(logic)의 기본이 되는 인버터에 비휘발성 메모리 소자를 내재함으로써 인버터 동작 후 마지막 상태가 보존된다.
이하, 상술한 기능을 수행할 수 있는 비휘발성 인버터의 다른 예들을 살펴보기로 한다.
도 8은 다른 실시예에 따른 비휘발성 인버터(200)의 개략적인 구성을 보이는 단면도이고, 도 9는 도 8의 비휘발성 인버터(200)의 회로 구성을 보이는 회로도이다.
본 실시예의 비휘발성 인버터(200)는 스위칭 레이어(210)의 구성에서 전술한 비휘발성 인버터(100)와 차이가 있다. 나머지 구성요소는 동일하며, 동일한 구성 요소에 대한 설명은 생략하기로 한다.
비휘발성 인버터(200)는 메모리 소자로 동작하는 제1 트랜지스터(TR1)의 스위칭 레이어(210)에 P-N 다이오드를 채용하고 있다.
P-N 다이오드는 순방향 바이어스 상태에서 저저항 상태를 나타낼 수 있다. 역방향 바이어스 전압 하에서는, 역방향 바이어스 전압이 항복 전압(breakdown voltage)(VB) 보다 큰 경우 저저항 상태를 나타내며, 역방향 바이어스 전압이 항복 전압 이하인 경우 고저항 상태를 나타낼 수 있다. 상기 항복 전압(breakdown voltage)(VB)은 P-N 다이오드의 재질 및 그 특성에 따라서, 제너 항복 전압(Zener breakdown voltage) 또는 아발란치 항복 전압(avalanche breakdown voltage)일 수 있다.
도 10은 도 8의 비휘발성 인버터(200)의 메모리 소자에 채용되는 P-N 다이오드가 인가 전압에 따라 고저항, 저저항 상태로 스위칭될 수 있음을 설명하는 그래프이다.
순방향 바이어스 구간(A1)과 역방향 바이어스 구간으로 역방향 바이어스 전압이 항복 전압(VB)보다 큰 구간(A3)에서 스위칭 레이어(210)는 저저항 상태로 동작하고 역방향 바이어스 전압이 항복 전압(VB)보다 작은 구간(A2)에서 스위칭 레이어(210)는 고저항 상태로 동작한다.
이러한 성질을 가지는 P-N 다이오드를 스위칭 레이어(210)에 채용함으로써, 전하포획층(TL)에 전하를 트랩하는 프로그래밍 단계에서 제1전극(E1)에 인가되는 기록 전압은 전술한 실시예의 비휘발성 인버터(100)에 기록시 사용되는 기록 전압보다 작은 값을 가질 수 있다.
한편, 스위칭 레이어(210)에 채용되는 P-N 다이오드의 항복 전압(breakdown voltage)(VB)은 제1 게이트 절연막(GI1)의 터널링 전압보다 작은 값을 가지도록 재질이 선택될 수 있다. 또한, 스위칭 레이어(210)에 채용되는 P-N 다이오드는 트랩된 전하를 안정적으로 보존할 수 있는 항복 전압을 가지는 재질이 선택될 수 있다. 항복 전압(VB)은 예를 들어, 1V 이상 2V 이하의 값을 가질 수 있다. 다음 조건을 만족할 수 있다.
도 11은 도 8의 비휘발성 인버터(200)의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
풀업(pull up) 모드는 입력 단자에 인가되는 입력 전압(Vin) 보다 출력 단자에서 출력되는 출력 전압(Vout)이 큰 모드이며, 제1 트랜지스터(TR1)가 채널 온 되고, 제2 트랜지스터(TR2)가 채널 오프인 경우에 형성된다. 입력 전압(Vin)을 0으로 하여 제2 트랜지스터(TR2)를 채널 오프시키고, 제1 트랜지스터(TR1)의 채널이 온 될 수 있는 크기의 기록 전압(Vw2)을 제1전극(E1)에 인가한다.
도 4 및 식 (2)에서 설명한 바와 같이, 입력 전압(Vin)이 0일 때, 기록 전압(Vw2)는 다음 조건을 만족한다.
Vw2> Vs+Vt+Vi (7)
여기서, Vs, Vt, Vi 는 각각 스위칭 레이어(210), 전하 포획층(TL), 제1 게이트 절연막(GI1)의 양단에 걸리는 전압을 나타낸다.
스위칭 레이어(210)에 순방향 바이어스가 인가될 때, 도 10의 그래프에서 살펴본 바와 같이, 스위칭 레이어(210)는 저저항 상태이므로, Vs는 식 (6)와 같은 조건(Vs>Vsc)이 필요하지 않은, 작은 값이다.
따라서, Vw2는 전술한 실시예의 비휘발성 인버터(100)에 대한 기록 전압(Vw1)보다 작은 값을 갖는다.
상기 조건에서, 스위칭 레이어(210)는 저저항 상태가 되고, 제1 트랜지스터(TR1)의 채널이 온 되며, 출력 전압(Vout)은 기록 전압(Vw2)과 같은 값이 된다. 또한, 저저항 상태인 스위칭 레이어(210)를 통해 전하포획층(TL)으로 전자가 들어온다. 전하포획층(TL)에 전자가 채워진 다음, 기록 전압(Vw2)을 제거한다. 역방향 바이어스가 인가되지 않은 상태에서는 P-N 다이오드의 역방향으로 전류가 흐르지 않으므로, 전하포획층(TL)으로 이동한 전자는 전하포획층(TL)에 트랩되고, 제1 트랜지스터(TR1)의 채널에 양전하가 대전된다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 높은 전압인 Vw2의 출력 전압(Vout)으로 풀업(pull up) 시키면서, 전하포획층(TL)에 전하를 트랩하여 채널을 대전시키는 프로그래밍 "1"의 동작이 수행된다.
도 12는 도 8의 비휘발성 인버터(200)의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
풀다운(pull down) 모드는 입력 단자에 인가되는 입력 전압(Vin) 보다 출력 단자에서 출력되는 출력 전압(Vout)이 작은 모드이며, 제1 트랜지스터(TR1)가 채널 오프 되고, 제2 트랜지스터(TR2)가 채널 온인 경우에 형성된다. 입력 전압(Vin)을 0보다 크게 하여 제2 트랜지스터(TR2)를 채널 온 시키고, 제1 트랜지스터(TR1)의 채널이 오프 될 수 있는 크기의 삭제 전압(VER2)을 제1 전극의 단자에 인가한다.
제1 전극에 인가되는 삭제 전압(V ER2)은 다음 조건을 만족한다.
Vin-V ER2>Vs+Vt+Vi (8)
Vs>VB (9)
VB는 스위칭 레이어(210)에 포함된 P-N 다이오드의 항복 전압이다.
상기 조건의 삭제 전압(VER2), 입력 전압(Vin)이 각각 제1전극(E1) 및 입력 전극(E4)에 인가되면, 제2 트랜지스터(TR2)가 온(on) 되면서, 출력 전압(Vout)은 0이 된다. 스위칭 레이어(210)에는 항복 전압(VB)보다 큰 역방향 바이어스 전압이 인가되므로 역방향 전류가 흐르는 저저항 상태가 되며, 즉, 전하포획층(TL)에 트랩된 전자가 스위칭 레이어(210)를 통해 빠져나간다. 전하포획층(TL)이 디트랩된 후, 삭제 전압(VER2)을 제거하면, 스위칭 레이어(210)는 고저항 상태로 스위칭되어 전하포획층(TL)의 전하가 디트랩된 상태가 유지되고, 제1 트랜지스터(TR1)의 채널은 비대전 상태가 된다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 낮은 전압인 0의 출력 전압(Vout)으로 풀다운(pull down) 시키면서, 전하포획층(TL)의 전하를 디트랩하여 채널을 비대전시키는 프로그래밍 "0"의 동작, 즉, 지우기 동작이 수행된다.
도 13은 도 8의 비휘발성 인버터(200)의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
읽기 동작은 제1 트랜지스터(TR1)의 채널의 대전 상태를 읽는 동작으로, 입력 전극(E4)에는 0이 인가되고, 제1전극(E1)에는 읽기 전압(VR2)이 인가된다. 읽기 전압(VR2)은 도 11의 프로그래밍 시의 기록 전압(VW2)보다 작은 값이다. 기록 전압(VW2)은 도 3의 기록 전압(VW1)보다 작은 값이므로, 읽기 전압(VR2)도 도 5의 읽기 전압(VR1)보다는 작은 값이 될 수 있다.
한편, 스위칭 레이어(210)은 작은 순방향 바이어스에 의해서도 저저항 상태를 나타내기 때문에, 전하포획층(TL)에 트랩된 음전하가 스위칭 레이어(210)를 통해 빠져나갈 수 있고 이것은 채널에 대전된 양전하를 감소시킬 수 있다. 따라서, 읽기 전압(VR2)은 이러한 현상을 가능한 줄일 수 있는 작은 값으로 한다. 이 조건하에서, 제1 트랜지스터(TR1)의 채널이 대전되어 있으므로, 대전된 채널을 따라, 출력 단자쪽으로 전류가 흐르게 된다. 이에 따라, 기록 상태, "1"이 인지될 수 있다.
도 14는 도 1의 비휘발성 인버터(200)의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
제1 트랜지스터(TR1)의 채널이 비대전된 상태일 때, 상기 조건의 읽기 전압(VR2)과 입력 전압(Vin)이 각각 제1전극(E1)과 입력 전극(E4)에 인가되면, 출력 단자쪽으로 전류가 흐르지 않거나, 또는 채널이 대전된 도 14의 경우에 비해 작은 크기의 전류가 흐르게 된다. 이에 따라, 기록 상태, "0"이 인지될 수 있다.
도 15는 다른 실시예에 따른 비휘발성 인버터(300)의 개략적인 구성을 보이는 단면도이고, 도 16은 도 15의 비휘발성 인버터(300)의 회로 구성을 보이는 회로도이다.
본 실시예의 비휘발성 인버터(300)는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함하며, 제1 트랜지스터(TR1)는 제1 전하포획층(TL1), 제1 스위칭 레이어(311)를 포함하고, 제2 트랜지스터(TR2)는 제2 전하포획층(TL2), 제2 스위칭 레이어(312)를 포함한다. 나머지 구성요소는 도 1의 비휘발성 인버터(100)와 실질적으로 동일하다.
제1 스위칭 레이어(311), 제2 스위칭 레이어(312)는 도 1의 스위칭 레이어(110)와 유사하게, 저저항 상태에서 고저항 상태로 스위칭 될 수 있는 물질을 포함한다. 예를 들어, 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물(transition metal oxide)을 포함할 수 있고, 또는, 나노 필라멘터리 물질을 포함할 수 있다.
도 17은 도 15의 비휘발성 인버터(300)의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
비휘발성 인버터(300)에 대한 쓰기 동작은 도 3에서 설명한 것과 대부분 유사하다. 입력 전압(Vin)이 0이고, 조건 (3), (4)를 만족하는 기록 전압(Vw1)이 인가되었다가 제거되면, 제1 전하포획층(TL1)에 전하가 트랩되고, 제1 트랜지스터(TR1)의 채널에는 양전하가 대전된다. 제2 트랜지스터(TR2)는 채널 오프 상태이기 때문에, 제2 전하포획층(TL2)에는 전하 트랩이 일어나지 않는다.
이와 같이, 입력 전압(Vin)을 이보다 높은 전압인 Vw1의 출력 전압(Vout)으로 풀업(pull up) 시키면서, 제1 전하포획층(TL1)에 전하를 트랩하여 채널을 대전시키는 프로그래밍 "1"의 동작이 수행된다.
도 18은 도 15의 비휘발성 인버터(300)의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
비휘발성 인버터(300)에 대한 지우기 동작은 도 4에서 설명한 것과 대부분 유사하다. 조건 (5), (6)을 만족하는 삭제 전압(VER1)이 인가되면, 제1 전하포획층(TL1)에 트랩된 음전하가 제1 스위칭 레이어(311)를 통해 빠져나간다. 삭제 전압(VER1)이 제거되면, 제1 스위칭 레이어(311)는 고저항 상태로 스위칭 되어, 제1 전하포획층(TL1)의 디트랩 상태가 유지되고, 제1 트랜지스터(TR1)의 채널은 비대전 상태가 유지된다. 제2 트랜지스터(TR2)는 채널 온 상태가 되며, 제2 스위칭 레이어(312)가 저저항 상태가 되지만, 제2 전하포획층(TL2)에 저장된 전하가 없으므로, 전하 이동이 일어나지 않는다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 낮은 전압인 0의 출력 전압(Vout)으로 풀다운(pull down) 시키면서, 제1 전하포획층(TL1)의 전하를 디트랩하여 채널을 비대전시키는 프로그래밍 "0"의 동작, 즉, 지우기 동작이 수행된다.
도 19는 도 15의 비휘발성 인버터(300)의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
입력 전극(E4)에는 입력 전압(Vin)으로 0이 인가되고, 제1전극(E1)에는 읽기 전압(VR1)이 인가된다. 읽기 전압(VR1) 에 의해 스위칭 레이어(110)에 분배되는 전압은 임계 전압인 Vsc보다 작은 값이다. 이 조건하에서, 제1 트랜지스터(TR1)의 채널이 대전되어 있으므로, 대전된 채널을 따라, 출력 단자쪽으로 전류가 흐르게 된다. 이에 따라, 기록 상태, "1"이 인지될 수 있다.
도 20은 도 15의 비휘발성 인버터(300)의 기록 상태, "0"을 읽는 동작을 보이는 회로도이다.
제1 트랜지스터(TR1)의 채널이 비대전된 상태일 때, 상기 조건의 읽기 전압(VR1)과 입력 전압(Vin)이 각각 제1전극(E1)과 입력 전극(E4)에 인가되면, 출력 단자쪽으로 전류가 흐르지 않거나, 또는 채널이 대전된 도 19의 경우에 비해 작은 크기의 전류가 흐르게 된다. 이에 따라, 기록 상태, "0"이 인지될 수 있다.
도 21은 다른 실시예에 따른 비휘발성 인버터(400)의 개략적인 구성을 보이는 단면도이고, 도 22은 도 21의 비휘발성 인버터(400)의 회로 구성을 보이는 회로도이다.
본 실시예의 비휘발성 인버터(400)는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함하며, 제1 트랜지스터(TR1)는 제1 전하포획층(TL1), 제1 스위칭 레이어(411)를 포함하고, 제2 트랜지스터(TR2)는 제2 전하포획층(TL2), 제2 스위칭 레이어(412)를 포함한다. 제1 스위칭 레이어(411)와 제2 스위칭 레이어(412)는 P-N 다이오드를 포함하며, 나머지 구성요소는 도 8의 비휘발성 인버터(200)와 실질적으로 동일하다.
도 23은 도 21의 비휘발성 인버터(400)의 풀업(pull up) 모드에서 쓰기 동작이 수행되는 것을 설명하는 회로도이다.
비휘발성 인버터(400)에 대한 쓰기 동작은 도 11에서 설명한, 비휘발성 인버터(200)에 대한 쓰기 동작과 유사하다.
입력 전압(Vin)을 0으로 하여 제2 트랜지스터(TR2)를 채널 오프시키고, 제1 트랜지스터(TR1)의 채널이 온 될 수 있는 크기의 기록 전압(Vw2)을 제1전극(E1)에 인가한다.
기록 전압(Vw2)은 도 11의 설명에서 설명한 바와 같이, 비휘발성 인버터(100)에 대한 기록 전압(Vw1)보다 작은 값을 갖는다.
입력 전압(Vin), 기록 전압(Vw2)이 인가되면, 제1 스위칭 레이어(411)는 저저항 상태가 되고, 제1 트랜지스터(TR1)의 채널이 온 되며, 출력 전압(Vout)은 기록 전압(Vw1)과 같은 값이 된다. 또한, 저저항 상태인 제1 스위칭 레이어(411)를 통해 제1 전하포획층(TL1)으로 전자가 들어온다. 제1 전하포획층(TL1)에 전자가 채워진 다음, 기록 전압(Vw2)을 제거한다. 역방향 바이어스가 인가되지 않은 상태에서는 P-N 다이오드의 역방향으로 전류가 흐르지 않으므로, 제1 전하포획층(TL1)으로 이동한 전자는 제1 전하포획층(T1L)에 트랩되고, 제1 트랜지스터(TR1)의 채널에 양전하가 대전된다.
제2 트랜지스터(TR2)는 채널 오프 상태이므로, 제2 전하포획층(TL2)에 전하 트랩은 없으며, 제2 트랜지스터(TR2)의 채널은 대전되지 않는다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 높은 전압인 Vw1의 출력 전압(Vout)로 풀업(pull up) 시키면서, 제1 전하포획층(TL1)에 전하를 트랩하여 채널을 대전시키는 프로그래밍 "1"의 동작이 수행된다.
도 24는 도 21의 비휘발성 인버터의 풀다운(pull down) 모드에서 지우기 동작이 수행되는 것을 설명하는 회로도이다.
비휘발성 인버터(400)에 대한 쓰기 동작은 도 12에서 설명한, 비휘발성 인버터(200)에 대한 지우기 동작과 유사하다.
입력 전압(Vin)을 0보다 크게 하여 제2 트랜지스터(TR2)를 채널 온 시키고, 제1 트랜지스터(TR1)의 채널이 오프 될 수 있는 크기의 삭제 전압(VER2)을 제1 전극의 단자에 인가한다.
제1전극(E1)에 인가되는 삭제 전압(VER2)은 도 12의 설명에서 설명한 바와 같이, 조건 (8), (9)를 만족한다.
삭제 전압(VER2), 입력 전압(Vin)이 각각 제1전극(E1) 및 입력 전극(E4)에 인가되면, 제2 트랜지스터(TR2)가 온(on) 되면서, 출력 전압(Vout)은 0이 된다. 제1 스위칭 레이어(411)에는 항복 전압(VB)보다 큰 역방향 바이어스 전압이 인가되므로 역방향 전류가 흐르는 저저항 상태가 되며, 즉, 제1 전하포획층(TL)에 트랩된 전자가 제1 스위칭 레이어(411)를 통해 빠져나간다. 제1 전하포획층(TL1)이 디트랩된 후, 삭제 전압(VER2)을 제거하면, 제1 스위칭 레이어(411)는 고저항 상태로 스위칭되어 제1 전하포획층(TL1)의 전하가 디트랩된 상태가 유지되고, 제1 트랜지스터(TR1)의 채널은 비대전 상태가 된다.
제2 트랜지스터(TR2)는 채널 온 상태가 되며, 제2 스위칭 레이어(412)에 항복 전압보다 큰 역 바이어스 전압이 인가되어 제2 스위칭 레이어(412)가 저저항 상태가 되지만, 제2 전하포획층(TL2)에 저장된 전하가 없으므로, 전하 이동이 일어나지 않는다.
상기한 과정과 같이, 입력 전압(Vin)을 이보다 낮은 전압인 0으로 풀다운(pull down) 시키면서, 제1 전하포획층(TL1)의 전하를 디트랩하여 채널을 비대전시키는 프로그래밍 "0"의 동작, 즉, 지우기 동작이 수행된다.
도 25는 도 21의 비휘발성 인버터의 기록 상태, "1"을 읽는 동작을 보이는 회로도이다.
읽기 동작은 제1 트랜지스터(TR1)의 채널의 대전 상태를 읽는 동작으로, 입력 전극(E4)에는 0이 인가되고, 제1전극(E1)에는 읽기 전압(VR2)이 인가된다. 읽기 전압(VR2)은 도 23의 프로그래밍 시의 기록 전압(VW2)보다 작은 값이다. 기록 전압(VW2)은 도 3의 기록 전압(VW1)보다 작은 값이므로, 읽기 전압(VR2)도 도 5의 읽기 전압(VR1)보다는 작은 값이 될 수 있다.
한편, 제1 스위칭 레이어(411)은 작은 순방향 바이어스에 의해서도 저저항 상태를 나타내기 때문에, 제1 전하포획층(TL1)에 트랩된 음전하가 제1 스위칭 레이어(411)를 통해 빠져나갈 수 있고 이것은 채널에 대전된 양전하를 감소시킬 수 있다. 따라서, 읽기 전압(VR2)은 이러한 현상을 가능한 줄일 수 있는 작은 값으로 한다. 이 조건하에서, 제1 트랜지스터(TR1)의 채널이 대전되어 있으므로, 대전된 채널을 따라, 출력 단자쪽으로 전류가 흐르게 된다. 이에 따라, 기록 상태, "1"이 인지된다.
도 26은 도 21의 비휘발성 인버터의 기록 상태, "0"을 동작을 보이는 회로도이다.
제1 트랜지스터(TR1)의 채널이 비대전된 상태일 때, 상기 조건의 읽기 전압(VR2)과 입력 전압(Vin)이 각각 제1전극(E1)과 입력 전극(E4)에 인가되면, 출력 단자쪽으로 전류가 흐르지 않거나, 또는 채널이 대전된 도 25의 경우에 비해 작은 크기의 전류가 흐르게 된다. 이에 따라, 기록 상태, "0"이 인지된다.
상술한 실시예들에 따른 인버터는 다양한 논리소자, 예컨대, NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer), 센스 앰프(sense amplifier) 및 오실레이터(oscillator) 등의 논리소자의 기본 구성요소로 적용될 수 있다.
또한, 상술한 실시예에 따른 비휘발성 인버터 및 이를 포함하는 논리소자는 메모리소자, 액정표시장치, 유기발광표시장치 및 그 밖의 다양한 반도체소자 및 전자장치에 여러 가지 목적으로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 권리 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 200, 300, 400...인버터
110, 210... 스위칭 레이어
311, 411...제1 스위칭 레이어 312, 412...제2 스위칭 레이어
GE1... 게이트 전극 GE2...제2 게이트 전극
GI1... 게이트 절연막 GI2...제2 게이트 절연막
TL...전하포획층
TL1...제1 전하포획층 TL2...제2 전하포획층
SU...기판
D1... 드레인 영역 D2... 드레인 영역
S1... 소스영역 S2... 소스영역
CH1...제1 채널영역 CH2...제2 채널영역
E1...제1전극 E2...제2전극
E3...제3전극 E4...제4전극
PL...패시베이션층 SL...소자분리막

Claims (29)

  1. 제1 채널 영역, 제1 게이트 전극, 제1 전극 및 제2 전극을 구비하는 제1 트랜지스터;
    상기 제1 트랜지스터와 상기 제2 전극을 공유하며, 제2 채널 영역, 제2 게이트 전극, 제3 전극을 구비하는 제2 트랜지스터;
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하며, 입력 단자를 구비하는 입력선: 및
    상기 제2 전극으로부터 분기되며, 출력 단자를 구비하는 출력선;을 포함하며,
    상기 제1 트랜지스터는, 상기 제1 게이트 전극과 상기 제1 채널 영역 사이에 배치되어 고저항 상태와 저저항 상태로 스위칭될 수 있는 제1 스위칭 레이어와, 상기 제1 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 전하포획층을 포함하는, 비휘발성 인버터.
  2. 제 1 항에 있어서,
    상기 제1 트랜지스터는 P-채널 트랜지스터이고,
    상기 제2 트랜지스터는 N-채널 트랜지스터인, 비휘발성 인버터.
  3. 제 2 항에 있어서,
    상기 제2 트랜지스터는
    고저항 상태와 저저항 상태로 스위칭될 수 있는 제2 스위칭 레이어와, 상기 제2 스위칭 레이어의 저항 상태에 따라, 전하를 트랩 또는 디트랩하는 제2 전하포획층을 더 포함하는, 비휘발성 인버터.
  4. 제 1 항에 있어서,
    상기 제1 스위칭 레이어의 고저항 상태에서의 저항값은 109Ω 이상인, 비휘발성 인버터.
  5. 제 1 항에 있어서,
    상기 제1 스위칭 레이어는 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물을 포함하는, 비휘발성 인버터.
  6. 제 1 항에 있어서,
    상기 제1 스위칭 레이어는 나노 필라멘트에 의해 상기 저저항 상태가 형성되는 나노 필라멘터리(nano-filamentary) 물질을 포함하는, 비휘발성 인버터.
  7. 제 6 항에 있어서,
    상기 나노 필라멘터리(nano-filamentary) 물질은 TiOx를 포함하는, 비휘발성 인버터.
  8. 제 1 항에 있어서,
    상기 제1 스위칭 레이어는 P-N 다이오드를 포함하는, 비휘발성 인버터.
  9. 제 8 항에 있어서,
    상기 P-N 다이오드의 항복 전압(breakdown voltage)은 상기 제1 트랜지스터의 게이트 절연막 터널링 전압보다 작은, 비휘발성 인버터.
  10. 제 1 항에 있어서,
    상기 입력 단자에 인가되는 입력 전압(Vin) 보다 상기 출력 단자에서 출력되는 출력 전압이 큰 풀업(pull up) 모드에서, 쓰기 동작이 수행되는, 비휘발성 인버터.
  11. 제 10 항에 있어서,
    상기 제1 전극에 인가되는 기록 전압은
    상기 제1 스위칭 레이어에 분배된 전압이, 상기 제1 스위칭 레이어가 고저항 상태에서 저저항 상태로 스위칭될 수 있는 스위칭 전압 이상이 되도록 정해지는, 비휘발성 인버터.
  12. 제 11 항에 있어서,
    상기 기록 전압이 제1 전극에 인가된 후, 제거되면,
    상기 제1 스위칭 레이어가 저저항 상태에서 고저항 상태로 스위치되어, 상기 전하포획층으로 이동한 전하가 상기 전하포획층에 트랩되는, 비휘발성 인버터.
  13. 제 12 항에 있어서,
    읽기 동작시, 상기 제1 전극에 상기 기록 전압보다 작은 읽기 전압이 인가되는, 비휘발성 인버터.
  14. 제 13 항에 있어서,
    상기 읽기 전압에 의해 상기 제1 스위칭 레이어에 분배되는 전압은 상기 제1 스위칭 레이어가 고저항 상태를 유지할 수 있는 크기의 전압인, 비휘발성 인버터.
  15. 제 1 항에 있어서,
    상기 입력 단자에 인가되는 입력 전압보다 상기 출력 단자에서 출력되는 출력 전압이 작은 풀다운(pull down) 모드에서, 지우기 동작이 수행되는, 비휘발성 인버터.
  16. 제 15 항에 있어서,
    상기 제1 전극에 인가되는 삭제 전압은,
    상기 입력 전압보다 작으며,
    상기 제1 스위칭 레이어에 분배된 전압이, 상기 제1 스위칭 레이어가 고저항 상태에서 저저항 상태로 스위칭될 수 있는 스위칭 전압 이상이 되도록 정해지는, 비휘발성 인버터.
  17. 제 16 항에 있어서,
    상기 삭제 전압이 제1 전극에 인가된 후, 제거되면,
    상기 제1 스위칭 레이어가 저저항 상태에서 고저항 상태로 스위치되어, 상기 전하포획층의 전하가 디트랩(detrap)된 상태가 유지되는, 비휘발성 인버터.
  18. 반도체 기판;
    상기 반도체 기판에 서로 이격되게 형성된, 제1 드레인 영역, 제1 소스 영역, 제2 드레인 영역 및 제2 소스 영역:
    상기 제1 드레인 영역과 제1 소스 영역 사이에 위치하는 제 1 채널 영역;
    상기 제2 드레인 영역과 제2 소스 영역 사이에 위치하는 제2 채널 영역;
    상기 제1 채널영역 상에 배치된 것으로,
    제1 게이트 절연막과, 고저항 상태와 저저항 상태로 스위칭될 수 있는 제1 스위칭 레이어와, 상기 제1 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 제1 전하포획층과, 상기 제1 스위칭 레이어에 전압을 인가하는 제1 게이트 전극; 및
    상기 제2 채널영역 상에 배치된 제2 게이트 전극:을 포함하며,
    상기 반도체 기판은 P형 반도체 기판이고,
    상기 제1 채널 영역은 N형 우물(N-well)로 이루어진, 비휘발성 인버터.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에는,
    고저항 상태와 저저항 상태로 스위칭될 수 있는 제2 스위칭 레이어와, 상기 제2 스위칭 레이어의 저항 상태에 따라, 전하를 트랩(trap) 또는 디트랩(detrap)하는 제2 전하포획층이 더 구비된, 비휘발성 인버터.
  21. 제 18 항에 있어서,
    상기 제1 스위칭 레이어의 고저항 상태에서의 저항값은 109Ω 이상인, 비휘발성 인버터.
  22. 제 18 항에 있어서,
    상기 제1 스위칭 레이어는 칼코게나이드(chalcogenide) 계열의 물질 또는 전이 금속 산화물을 포함하는, 비휘발성 인버터.
  23. 제 18 항에 있어서,
    상기 제1 스위칭 레이어는 나노 필라멘트에 의해 상기 저저항 상태가 형성되는 나노 필라멘터리(nano-filamentary) 물질을 포함하는, 비휘발성 인버터.
  24. 제 23 항에 있어서,
    상기 나노 필라멘터리(nano-filamentary) 물질은 TiOx를 포함하는, 비휘발성 인버터.
  25. 제 18 항에 있어서,
    상기 제1 스위칭 레이어는 P-N 다이오드를 포함하는, 비휘발성 인버터.
  26. 제 25 항에 있어서,
    상기 P-N 다이오드의 항복 전압(breakdown voltage)은 상기 제1 게이트 절연막의 터널링 전압보다 작은, 비휘발성 인버터.
  27. 제 18 항에 있어서,
    상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 연결하며, 상기 제1 게이트 전극과 제2 게이트 전극에 입력 전압을 인가하는 입력 전극;을 더 포함하는, 비휘발성 인버터.
  28. 제 27 항에 있어서,
    상기 제1 드레인 영역 상에 배치된 제1 전극;
    상기 제1 소스 영역과 상기 제2 드레인 영역 상에 배치된 제2전극; 및
    상기 제2 소스 영역 상에 배치된 제3전극;을 더 포함하는, 비휘발성 인버터.
  29. 제 28 항에 있어서,
    상기 반도체 기판 상부를 덮는 패시베이션층;을 더 포함하며,
    상기 패시베이션층 상에, 상기 제1전극, 제3전극이 상기 패시베이션층을 관통하여 각각 상기 제1 드레인 영역 및 제2 소스 영역에 전기적으로 연결되게 배치되고,
    상기 패시베이션층 상에 상기 입력 전극이 상기 패시베이션층을 관통하여 상기 제1 및 제2 게이트 전극에 전기적으로 연결되게 배치되며,
    상기 패시베이션층 상에, 상기 제2 전극이 상기 패시베이션층을 관통하여 상기 제1 소스 영역 및 제2 드레인 영역에 전기적으로 연결되게 배치되는, 비휘발성 인버터.
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