TWI498896B - 非揮發性半導體記憶電路 - Google Patents

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Description

非揮發性半導體記憶電路
本發明係有關非揮發性半導體記憶電路，特別是有關於資料保存(retention)特性的改進。
在藉由透過將電荷注射入浮置閘極中來改變電晶體之臨界電壓以儲存資料的非揮發性半導體記憶單元(cell)中，在讀取模式和保存模式中的資料保存特性已經因為在讀取模式和保存模式兩者中對非揮發性記憶單元施加某電壓而造成非常輕微的寫入或拭除而被視為有問題，該某電壓係小於寫入時的施加電壓。
在其他情況中，會發生儲存在浮置閘極中之電子並非由於由電壓所造成之電場，而是由於電子的熱能量而自浮置閘極逃脫出的現象。此現象的連續發生(其機率非常低)在十年中可能會造成資料的改變，而十年對消費者產品來說被認為是典型的壽命。為了防止如上所述之資料的改變，各種手段被運用。
舉例來說，有一種藉由將自非揮發性記憶單元所讀出之資料儲存在鎖存電路中，而後防止電流流經該非揮發性記憶單元或者施加如此之偏壓以致於不產生電壓差異，以防止資料被重寫的方法。在此情況下，能夠防止藉由電壓而寫入及/或拭除，但是仍然會有所儲存之電子由於其熱能量而逃脫的問題。因此，有運用一種使絕緣膜更厚以增加電子自浮置閘極逃脫出所需的能量。
或者，有一種介於其中電荷被儲存在浮置閘極中之非揮發性記憶單元與其中並不儲存電荷的單元之間，在保存模式中改變偏壓條件的方法。在此情況下，藉由注射電子而急遽地改善其中電荷被儲存在浮置閘極中之非揮發性記憶單元的保存特性(舉例來說，見JP 2006-331587 A號案(圖1))。
此外，因為資料之寫入要求相對高的電壓，所以需要具有高耐受電壓的專用裝置，這是增加製造步驟之數目的原因，亦即，其成本增加。特別是在調整(trimming)類別數值時使用非揮發性記憶體的情況中，在許多情況中，至多需要10位元的記憶尺寸。因此，僅小尺寸的記憶體需要增加具有高耐受電壓的專用裝置為半導體積體電路裝置之成本競爭力會很明顯減小的原因(舉例來說，見JP 2003-229498 A號案(圖1))。
在JP 2006-331587 A號案的方法中，來自記憶體的輸出被儲存在鎖存電路中，並且來自鎖存電路的輸出被反饋回到至記憶電路的輸入，藉以改善保存特性。然而，在此情況下，元件的數目變大，並且對半導體積體電路裝置的真正施加使晶片尺寸增大、成本競爭力減小。
在JP 2003-229498 A號案的方法中，並聯地設置寫入選擇電晶體和讀取選擇電晶體，以抑制在寫入期間之臨界電壓的擾動和減少在讀取期間之功率損耗。然而，在讀取和寫入時，電源供應線路相同，且因而，寫入和讀取選擇電晶體需要由在寫入期間能夠經歷高電壓之施加的電晶體所做成。一般而言，相較於具有較低耐受電壓之電晶體，具有較高耐受電壓之電晶體顯現不良的特性，並且舉例來說，具有較小的可驅動力和較大的尺寸。當電晶體係形成於和寫入選擇電晶體之耐受電壓一致的製程中時，難以獲得在讀取期間具有優異特性的電晶體。
依據本發明之非揮發性記憶體電路採用下面之用以解決上述問題的機制。
本發明提供一種非揮發性半導體記憶體電路，其包括：儲存資料之非揮發性記憶單元；及與該非揮發性記憶單元串聯連接之定電流電路，介於其間之連接點被設定為輸出，其中，使用該非揮發性記憶單元在拭除狀態與寫入狀態間之臨界電壓的差異，並且在讀取模式或保存模式中，在該非揮發性記憶單元係處於拭除狀態的情況下，使施加於該非揮發性記憶單元的源極與汲極之間的電壓為小，而在該非揮發性記憶單元係處於寫入狀態的情況下，使施加於該非揮發性記憶單元的源極與汲極之間的電壓為大，因而在該讀取模式或該保存模式中，能夠寫入於係處於寫入狀態的該非揮發性記憶單元中。
本發明提供一種非揮發性半導體記憶體電路，另包括：使用於該讀取模式和該保存模式中之電源供應線路；係與該電源供應線路分開設置，並且被使用於該非揮發性記 憶單元之資料重寫中的另一電源供應線路；以及設置在該輸出與被使用於該非揮發性記憶單元之資料重寫中的該另一電源供應線路之間的電晶體，其中，該電晶體在該非揮發性記憶單元之該資料重寫的時候被帶入導通狀態中。
電流恆定流經由當開啟電源時被串聯連接之該定電流電路和該非揮發性記憶單元所構成的電路。
在該讀取模式或該保存模式中，施加在係處於該拭除狀態中之該非揮發性記憶單元的源極與汲極之間的電壓幾乎為零，而因此，流經通道之電子的能量非常低。因此，電子不能夠直接從通道通過矽基板與閘極絕緣膜之間的阻障(barrier)。除此之外，流經通道之電子的能量低，而因此，不會發生產生電子-電洞對的現象以及汲極附近的碰撞(impact)離子化。基於那些原因，資料不被重新寫入(rewritten)。
此時，在該讀取模式或該保存模式中，對應於電源供應電壓VDD之量的高電壓被施加在係處於該寫入狀態中之該非揮發性記憶單元的源極與汲極之間。因此，流經通道之電子變熱，且其一部分通過矽基板與閘極絕緣膜之間的阻障，而被注入該浮置閘極中。除此之外，電子-電洞對連同汲極附近的碰撞離子化一起被產生，所產生之電子-電洞對的電子的一部分通過矽基板與閘極絕緣膜之間的阻障或經過那裡的通道，而被注入該浮置閘極中。
通常，在大量的電子被儲存在該浮置閘極中的情況中，由於電場的效應或者由於具有高熱能之電子的部分，電 子通過電位阻障或經過那裡的通道而逃脫。因此，儲存在該浮置閘極中之電子的數目傾向隨著時間的消逝而減少。基於此原因，處於該寫入狀態中之該非揮發性記憶單元儲存於該浮置閘極中之電子的數目傾向隨著時間的消逝而減少。
然而，如上所述，在處於該寫入狀態中之該非揮發性記憶單元中，在該讀取模式或該保存模式中，電子被注入該浮置閘極中，藉此，自該浮置閘極逃脫出之電子被補充(replenished)。因此，資料較不可能被重新寫入。
此外，可以取得由較少數目之裝置所構成且具有改善之保存特性的半導體非揮發性記憶體電路。
由於上述特性，在依據本發明之非揮發性記憶體電路中，即使當讀取被連續實施時，記憶體資訊也不被重新寫入。在此情況中，定電流電路的電流恆定地流經處於該拭除狀態中之該非揮發性記憶單元。依此方式，致使電流恆定地流動而連續地輸出記憶體資訊，藉此，將記憶體資訊儲存在鎖存器電路等等中之機制變成不需要。因此，使非揮發性記憶體電路之面積減小變得可能。而且，當打開電力時，有可能避免不穩定的操作狀態，直到資料被儲存在鎖存器電路中為止。
下面將參照圖1來說明本發明。定電流電路1係配置於VDD線路側，非揮發性記憶單元2係配置於VSS線路 側，並且定電流電路1和非揮發性記憶單元2係互相串聯連接，介於其間之連接點被設定為輸出，且其輸出電壓係以參考符號VOUT來予以表示。經由連接點，定電流電路1和非揮發性記憶單元2係經由寫入選擇電晶體3而被連接至寫入電源(power supply)，非揮發性記憶單元2的控制閘極電壓和寫入選擇電晶體3的閘極輸入電壓係分別以參考符號VCG和VSE來予以表示。
非揮發性記憶單元2具有使用浮置閘極之n型MOS電晶體結構，非揮發性記憶單元2在寫入狀態中，將大量的電子儲存於浮置閘極中，並且在拭除狀態中，將小量的電子儲存於浮置閘極中。基於此原因，非揮發性記憶單元2的臨界電壓在寫入狀態中為大，並且在拭除狀態中為小。
因此，在讀取模式和保存模式中，非揮發性記憶單元2的控制閘極電壓VCG和定電流電路1的電流可以被設定而滿足下面的條件：
「非揮發性記憶單元在寫入狀態中的飽和電流」<「定電流電路的定電流」<「非揮發性記憶單元在拭除狀態中的飽和電流」。
當在讀取模式中施加滿足上述條件之定電流和控制閘極電壓VCG時，在非揮發性記憶單元2係處於拭除狀態的情況中，低的輸出電壓VOUT被輸出，並且在非揮發性記憶單元2係處於寫入狀態的情況中，高的輸出電壓VOUT被輸出。在此情況中的偏壓狀態係參照圖2來做詳細的說明。
圖2將非揮發性記憶單元2在拭除狀態和寫入狀態中的電流特性與定電流電路1之電流特性例舉做為輸出電壓VOUT的函數。在非揮發性記憶單元2係處於拭除狀態的情況中，非揮發性記憶單元2能夠致使而流動之飽和電流係大於根據上述條件之定電流電路的定電流。此時，流經串聯連接之定電流電路1和非揮發性記憶單元2的電流需要相同，因而輸出電壓VOUT實質上等於比電源電壓VDD低的電源電壓VSS。
因此，在拭除狀態中，施加於非揮發性記憶單元2之電壓幾乎為零。在此情況中，流經非揮發性記憶單元2之通道的電子之能量非常低。基於此原因，通道熱電子不被注射入非揮發性記憶單元2的浮置閘極中。除此之外，在其汲極附近並不會產生電子-電洞對，由是，電子不被注射入其浮置閘極中。
接著，說明非揮發性記憶單元2係處於寫入狀態中的情況。在此情況中，非揮發性記憶單元2能夠致使而流動之飽和電流係小於該定電流。當輸出電壓VOUT等於比電源電壓VSS高的電源電壓VDD時，其間之電壓差為零，由是，該定電流也為零。因此，在寫入狀態中，流經串聯連接之定電流電路1和非揮發性記憶單元2的電流係彼此相等，因而輸出電壓VOUT實質上等於電源電壓VDD。此時，實質上等於電源電壓VDD之電壓被施加於非揮發性記憶單元2，由是，流經非揮發性記憶單元2之通道的電子變成熱電子。因此，電子被注射入非揮發性記憶單元2的浮置閘極中，也就是說，寫入被實施。電子被注射係主要如下，熱電子之注射係主要被實施如下。也就是說，流經通道之熱電子直接通過矽基板與絕緣膜之間的阻障(barrier)，並且隨著汲極附近之電子-電洞對的產生而被大量產生之電子的一部分被注射。
通常，儲存在浮置閘極中之電子由於電場、熱激發等等而自浮置閘極中逃脫出，因而儲存在浮置閘極中之電子的數目隨著時間的流逝而減少。在此，非揮發性記憶單元2係處於寫入狀態中，亦即，在電子被儲存於浮置閘極中之狀態中，由是，朝向資料保存(retention)特性的改進而實施讀取模式中的寫入。
如上所述，被施加於非揮發性記憶單元之電壓依據儲存在非揮發性記憶單元中之資訊而相當程度地改變。然後，回應於被施加至非揮發性記憶單元之電壓，對處於寫入狀態中之非揮發性記憶單元實施寫入。因此，能夠實現具有以小面積來改善資料保存特性之非揮發性記憶電路。
開啟寫入選擇電晶體3，而後電源電壓VSS被施加於基板和非揮發性記憶單元2的源極，且同時電壓VPP被施加於非揮發性記憶單元2的汲極。因此，寫入被實施。VPP線路係用來施加比電源電壓VDD大之寫入電壓，並且係分別提供自VDD線路。以此方式，電壓VPP被設定而與其他電壓無關，且因此不需要做成整個半導體積體電路裝置之耐受電壓對應於電壓VPP。當耐受電壓低時，能夠縮減電晶體、裝置隔離區域等等之尺寸，而其結果為能夠使整個半導體積體電路裝置之尺寸縮小。因此，可以獲得到其成本競爭力高的半導體積體電路裝置。
當電壓VPP增大時，介於源極與汲極之間的電位差變得更大，因而流經通道之電子的能量增加。因此，更多的電子可以被儲存在浮置閘極中。於是，能夠取得特性上的改進，諸如，由於不充分之寫入所造成之記憶資訊之錯誤率的降低以及保存特性上的改進。
(第一實施例)
參照圖3，提出尺寸等等之詳細說明。
定電流電路係由p型電晶體4所構成且配置在VDD線路側，並且p型電晶體4和非揮發性記憶單元2係串聯連接，其間之連接點被設定為輸出，並且以參考符號VOUT來表示輸出之電壓。經由連接點，p型電晶體4和非揮發性記憶單元2係經由寫入選擇電晶體3而被連接至寫入VPP線路，分別以參考符號VCG、VSE和VPBIAS來表示非揮發性記憶單元2的控制閘極電壓、寫入選擇電晶體3的閘極輸入電壓和p型電晶體4的輸入電壓。記憶電路係組構成如上所述。
圖3例舉其中記憶電路被使用來調整為類比數值之電壓VA的情況。分除電阻器(division resistor)6被使用來分別分除電壓VA，調整電晶體5係配置而與分除電阻器的部分並聯，並且輸出電壓VOUT係連接至調整電晶體5的閘極。調整電晶體5係依據非揮發性記憶單元2的儲存資訊而被開啟/關閉，且因此電壓VA的電阻分除比值依據非揮發性記憶單元2的儲存資訊而改變。
非揮發性記憶單元2具有使用浮置閘極之n型MOS電晶體結構，非揮發性記憶單元2在寫入狀態時將大量的電子儲存於浮置閘極中，並且在拭除狀態時將少量的電子儲存於浮置閘極中。基於此原因，非揮發性記憶單元2在寫入狀態時具有高的臨界電壓，並且在拭除狀態時具有低的臨界電壓。
接著，說明定電流電路。電晶體通常處於飽和的操作狀態，且具有幾乎恆定的值，而在此幾乎恆定的值處，當：
VG(閘極電壓)-VTH(臨界電壓)<VDS(介於源極與汲極之間的電壓)　…表示式(1)
時，被致使而流動的電流並不根據介於其源極與汲極之間的電壓VDS。上述現象被使用來藉由p型電晶體及其輸入電壓VPBIAS而構成定電流電路。
在臨界電壓VTH為增強的情況中，使電流恆定之輸出電壓VOUT的電壓區域為介於VSS與VDD-(PBIAS-VDD-VTH)之間的區域。舉例來說，在VSS為0V、VDD為5V、VTH為-0.1V(增強)、且PBIAS為4.7V的情況中，當圖3之輸出電壓VOUT落在0V到4.8V的範圍內時，能夠獲得到定電流。
在除了上述電壓區域以外的電壓區域中，表示式(1)不被滿足，因此，電流主要根據介於源極與汲極之間的電壓VDS。在此情況中，p型電晶體被使用做為定電流電路，但是n型電晶體也能夠類似地構成定電流電路。注意，在使用n型電晶體的情況中，背閘極(back gate)電壓被施加於當基板係連接至電源電壓VSS時，因而n型電晶體的基板係連接至輸出電壓VOUT。或者，有可能使用多個電晶體或裝置來構成定電流電路。然而，定電流電路之結構對本發明而言並非必要的，因而並不提出其說明。
接著，為了更容易了解，藉由敘述特定的電晶體尺寸及施加電壓而提出說明。關於非揮發性記憶單元2的尺寸，通道寬度和通道長度為2.0μm，且耦合比為0.5，寫入狀態之臨界電壓為2.0V，並且拭除狀態之臨界電壓為0V。
關於構成定電流電路之p型電晶體4的尺寸，通道寬度和通道長度為2.0μm，且臨界電壓為-0.1V。n型非揮發性記憶單元2之閘極絕緣膜和p型電晶體4的厚度為100Å。
關於在讀取模式時的電壓，電源電壓VSS為0V，電源電壓VDD為5V，輸入電壓VPBIAS為4.7V，且控制閘極電壓為2V。上述尺寸、臨界電壓、閘極絕緣膜的厚度、及電壓依據應用本發明之產品的操作電壓和製造設備的容量而改變，其係與本發明之要旨無關。
在p型電晶體4中，VG(閘極電壓)-VTH(臨界電壓)=(VPBIAS-VDD)-VTH=-0.2V，閘極電壓VG為具有源極電位做為參考之閘極電壓，因而在p型電晶體 4的情況中，因為源極電位等於電源電壓VDD，所以獲得到上述關係。
在處於拭除狀態之n型非揮發性記憶單元2中，VG(閘極電壓)-VTH(臨界電壓)=2-0=2V。相較於構成定電流電路之p型電晶體4，在n型電晶體中，藉由從閘極電壓VG中減去臨界電壓VTH所獲得到之值係大十倍，載子遷移率通常高約兩倍，且耦合比為0.5，但電晶體尺寸相同。因此，n型非揮發性記憶單元2的飽和電流比p型電晶體4的飽和電流約大100倍。
圖4例舉此時之介於電壓與電流間的關係。理想而言，飽和電流並不視汲極電流而定。然而，在真正的電晶體中，飽和電流隨著汲極電流的增加而稍微增加，因而在圖4的飽和電流中會有些微傾斜，這和圖2不同。在VDS>VG-VTH的情況中，飽和電流流動，而在VDS<VG-VTH的情況中，線性電流流動。
由於串聯連接，流經n型非揮發性記憶單元2和p型電晶體4的電流彼此相等，因此，在圖4中，以介在處於拭除狀態之n型非揮發性記憶單元2的電流與構成定電流電路之p型電晶體4的電流間之交點來表示輸出電壓VOUT，n型電晶體的飽和電流比p型電晶體4的飽和電流約大幾百倍，並且VG-VTH=2V，因此，輸出電壓VOUT約為2/100=0.02V(簡化起見)。因此，流經n型非揮發性記憶單元2之通道的電子之能量至多為0.02eV，且電子並不具有足夠的能量以通過矽基板與閘極絕緣膜之間的阻障。基於此原因，電子不被注射入浮置閘極中。而且，即使連續地讀取處於拭除狀態之n型非揮發性記憶單元2，資料也不被重寫。
此時，在處於寫入狀態的n型非揮發性記憶單元2中，相對於2V的臨界電壓，VG(閘極電壓)-VTH(臨界電壓)=0V。因此，n型非揮發性記憶單元2可能致使而流動的電流遠小於p型電晶體4的飽和電流。而且，在此情況中，由於串聯連接，流經n型非揮發性記憶單元2和p型電晶體4的電流彼此相等，因此，在圖4中，以介在處於寫入狀態之n型非揮發性記憶單元2的電流與p型電晶體4的電流間之交點來表示輸出電壓VOUT。因此，輸出電壓VOUT幾乎為5V。當約5V的電壓被施加於n型非揮發性記憶單元2時，流經n型非揮發性記憶單元2之通道的電子具有大量的能量，因而在浮置閘極中發生極微小的寫入。
通常，在處於寫入狀態的n型非揮發性記憶單元2中，在浮置閘極中所儲存之電子隨著時間的消逝而逐漸消失，並且資料遲早會消失。換言之，資料被重寫。然而，如上所述，在讀取模式或保存模式中，電子被注射入浮置閘極中，藉以改善資料保存特性。
能夠達成一狀態，而在該狀態中，幾乎沒有電壓被施加至處於拭除狀態之非揮發性記憶單元，並且實際上等於電源供應電壓之電壓被施加至處於寫入狀態之非揮發性記憶單元。換言之，能夠改善保存特性而同時使面積的增加最小化。
除此之外，在拭除狀態中，輸出電壓VOUT實際上等於電源供應電壓VSS，且在寫入狀態中，輸出電壓VOUT實際上等於電源供應電壓VDD。基於此原因，不需要和在一般記憶電路中所使用之參考記憶單元做比較，因此，變成不需要感測放大器和參考記憶單元，其致使能夠對應地使面積減小。
接著，敘述周邊電路。依據本發明之記憶電路具有即使當讀取模式繼續時資料也不被重寫的特性，因而對調整類比值而言係特別適合的。參照圖3，在此說明本發明被應用至藉由分除電阻器來分割類比值之電壓VA的電路之情況。
調整電晶體5係與將電壓VA分割之分除電阻器6並聯連接。在調整電晶體5為p型電晶體的情況中，當輸出電壓VOUT低時，由p型電晶體所構成的調整電晶體5被接通，藉此，使分除電阻器6短路，而當輸出電壓VOUT高時，由p型電晶體所構成的調整電晶體5被關閉，藉此，使分除電阻器6作用。
在此，相較於分除電阻器6的接通電阻(on-resistance)，接通狀態(on-state)中之調整電晶體5的接通電阻需要為和可忽略般一樣地小。甚至在調整電晶體5被關閉的情況中，產生介於其源極與汲極之間的漏電流或接面漏電流，並且由於該等漏電流所造成之關閉電阻(off-resistance)相較於分除電阻器6的關閉電阻需要為非常地大，滿足上述兩項條件之調整電晶體能夠很容易地藉由調整通道寬度、通道長度和臨界電壓來予以設定。
在此，輸出電壓VOUT被直接輸入至調整電晶體5，但是可以設有諸如反相器之電路介於其間，用以使資料反向或調整資料。
接著，說明寫入操作。寫入選擇電晶體3的輸入電壓VSE為用來選擇寫入操作之輸入，寫入係實施於當寫入選擇電晶體3被接通且電壓VPP係等於或大於寫入所需的電壓之時。
通常，寫入於非揮發性記憶單元中需要高的電壓。寫入需要比電源供應電壓VDD之最大操作電壓VDDmax更高的電壓，且裝置被組構成即使當施加有供寫入之高電壓時也可耐受，藉此，相較於依據最大操作電壓VDDmax來組構該裝置的情況，需要增加耐受電壓。因此，使裝置的特性劣化，因而其尺寸增大。由此，如圖3所例舉的，VPP線路被設置而與用於電源供應電壓VDD之線路分開，寫入所需之電壓僅被施加於VPP線路，且等於或小於最大操作電壓VDDmax的電壓被施加於VDD線路。有此結構，寫入能夠藉由由具有依據電源供應電壓VDD之耐受電壓的裝置所組成之半導體積體電路裝置上的電壓VPP來予以實施。
在圖3中，電壓VPP被施加於調整電晶體5的閘極絕緣膜。另一方面，如圖5所例舉的，可以使用二極體7和電阻器8，藉以將電壓VPP箝制至電源供應電壓VDD。在調整電晶體5為p型且基板電位等於電源供應電壓VDD的情況中，被施加於絕緣膜的電壓具有藉由從電壓VPP減去電源供應電壓VDD所取得之值。因此，不需要如上所述之箝位電路。
電壓VPP也被施加於供恆定電流用之p型電晶體4的汲極。然而，汲極與基板的PN接面係在順向方向上，因而當p型電晶體的基板被直接連接至電源供應電壓VDD時，順向電流從VPP線路流至VDD線路。可藉由將電阻器夾置於VPP線路流與VDD線路之間，或者使p型電晶體4的基板與電源供應電壓VDD分開以提供開關於其間，以避免順向電流的流動。
電壓VPP被施加於寫入選擇電晶體3的汲極，因而寫入選擇電晶體3需要具有等於電壓VPP之耐受電壓。通常，p型電晶體的汲極耐受電壓大於n型電晶體的汲極耐受電壓。因此，可以增加電晶體的通道長度而使得由於電壓VPP，所以穿透(punch-through)不會發生。關於通道長度，在遮罩製程中，可以增加通道的長度，且因此，不需要依據電壓VPP而改變製造步驟。
如上所述，有可能針對僅在該製造步驟中的寫入而將比電源供應電壓VDD還大的電壓VPP施加於電源供應線路，其係依據在讀取模式和保存模式中所使用之電源供應線路的電壓來施加。換言之，可以獲得到能夠施加足以供寫入所需之電壓的非揮發性半導體記憶電路，而不需犧牲電晶體特性。在本文中，已經說明用於寫入之電源供應線路，但是，在拭除操作中也可使用電源供應線路。
(第二實施例)
參照圖6來提出說明，圖6為例舉二位元非揮發性記憶體電路2和電壓VA之電阻性分除的電路圖。在多個位元的情況中，僅對非揮發性記憶單元2實施寫入，而在非揮發性記憶單元2中，寫入選擇電晶體3被接通。用於選擇之電晶體並未出現於讀取中，且非揮發性記憶體電路2的輸出電壓VOUT分別被輸入至由p型電晶體所構成之調整電晶體，藉以恆定地輸出所儲存之資料。調整電晶體可由n型電晶體來予以形成，而以類似的方式作用。
已經提出兩個位元之情況的說明，其用來以最簡單的方式說明多個位元之情況。以類似於此實施例的方式，可以使位元的數目增加至任何數目。
(第三實施例)
參照圖7來提出說明。在圖7中，控制閘極電壓VCG經由用於控制閘極電壓VCG之選擇電晶體9而被連接至VPP線路。經由此連接，控制閘極電壓VCG能夠被提高至寫入時的電壓VPP。電子被注射入浮置閘極中，電子具有負電荷，因而，能夠藉由提高浮置閘極的電位以增加通道熱電子的注射效率。然而，汲極附近的電場變弱，因而，電子-電洞對的產生量減少。因此，通常可以被說成是當控制閘極電壓VCG被提高至電壓VPP時，整體的注射效率係優異的。然而，在整體的注射效率增加於當控制閘極電壓VCG被提高至電壓VPP時的情況中，控制閘極電壓VCG經由開關而被連接至VPP線路，藉以進一步使臨界電壓偏移。
(第四實施例)
參照圖8來提出說明。在圖8中，非揮發性記憶單元2係配置於電源供應電壓VDD側，定電流電路1係配置於電源供應電壓VSS側，且非揮發性記憶單元2和定電流電路1被串聯連接。在n型電晶體被使用於非揮發性記憶單元2的情況中，非揮發性記憶單元2的基板被連接至輸出電壓VOUT，使得不施加背閘極電壓。因此，能夠獲得到類似於上述實施例之功能的功能。
(第五實施例)
參照圖9來提出說明。輸出電壓VOUT被輸入至鎖存電路，且鎖存電路的輸出被輸入至調整電晶體5。有此結構，記憶資訊能夠被儲存於鎖存電路中。因此，當電力被開啟時，致使恆定電流流經定電流電路，以將儲存在非揮發性記憶單元2中之資訊讀至鎖存電路，且之後，可以關掉流經非揮發性記憶單元2和定電流電路1的電流。藉由關掉電流，可以降低電流耗損。因此，依據此實施例之結構係適於其中低電流耗損比其他更優先之半導體積體電路裝置。
(第六實施例)
在上述實施例中，已說明n型MOS電晶體結構之非揮發性記憶單元，其中，浮置閘極被使用於非揮發性記憶單元。然而，本發明並不限於此。在使用浮置閘極的p型MOS電晶體結構中，以其中電洞在寫入狀態時被儲存於浮置閘極中的模式，也能夠取得類似於上述實施例之功能的功能。
在使用不包含浮置閘極但是包含電荷陷阱型電晶體之非揮發性記憶單元的情況中，也能夠取得類似的功能，而電荷陷阱型電晶體致使絕緣膜的陷阱場所補捉電荷。做為電荷陷阱型電晶體之非揮發性記憶單元，其中，電荷被補捉入絕緣膜中，一般知道氧化物-氮化物-氧化物(ONO)被使用於絕緣膜的非揮發性記憶單元。在電荷陷阱型電晶體中，臨界電壓依據被補捉入絕緣膜中之電荷的補捉量而改變之事實被使用來儲存資料。因此，即使使用電荷陷阱型電晶體之非揮發性記憶單元，也能夠取得類似於上述實施例之功能的功能。
祇要被使用之非揮發性半導體記憶電路為一非揮發性半導體記憶電路，而在此非揮發性半導體記憶電路中，定電流電路和非揮發性記憶單元被串聯連接，且其間之連接點被設置為輸出，即使另一裝置被設置在電源供應電壓VDD與電源供應電壓VSS之間，也能夠取得本發明之功能。
1．．．定電流電路
2．．．非揮發性記憶單元
3．．．寫入選擇電晶體
4．．．p型電晶體
5．．．調整電晶體
6．．．分除電阻器
7．．．二極體
8．．．電阻器
9．．．選擇電晶體
在附圖中：
圖1例舉依據較佳實施例之用以實施本發明的一位元記憶體電路；
圖2係例舉介於定電流電路和非揮發性記憶單元之電壓與電流間之關係的圖表；
圖3係一位元記憶體電路之電路圖形，其包含由p-型電晶體所構成之定電流電路和依據本發明之第一實施例的調整電路；
圖4係例舉介於由p-型電晶體和非揮發性記憶單元所構成之定電流電路之電壓與電流間之關係的圖表；
圖5例舉將調整電晶體之輸入電壓箝制(clamp)至電源供應電壓VDD的電路；
圖6例舉二位元記憶體電路和調整電路；
圖7例舉一位元記憶體電路，其中，控制閘極電壓VCG能夠被連接至VPP線路；
圖8例舉一電路，其中，定電流電路和非揮發性記憶單元係以和圖1相反之方式來予以配置；以及
圖9例舉包含鎖存器電路之一位元記憶體電路和調整電路。
1．．．定電流電路
2．．．非揮發性記憶單元
3．．．寫入選擇電晶體

Claims (5)

  1. 一種非揮發性半導體記憶電路，包括：非揮發性記憶單元，採用拭除狀態與寫入狀態的其中之一藉以儲存資料，在該拭除狀態中，臨界電壓為低，而在該寫入狀態中，臨界電壓為高；定電流電路，係與該非揮發性記憶單元串聯連接；及在該非揮發性記憶單元與該定電流電路之間的連接點，被設定為輸出；其中，在讀取模式和電壓被施加至該非揮發性記憶單元的保存模式中，滿足下面的關係：IWRITE ＜ICONST ＜IERASE ，其中，以IERASE 表示在該拭除狀態中流經該非揮發性記憶單元之飽和電流，以IWRITE 表示在該寫入狀態中流經該非揮發性記憶單元之飽和電流，且以ICONST 表示自該定電流電路所提供之恆定電流。
  2. 如申請專利範圍第1項之非揮發性半導體記憶電路，其中，在該讀取模式與該保存模式的其中之一中：在該非揮發性記憶單元係處於該拭除狀態的情況中，使施加於該非揮發性記憶單元之源極與汲極間的電壓為接近於0V，藉以防止寫入於係處於該拭除狀態之該非揮發性記憶單元中；及在該非揮發性記憶單元係處於該寫入狀態的情況中，使施加於該非揮發性記憶單元之源極與汲極間的電壓為接近於比另一電源供應電壓更高之電源供應電壓，藉以能夠藉由熱電子而寫入於係處於該寫入狀態之該非揮發性記憶單元中。
  3. 如申請專利範圍第1項之非揮發性半導體記憶電路，另包括：電源供應線路，係使用於該讀取模式和該保存模式中；另一電源供應線路，係與該電源供應線路分開設置，並且被使用於該非揮發性記憶單元之資料重寫中；以及電晶體，係設置在該輸出與被使用於該非揮發性記憶單元之該資料重寫中的該另一電源供應線路之間；其中，該電晶體在該非揮發性記憶單元之該資料重寫的時候被帶入導通狀態中。
  4. 如申請專利範圍第1項之非揮發性半導體記憶電路，其中，該恆定電流恆定地流經由串聯連接之該定電流電路和該非揮發性記憶單元所構成的電路，而同時電源供應電壓被施加至該電路。
  5. 如申請專利範圍第1項之非揮發性半導體記憶電路，其中，該定電流電路包括係處於飽和之操作狀態中的MOS電晶體。
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