JP4359166B2 - 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法 - Google Patents

Description

この発明は、不揮発性半導体メモリ装置に関し、特に、ゲート電極と半導体表面との間にＯＮＯ（酸化膜−窒化膜−酸化膜）積層膜を有するいわゆるＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造を備えた不揮発性半導体メモリ装置の構成、並びにデータの読み出し方法および消去方法に関する。

従来、選択トランジスタにＭＯＮＯＳ構造を有する複数のメモリトランジスタを接続したメモリブロックを、マトリックス状に複数、配置することによって、メモリアレイを構成した不揮発性半導体メモリ装置が公知である。このような構成の不揮発性半導体メモリ装置において、メモリトランジスタの書き込みまたは消去時に、選択されたメモリトランジスタのＭＯＮＯＳ構造内の窒化膜に、バンド間トンネリングに起因して発生したホールをソース線側とビット線側の双方の不純物領域から注入するようにしたものが公知である（たとえば、特許文献１参照。）。

この特許文献１に開示された不揮発性半導体メモリ装置では、当該文献の図９から明らかなように、データが書き込まれた状態およびデータが消去された状態のいずれにおいても、メモリトランジスタの閾値電圧は正の電圧である。そのため、選択されたメモリトランジスタ（以下、選択メモリトランジスタとする）のゲート電極に、両閾値電圧の間の正の電圧（特許文献１では、２．５Ｖ）を印加したときにドレイン電流が流れるか否かによって、データの有無を判別することができる。つまり、選択メモリトランジスタにデータが書き込まれていれば、ゲート電極に印加された電圧よりも閾値電圧が高くなるので、ドレイン電流は流れない。選択メモリトランジスタにデータが書き込まれていない場合、あるいはデータが消去されている場合には、ゲート電極に印加された電圧が閾値電圧よりも高くなるので、ドレイン電流が流れる。

特開２００３−２０４０００号公報（図１〜図４、図９）

しかしながら、上記特許文献１に記載された不揮発性半導体メモリ装置では、選択メモリトランジスタのゲート電極に、バイアス電圧を印加してデータを読み出すため、低消電化を図る際の妨げになるという問題点がある。また、たとえば１Ｖ以下の低電圧でメモリ装置を駆動することができないという問題点がある。また、ゲート電極がＰウェルに対してプラスバイアスとなり、Ｐウェルからの電子注入モードとなるため、データ読み出し時にゲートディスターブが起こるという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、データ読み出し時の消費電力を低減することができる不揮発性半導体メモリ装置、または１Ｖ以下の低電圧で駆動することができる不揮発性半導体メモリ装置、さらには、データ読み出し時のゲートディスターブを低減することができる不揮発性半導体メモリ装置を提供することを目的とする。また、そのような不揮発性半導体メモリ装置からデータを読み出す方法や、データを消去する方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる不揮発性半導体メモリ装置は、第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルと、選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのトランジスタのドレイン電極を０Ｖにプリチャージし、ソース電極に負の電位を印加し、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加するバイアス供給手段と、を備えることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、選択されたメモリセルからデータを読み出す際に、選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加することを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、選択されたメモリセルからデータを読み出す際に、前記バイアス供給手段は、当該選択メモリセルのトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、また、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する非選択メモリセルのトランジスタのソースは、オープンとされることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記トランジスタのトップ膜の厚さは、データが消去された状態での閾値電圧が−０．２Ｖ〜−０．５Ｖとなるような厚さであることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記トランジスタは、データの書き込みがおこなわれていないときの初期閾値電圧が−０．０５Ｖ以下であるヒステリシス特性を有することを特徴とする。

この発明によれば、メモリセルが一つのトランジスタで構成されている１トランジスタ型のメモリセルにおいて、データの読み出し時に選択メモリセルのトランジスタのゲート電極が第１導電型半導体層と同じ電位になるので、ゼロバイアスでデータの読み出しがおこなわれる。したがって、データ読み出し時の消費電力の低減を図ることができる。また、データが消去された状態での閾値電圧が−０．２Ｖ〜−０．５Ｖであれば、１Ｖ以下の低電圧での駆動が可能であるので、より一層、低消電化を図ることができる。また、データの読み出し時に、非選択メモリセルのトランジスタのゲート電極が第１導電型半導体層に対してマイナスバイアスとなることによって、ゲートディスターブの問題が解消される。さらに、トップ膜の厚さの制御により、消去ベリファイをおこなわなくても、データが消去された状態での閾値電圧がほぼ一定となるので、消去ベリファイ回路が不要となる。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、前記トランジスタに書き込まれているデータを消去する際に、トランジスタのゲート電極に負の高電位を印加し、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、前記トランジスタに書き込まれているデータを消去する際に、トランジスタのドレイン電位およびソース電位をゼロボルトにすることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのトランジスタのゲート電位をゼロボルトとし、同トランジスタのドレイン電位およびソース電位、並びに前記第１導電型半導体層の電位を前記負の中間電位とすることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのドレインおよびソースを、オープンにすることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、逆バイアス電圧の印加により一定電圧の前記負の高電位を発生するツェナーダイオード、該ツェナーダイオードで発生した電圧を抵抗分割して前記負の中間電位を生成する抵抗、および前記ツェナーダイオードに逆バイアス電圧を供給する電圧発生回路を備えていることを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記電圧発生回路は、昇圧クロックの入力に基づいて前記ツェナーダイオードの逆バイアス電圧を発生させるチャージポンプ回路であることを特徴とする。この発明によれば、バイアス供給手段を簡素な回路で構成することができる。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記負の中間電位は、前記負の高電位の４０％以上６０％以下、好ましくは４５％以上５１％以下、より好ましくは５０％であることを特徴とする。

また、この発明にかかる不揮発性半導体メモリ装置は、第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルと、選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのメモリトランジスタのドレイン電極を０Ｖにプリチャージし、ソース電極に負の電位を印加し、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加するバイアス供給手段と、を備えることを特徴とする。

この発明によれば、メモリセルがメモリトランジスタと選択トランジスタの二つのトランジスタで構成されている２トランジスタ型のメモリセルにおいて、データの読み出し時に選択メモリセルのメモリトランジスタのゲート電極が第１導電型半導体層と同じ電位になるので、ゼロバイアスでデータの読み出しがおこなわれる。したがって、データ読み出し時の消費電力の低減を図ることができる。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、前記メモリトランジスタに書き込まれているデータを消去する際に、メモリトランジスタのゲート電極に負の高電位を印加し、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする。

この発明にかかる不揮発性半導体メモリ装置は、上記の発明において、前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのメモリトランジスタのゲート電位をゼロボルトとし、同メモリトランジスタのドレイン電位およびソース電位、並びに前記第１導電型半導体層の電位を前記負の中間電位とすることを特徴とする。

また、この発明にかかる不揮発性半導体メモリ装置のデータ読み出し方法は、第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、選択されたメモリセルのトランジスタのドレイン電極を０Ｖにプリチャージし、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加し、当該選択メモリセルのトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、当該選択メモリセルのトランジスタのゲート電極から独立したゲート電極を有する選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加し、当該選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのソースを、オープンにすることを特徴とする。

この発明によれば、メモリセルが一つのトランジスタで構成されている１トランジスタ型のメモリセルからデータを読み出す際に、選択メモリセルのトランジスタのゲート電極を第１導電型半導体層に対してゼロバイアスとした状態でデータを読み出すことができるので、データ読み出し時の消費電力の低減を図ることができる。その際、選択されていないメモリセルのトランジスタのゲート電極が第１導電型半導体層に対してマイナスバイアスとなることによって、ゲートディスターブの問題が解消される。

また、この発明にかかる不揮発性半導体メモリ装置のデータ消去方法は、上記の発明において、前記不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、複数のメモリセルよりなる消去対象のメモリブロックに含まれるトランジスタのゲート電極に負の高電位を印加し、当該トランジスタのドレイン電位およびソース電位をゼロボルトにし、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする。

この発明によれば、メモリセルが一つのトランジスタで構成されている１トランジスタ型のメモリセルに書き込まれたデータを消去する際に、ゲート電極に負の高電位を印加し、ドレイン電位およびソース電位をゼロボルトにし、第１導電型半導体層に負の中間電位を印加するだけで、データを消去することができる。

また、この発明にかかる不揮発性半導体メモリ装置のデータ読み出し方法は、第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、選択されたメモリセルの選択トランジスタのドレイン電極を０Ｖにプリチャージし、当該選択メモリセルのメモリトランジスタのゲート電極に、前記第１導電型半導体層と同じ負の電位を印加し、当該メモリトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、当該メモリトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのメモリトランジスタのソース電位を、ゼロボルトにすることを特徴とする。

この発明によれば、メモリセルがメモリトランジスタと選択トランジスタの二つのトランジスタで構成されている２トランジスタ型のメモリセルからデータを読み出す際に、選択メモリセルのメモリトランジスタのゲート電極を第１導電型半導体層に対してゼロバイアスとした状態でデータを読み出すことができるので、データ読み出し時の消費電力の低減を図ることができる。

また、この発明にかかる不揮発性半導体メモリ装置のデータ消去方法は、上記の発明において、前記不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、複数のメモリセルよりなる消去対象のメモリブロックに含まれる選択トランジスタをオン状態にし、当該メモリブロックに含まれるメモリトランジスタのゲート電極に負の高電位を印加し、当該メモリトランジスタのソース電位およびドレイン電位をゼロボルトにし、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする。

この発明によれば、メモリセルがメモリトランジスタと選択トランジスタの二つのトランジスタで構成されている２トランジスタ型のメモリセルに書き込まれたデータを消去する際に、メモリトランジスタのゲート電極に負の高電位を印加し、メモリトランジスタのドレイン電位およびソース電位をゼロボルトにし、第１導電型半導体層に負の中間電位を印加するだけで、データを消去することができる。

本発明によれば、ゼロバイアスでデータを読み出すことができるので、データ読み出し時の消費電力を低減することができるという効果を奏する。また、１Ｖ以下の低電圧で駆動することができるので、消費電力を低減することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる不揮発性半導体メモリ装置の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、本発明の実施の形態１にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図である。図１に示すように、実施の形態１では、各メモリセルは、一つのトランジスタで構成されており、メモリセルアレイは、ＮＯＲ型のメモリ構成となっている。そして、特に限定しないが、たとえば、第１のソース配線Ｓ１に、第１のトランジスタＱ１１、第２のトランジスタＱ１２、第３のトランジスタＱ１３および第４のトランジスタＱ１４のそれぞれのソース端子が接続されている。また、第１のドレイン配線Ｄ１に第１のトランジスタＱ１１、第２のトランジスタＱ１２、第３のトランジスタＱ１３および第４のトランジスタＱ１４のそれぞれのドレイン端子が接続されている。

同様に、たとえば、第５のトランジスタＱ２１、第６のトランジスタＱ２２、第７のトランジスタＱ２３および第８のトランジスタＱ２４のそれぞれのソース端子は、第２のソース配線Ｓ２に接続されている。第５のトランジスタＱ２１、第６のトランジスタＱ２２、第７のトランジスタＱ２３および第８のトランジスタＱ２４のそれぞれのドレイン端子は、第２のドレイン配線Ｄ２に接続されている。

第１のトランジスタＱ１１および第５のトランジスタＱ２１のそれぞれのゲート端子は、第１のゲート配線ＭＧ１に接続されている。第２のトランジスタＱ１２および第６のトランジスタＱ２２のそれぞれのゲート端子は、第２のゲート配線ＭＧ２に接続されている。第３のトランジスタＱ１３および第７のトランジスタＱ２３のそれぞれのゲート端子は、第３のゲート配線ＭＧ３に接続されている。第４のトランジスタＱ１４および第８のトランジスタＱ２４のそれぞれのゲート端子は、第４のゲート配線ＭＧ４に接続されている。なお、図１において、矢印とＶ_PWは、基板（後述するＰウェル）に印加される電位を表している。

図２は、各メモリセルのトランジスタの構成を示す断面図である。ここでは、シリコン半導体を例にして説明するが、シリコン以外の半導体材料を用いてもよい。図２に示すように、第１導電型シリコン半導体層であるＰウェル（またはＰ型半導体基板）１に接してその上に、たとえばシリコン酸化膜よりなるトンネル膜２が設けられている。電荷蓄積膜３は、絶縁性の材料、たとえばシリコン窒化膜でできており、トンネル膜２に接してその上に設けられている。電荷蓄積膜３の上には、たとえばシリコン酸化膜よりなるトップ膜４が電荷蓄積膜３に接して設けられている。たとえばポリシリコン膜よりなるゲート電極５は、トップ膜４に接してその上に設けられている。トップ膜４により、ゲート電極５と電荷蓄積膜３との間で電子やホールの授受が起こるのを防いでいる。

Ｐウェル１の表面層には、トンネル膜２、電荷蓄積膜３、トップ膜４およびゲート電極５からなるゲートスタック構造をマスクとしてＮ型不純物イオンを自己整合的にイオン注入することにより形成されたＬＤＤ（ライトリ・ドープド・ドレイン）領域６が、ゲートスタック構造の直下のＰウェル１に形成されるチャネル形成領域を挟んで形成されている。ゲートスタック構造の側部には、たとえばシリコン酸化膜よりなるサイドウォール膜７が設けられている。ソース領域８およびドレイン領域９は、ゲートスタック構造およびサイドウォール膜７をマスクとしたＮ型不純物イオンの自己整合的なイオン注入により、Ｐウェル１の表面層に形成されている。

ここで、特に限定されるものではないが、各部の寸法および不純物濃度の一例を挙げる。Ｐウェル１の不純物濃度は９×１０¹⁷ｃｍ^-3程度であり、ソース領域８およびドレイン領域９の不純物濃度は３×１０²⁰ｃｍ^-3程度であり、ＬＤＤ領域６の不純物濃度は６．５×１０¹⁹ｃｍ^-3程度である。チャネル長（図２のＬ）は０．６μｍ程度であり、ＬＤＤ領域６上のゲート電極５の長さ、すなわちオーバーラップ量（図２のΔＬ）は０．２μｍ程度である。したがって、実効チャネル長は０．２μｍ程度である。このように、オーバーラップ量ΔＬが大きいので、後述するデータ消去時に、チャネル形成領域の全域でホットホールの注入が起こる。チャネル幅は６μｍ程度である。

トンネル膜２の厚さは２．５ｎｍ程度である。その理由は、後述するデータの書き込み時に、モディファイドＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネリングによって、Ｐウェル１に形成されたチャネルからトンネル膜２を介して電荷蓄積膜３に電子を注入することができるからである。また、データ保持特性、すなわち注入された電子を保持する特性に優れるからである。電荷蓄積膜３の厚さは８ｎｍ程度である。トップ膜４の厚さは２．５ｎｍ程度であり、その理由は、データ消去時の閾値電圧Ｖｔｈを−０．２〜−０．５Ｖ程度に制御するためである。

図１１は、本発明者らが、図２に示す構成のデバイスのトップ膜４の厚さを変えたときのヒステリシス特性を調べた結果を示す図である。このヒステリシス特性から明らかなように、トップ膜４の膜厚が２．５ｎｍ以下であれば、データ消去時の閾値電圧Ｖｔｈが−０．２〜−０．５Ｖ程度になることがわかる。また、データ消去時の閾値電圧Ｖｔｈがセンスレベルを超えないようにするため、図１１に示すように、ヒステリシス特性において、初期の閾値電圧Ｖｔｈが−０．０５Ｖ以下になるように、デバイスの特性を制御する。

上述したように、図２に示す構成のデバイスは、データの消去状態ではディプレーション状態で動作する。これは、データの消去状態においては、電荷蓄積膜３にホールが注入されており、それによってＰウェル１の表面にチャネルが形成されているからである。図３は、図２に示す構成のデバイスのＶ−Ｉ特性を模式的に示す図である。図３に示すように、データが消去されると、閾値電圧Ｖｔｈは負の電圧となる。データが書き込まれると、電荷蓄積膜３に電子が蓄積されるので、閾値電圧Ｖｔｈは正の電圧となる。

図４に、データの消去状態とデータの書き込み状態における閾値電圧Ｖｔｈのばらつきを模式的に示す。図４に示すように、データ消去状態における閾値電圧Ｖｔｈのばらつきの範囲が負の電圧の範囲内にあり、かつデータ書き込み状態における閾値電圧Ｖｔｈのばらつきの範囲が正の電圧の範囲内にあるように、デバイスの特性を制御する。そうすることによって、選択されたメモリセル（以下、選択メモリセルとする）からデータを読み出す際には、選択メモリセルのトランジスタのゲート電極５とＰウェル１との電位差（電圧）を０Ｖ（ゼロボルト）にすればよい。そのときに、ドレイン電流が流れればデータが消去された状態であり、流れなければデータが書き込まれた状態であることがわかる。

一方、データの読み出し時に、選択されていないメモリセル（以下、非選択メモリセルとする）では、Ｐウェル１に対するゲート電極５の電位差（電圧）を、データ消去時の閾値電圧Ｖｔｈのばらつきの範囲よりも低くなるようにする。たとえば、Ｐウェル１に対するゲート電極５の電圧を−１Ｖ程度にすれば、非選択メモリセルのトランジスタがカットオフ状態となる。したがって、非選択メモリセルのトランジスタでは、ドレイン電流は流れない。また、その際に、非選択メモリセルのトランジスタのゲート電極５がＰウェル１に対してマイナスバイアスとなり、ホール注入モードとなる。これは、従来のＰウェルからの電子注入モードとは異なり、ゲートディスターブの問題に対して有利な状態であるので、ゲートディスターブの問題が起こるのを回避することができる。

つぎに、図１に示す構成のメモリセルアレイに対するデータの読み出し動作について、図５および図６を用いて説明する。図５は、図１に読み出し動作時の電位を記入した図であり、図６は、図５の要部を読み出し回路部分も含めて示す概略図である。読み出し対象である選択メモリセルを、図５および図６において丸印で囲んだ第２のトランジスタＱ１２とする。また、第１〜第８のトランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４のデータ消去状態の閾値電圧を、特に限定しないが、たとえば−０．３Ｖ程度とする。

図示しないバイアス供給回路により、Ｐウェル１、第２のゲート配線ＭＧ２および第１のソース配線Ｓ１の電位を−０．５Ｖとする。第１のゲート配線ＭＧ１、第３のゲート配線ＭＧ３および第４のゲート配線ＭＧ４の電位を−１Ｖとする。そして、第２のソース配線Ｓ２および第２のドレイン配線Ｄ２をオープンにする。このような電位関係とすることによって、第２のトランジスタＱ１２のゲート電圧は０Ｖとなる。なお、特に断らない限り、ゲート電圧とは、Ｐウェル１に対するゲート電極５の電位差のことである。

上述したように、第２のトランジスタＱ１２にデータが書き込まれていれば、閾値電圧は正の電圧であるので、第１のドレイン配線Ｄ１にドレイン電流は流れない。第１のドレイン配線Ｄ１の電位は、あらかじめＰＭＯＳトランジスタＱ３により０Ｖにプリチャージされている。したがって、図６に示す読み出し回路のインバータ１１からは、相対的に電位レベルが低いロー（Ｌ）が出力される。一方、第２のトランジスタＱ１２にデータが書き込まれていなければ、閾値電圧は負の電圧であるので、第１のドレイン配線Ｄ１にドレイン電流が流れる。それによって、第１のドレイン配線Ｄ１の電位が下がるので、インバータ１１からは、相対的に電位レベルが高いハイ（Ｈ）が出力される。

その際、第２のトランジスタＱ１２とともに第１のソース配線Ｓ１に接続された非選択メモリセルのトランジスタ、すなわち第１のトランジスタＱ１１、第３のトランジスタＱ１３および第４のトランジスタＱ１４のゲート電圧は−０．５Ｖである。このゲート電圧の値は、データ消去状態の閾値電圧よりも低いので、これら第１、第３および第４のトランジスタＱ１１，Ｑ１３，Ｑ１４はカットオフ状態となり、ドレイン電流が流れない。したがって、第２のトランジスタＱ１２からのデータの読み出しに対して、何ら影響を及ぼさない。

また、第２のドレイン配線Ｄ２がオープンであるため、第２のトランジスタＱ１２とともに第２のゲート配線ＭＧ２に接続された非選択メモリセルである第６のトランジスタＱ２２、並びに、第６のトランジスタＱ２２とともに第２のソース配線Ｓ２に接続された非選択メモリセルである第５のトランジスタＱ２１、第７のトランジスタＱ２３および第８のトランジスタＱ２４からは、データが出力されない。このような動作により、選択メモリセルの第２のトランジスタＱ１２からのみ、データが出力される。

つぎに、図１に示す構成のメモリセルアレイに対するデータの消去動作について、図７を用いて説明する。図７は、図１に消去動作時の電位を記入した図である。図示しないバイアス供給回路により、第１〜第４のゲート配線ＭＧ１〜ＭＧ４の電位を、−１３〜−２０Ｖ、たとえば−１６Ｖとする。Ｐウェル１の電位を、第１〜第４のゲート配線ＭＧ１〜ＭＧ４の電位の４０〜６０％程度、好ましくは４５〜５１％、より好ましくは５０％、すなわち−８Ｖとする。第１および第２のソース配線Ｓ１，Ｓ２、並びに、第１および第２のドレイン配線Ｄ１，Ｄ２の電位を０Ｖとする。

このような電位関係とすることによって、Ｐウェル１とソース領域８との界面、およびＰウェル１とドレイン領域９との界面で発生したホットホールが、チャネルの全域に注入される。そして、チャネルの全域からトンネル膜２を介して電荷蓄積膜３にホールが注入される。このような動作により、消去対象のメモリブロックに含まれるメモリセルが消去状態となる。

つぎに、図１に示す構成のメモリセルアレイに対するデータの書き込み動作について、図８を用いて説明する。図８は、図１に書き込み動作時の電位を記入した図である。書き込み対象である選択メモリセルを、図８において丸印で囲んだ第２のトランジスタＱ１２とする。

図示しないバイアス供給回路により、Ｐウェル１、第１のソース配線Ｓ１および第１のドレイン配線Ｄ１の電位を−８Ｖとする。第２のゲート配線ＭＧ２の電位を０Ｖとする。そして、第１のゲート配線ＭＧ１、第３のゲート配線ＭＧ３、第４のゲート配線ＭＧ４、第２のソース配線Ｓ２および第２のドレイン配線Ｄ２をオープンにする。このような電位関係とすることによって、第２のトランジスタＱ１２では、モディファイドＦＮトンネリングによりチャネルからトンネル膜２を介して電荷蓄積膜３に電子が注入される。このような動作により、書き込み対象のメモリセルは書き込み状態となる。

その際、第１のゲート配線ＭＧ１、第３のゲート配線ＭＧ３および第４のゲート配線ＭＧ４がオープンであるため、第２のトランジスタＱ１２とともに第１のソース配線Ｓ１に接続された非選択メモリセルの第１のトランジスタＱ１１、第３のトランジスタＱ１３および第４のトランジスタＱ１４では、書き込みが起こらない。また、第２のドレイン配線Ｄ２および第２のソース配線Ｓ２がオープンであるため、第２のトランジスタＱ１２とともに第２のゲート配線ＭＧ２に接続された非選択メモリセルである第６のトランジスタＱ２２、並びに、第６のトランジスタＱ２２とともに第２のソース配線Ｓ２に接続された非選択メモリセルである第５のトランジスタＱ２１、第７のトランジスタＱ２３および第８のトランジスタＱ２４でも、書き込みが起こらない。このような動作により、選択メモリセルの第２のトランジスタＱ１２にのみ、データが書き込まれる。

ここで、消去動作時の第１〜第４のゲート配線ＭＧ１〜ＭＧ４の電位およびＰウェル１の電位を上述した範囲に設定した理由について説明する。消去時のホットホールの注入は、Ｐウェル１とドレイン領域９との界面のｐｎ接合が逆バイアスによりブレークダウンして、Ｐウェル１に電流が流れる際に生じる。そこで、本発明者らは、図２に示す構成のデバイスにおいて、ドレイン電位およびソース電位を０Ｖとし、ゲート電極５に−８Ｖを印加した状態で、Ｐウェル１に印加する電位（基板電位Ｖｂ）を変化させたときにＰウェル１に流れる電流（基板電流Ｉｂ）を測定した。

図１２は、その測定結果を示す図である。図１２から明らかなように、基板電位Ｖｂが０Ｖから−７Ｖをわずかに超える程度まででは、基板電流Ｉｂは１０^-12〜１０^-9Ａ程度である。そして、基板電位Ｖｂが−７．５Ｖ程度になると、ｐｎ接合のブレークダウンが始まり、急激に基板電流Ｉｂが流れ始める。さらに、基板電位Ｖｂが−１０．０Ｖ程度なると、ブレーク電流によりｐｎ接合が破壊に至る。したがって、基板電位Ｖｂが−７．５〜−９．５Ｖであるときに、電荷蓄積膜３にホットホールを注入させることができるということがわかる。

また、図１１に示すヒステリシス特性より、ゲート電極５とＰウェル１との電位差、すなわちゲート電圧の最適値は−８Ｖであることがわかる。そこで、ドレイン電位およびソース電位を０Ｖとし、Ｐウェル１の電位を−７．５Ｖとし、ゲート電極５の電位を−１５．５Ｖとすれば、ゲート電極５に対するＰウェル１の印加電圧比は５１％となる。また、ドレイン電位およびソース電位を０Ｖのままで、Ｐウェル１の電位を−９．５Ｖとし、ゲート電極５の電位を−１７．５Ｖとすれば、ゲート電極５に対するＰウェル１の印加電圧比は４５％となる。したがって、Ｐウェル１に印加する電位は、ゲート電極５に印加する電位を４５〜５１％に降圧した電位であるのが最適である。

以上の説明では、トップ膜の膜厚が２．５ｎｍであり、その場合にゲート電圧の最適値である−８Ｖを例にして好適な印加電圧比を記したが、図１１より分かるとおり、最適値以外の電位差、たとえば−７Ｖや−９Ｖを用いることも可能である。また、トップ膜の膜厚が異なる場合には、その膜厚に応じてゲート電圧の最適値も異なる。

また、濃度を調整することにより、ブレークダウン電圧を変えることができるので、Ｐウェル１の電位を−５Ｖから−１２Ｖまで変化させ、それに合わせてゲート電極５の電位を−１３Ｖから−２０Ｖまで変化させることができる。この場合の、ゲート電極５に対するＰウェル１の印加電圧比は４０〜６０％程度となる。つまり、Ｐウェル１に印加する電位を、ゲート電極５に印加する電位を４０〜６０％程度に降圧した電位とすることもできる。印加電圧比は、〔（［ゲート電極５の電位］−［Ｐウェル１の電位］）／［ゲート電極５の電位］×１００〕の計算式より算出される。

つぎに、消去動作時に第１〜第４のゲート配線ＭＧ１〜ＭＧ４およびＰウェル１に印加する電位を発生させるバイアス供給回路について説明する。図９は、各メモリセルのトランジスタにバイアス供給回路を接続した様子を示す概略図であり、図１０は、そのバイアス供給回路の一例を示す回路図である。図９に示すように、バイアス供給回路２１は、各メモリセルのトランジスタＱｍｎ（ただし、ｍ＝１，２，…、ｎ＝１，２，…）のゲート電極５に負の高電位（−Ｖｐｐとする）を印加し、その負の高電位−Ｖｐｐを４０〜６０％程度に降圧した負の中間電位（−Ｖｐｐ／２とする）をＰウェル１に印加する。

図１０に示すように、バイアス供給回路２１は、たとえば、逆バイアス電圧の印加により負の高電位−Ｖｐｐを発生するツェナーダイオード２２と、ツェナーダイオード２２で発生した電圧を抵抗分割して負の中間電位−Ｖｐｐ／２を生成する抵抗２３，２４と、ツェナーダイオード２２に逆バイアス電圧を供給する電圧発生回路であるチャージポンプ回路２５とを備えている。チャージポンプ回路２５は、昇圧クロックの入力に基づいてチャージフェーズとトランスファーフェーズの動作を交互におこなう複数のコンデンサ２６ａ〜２６ｊおよび複数のトランジスタよりなるスイッチ２７ａ〜２７ｊと、複数のインバータ２８ａ〜２８ｄを有する。

上述した実施の形態１において、データを書き込む際に、選択メモリセルのトランジスタが接続されたソース配線およびドレイン配線と、Ｐウェル１に印加する−８Ｖの電位を、バイアス供給回路２１から供給するようにしてもよい。また、データを読み出す際に、選択メモリセルのトランジスタが接続されたソース配線と、各ゲート配線とＰウェル１に印加する−０．５Ｖまたは−１Ｖの電位を、バイアス供給回路２１から供給するようにしてもよい。ただし、本実施の形態の不揮発性半導体メモリ装置が時計に使用される場合には、時計に内蔵されるレギュレータから−０．５Ｖまたは−１Ｖの電位を供給することもできる。

つぎに、本発明者らが、図２に示す構成のデバイスについてデータの書き換え特性を調べた結果について説明する。図１３は、その書き換え特性を示す特性図である。書き込み条件は、５ｍｓ、−７．０Ｖであり、消去条件は５ｍｓ、−１４．０Ｖ／−７．０Ｖである。図１３より、書き換えを１０００回おこなった後でも、十分な閾値電圧差が得られていることがわかる。

なお、図１では、ソース配線およびドレイン配線を２本ずつ示し、各ソース配線に４個のトランジスタが接続されているとしたが、ソース配線およびドレイン配線の数や、各ソース配線に接続されるトランジスタの数は、これに限定されるものではない。また、各部の寸法や不純物濃度、印加電位なども上記例に限定されない。また、バイアス供給回路２１は、チャージポンプ回路以外の電圧発生回路を有する構成であってもよい。

実施の形態２．
図１４は、本発明の実施の形態２にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図であり、図１５は、そのメモリセルアレイの平面図である。図１４に示すように、実施の形態２では、各メモリセルは、一つのメモリトランジスタと一つの選択トランジスタで構成されている。

そして、特に限定しないが、たとえば、第１のソース配線ＶＳ１に、第１のメモリトランジスタＱ４１および第２のメモリトランジスタＱ４２のそれぞれのソース端子が接続されている。第１のメモリトランジスタＱ４１のドレイン端子は、第１のメモリトランジスタＱ４１を選択するための第１の選択トランジスタＱ５１を介して第１のビット線ＯＵＴ１に接続されている。第２のメモリトランジスタＱ４２のドレイン端子は、第２のメモリトランジスタＱ４２を選択するための第２の選択トランジスタＱ５２を介して第１のビット線ＯＵＴ１に接続されている。

同様に、第２のソース配線ＶＳ２に、第３のメモリトランジスタＱ６１および第４のメモリトランジスタＱ６２のそれぞれのソース端子が接続されている。第３のメモリトランジスタＱ６１のドレイン端子は、第３のメモリトランジスタＱ６１を選択するための第３の選択トランジスタＱ７１を介して第２のビット線ＯＵＴ２に接続されている。第４のメモリトランジスタＱ６２のドレイン端子は、第４のメモリトランジスタＱ６２を選択するための第４の選択トランジスタＱ７２を介して第２のビット線ＯＵＴ２に接続されている。

第１のメモリトランジスタＱ４１および第３のメモリトランジスタＱ６１のそれぞれのゲート端子は、第１のメモリゲート配線ＭＧ１に接続されている。第２のメモリトランジスタＱ４２および第４のメモリトランジスタＱ６２のそれぞれのゲート端子は、第２のメモリゲート配線ＭＧ２に接続されている。第１の選択トランジスタＱ５１および第３の選択トランジスタＱ７１のそれぞれのゲート端子は、第１の選択ゲート配線ＳＧ１に接続されている。第２の選択トランジスタＱ５２および第４の選択トランジスタＱ７２のそれぞれのゲート端子は、第２の選択ゲート配線ＳＧ２に接続されている。

なお、図１４において、矢印とＶ_PWは、基板（後述するＰウェル）に印加される電位を表している。また、図１５において、符号３１はコンタクトホールであり、符号３２はトランジスタ形成領域である。

図１６は、各メモリセルのトランジスタの構成を示す断面図である。ここでは、シリコン半導体を例にして説明するが、シリコン以外の半導体材料を用いてもよい。図１６に示すように、Ｐウェル１に、図２に示す実施の形態１と同様の構成のメモリトランジスタと、通常のＮＭＯＳトランジスタよりなる選択トランジスタが形成されている。メモリトランジスタについては、実施の形態１と同じ符号を付して、説明を省略する。なお、図１６では、ＬＤＤ領域が省略されている。

選択トランジスタは、Ｐウェル１に接してその上に、たとえばシリコン酸化膜よりなるゲート酸化膜３２を介して、たとえばポリシリコン膜よりなるゲート電極３５が設けられた構成となっている。Ｐウェル１の表面層には、ゲート酸化膜３２およびゲート電極３５からなるゲートスタック構造を挟んで、ソース領域とドレイン領域３９が設けられている。選択トランジスタのソース領域は、メモリトランジスタのドレイン領域９と共通である。特に限定されるものではないが、メモリトランジスタの各部の寸法および不純物濃度は、実施の形態１と同じである。

つぎに、図１４に示す構成のメモリセルアレイに対するデータの読み出し動作について、図１７を用いて説明する。図１７は、図１４に読み出し動作時の電位を記入した図である。読み出し対象である選択メモリセルを、図１７において丸印で囲んだ第２のメモリトランジスタＱ４２とする。また、第１〜第４のメモリトランジスタＱ４１，Ｑ４２，Ｑ６１，Ｑ６２のデータ消去状態の閾値電圧を、特に限定しないが、たとえば−０．２〜−０．５Ｖとする。

図示しないバイアス供給回路により、第１のソース配線ＶＳ１、第１のメモリゲート配線ＭＧ１、第１の選択ゲート配線ＳＧ１、第２のメモリゲート配線ＭＧ２およびＰウェル１の電位を−１Ｖとする。第２の選択ゲート配線ＳＧ２および第２のソース配線ＶＳ２の電位を０Ｖとする。そして、第２のビット線ＯＵＴ２をオープンにする。このような電位関係とすることによって、第２のメモリトランジスタＱ４２のゲート電圧は０Ｖとなる。また、第２の選択トランジスタＱ５２がオン状態となる。

第２のメモリトランジスタＱ４２にデータが書き込まれていれば、閾値電圧は正の電圧であるので、第１のビット線ＯＵＴ１にドレイン電流は流れない。したがって、第１のビット線ＯＵＴ１の電位は、あらかじめプリチャージされた０Ｖのままである。第１のビット線ＯＵＴ１に接続された図示しない読み出し回路が、図６に示す読み出し回路と同じ構成の場合には、その読み出し回路のインバータ（図６のインバータ１１）を介して相対的に電位レベルが低いロー（Ｌ）が出力される。一方、第２のメモリトランジスタＱ４２にデータが書き込まれていなければ、閾値電圧は負の電圧であるので、第１のビット線ＯＵＴ１にドレイン電流が流れる。それによって、第１のビット線ＯＵＴ１の電位が下がるので、図示しない読み出し回路のインバータを介して相対的に電位レベルが高いハイ（Ｈ）が出力される。

その際、第２のメモリトランジスタＱ４２とともに第１のソース配線ＶＳ１に接続された非選択メモリセルについては、その非選択メモリセルの第１の選択トランジスタＱ５１がオフ状態であるので、この第１の選択トランジスタＱ５１に接続された第１のメモリトランジスタＱ４１は、第１のビット線ＯＵＴ１から切り離されている。したがって、第２のメモリトランジスタＱ４２からのデータの読み出しに対して、何ら影響を及ぼさない。

また、第２のビット線ＯＵＴ２がオープンであるため、第２のメモリトランジスタＱ４２とともに第２のメモリゲート配線ＭＧ２に接続された非選択メモリセルの第４のメモリトランジスタＱ６２、および第４のメモリトランジスタＱ６２とともに第２のソース配線ＶＳ２に接続された非選択メモリセルの第３のメモリトランジスタＱ６１からは、データが出力されない。このような動作により、選択メモリセルの第２のメモリトランジスタＱ４２からのみ、データが出力される。

つぎに、図１４に示す構成のメモリセルアレイに対するデータの消去動作について、図１８を用いて説明する。図１８は、図１４に消去動作時の電位を記入した図である。図示しないバイアス供給回路により、第１および第２のメモリゲート配線ＭＧ１，ＭＧ２の電位を、−１３〜−２０Ｖ、たとえば−１６Ｖとする。Ｐウェル１の電位を、第１および第２のメモリゲート配線ＭＧ１，ＭＧ２の電位の４０〜６０％程度、たとえば−８Ｖとする。第１および第２の選択ゲート配線ＳＧ１，ＳＧ２、第１および第２のソース配線ＶＳ１，ＶＳ２、並びに、第１および第２のビット線ＯＵＴ１，ＯＵＴ２の電位を０Ｖとする。

このような電位関係とすることによって、第１〜第４の選択トランジスタＱ５１，Ｑ５２，Ｑ７１，Ｑ７２がオン状態となり、第１〜第４のメモリトランジスタＱ４１，Ｑ４２，Ｑ６１，Ｑ６２のドレイン電位が０Ｖとなる。したがって、Ｐウェル１とソース領域８との界面、およびＰウェル１とドレイン領域９との界面で発生したホットホールが、チャネルの全域に注入される。そして、チャネルの全域からトンネル膜２を介して電荷蓄積膜３にホールが注入される。このような動作により、消去対象のメモリブロックに含まれるメモリセルが消去状態となる。

つぎに、図１４に示す構成のメモリセルアレイに対するデータの書き込み動作について、図１９を用いて説明する。図１９は、図１４に書き込み動作時の電位を記入した図である。書き込み対象である選択メモリセルを、図１９において丸印で囲んだ第２のメモリトランジスタＱ４２とする。

図示しないバイアス供給回路により、Ｐウェル１、第１のソース配線ＶＳ１、第１のメモリゲート配線ＭＧ１、第１の選択ゲート配線ＳＧ１および第１のビット線ＯＵＴ１の電位を−８Ｖとする。第２の選択ゲート配線ＳＧ２および第２のメモリゲート配線ＭＧ２の電位を０Ｖとする。そして、第２のソース配線ＶＳ２および第２のビット線ＯＵＴ２をオープンにする。このような電位関係とすることによって、第２の選択トランジスタＱ５２がオン状態となり、第２のメモリトランジスタＱ４２のドレイン電位が、Ｐウェル１と同じ−８Ｖになる。したがって、第２のメモリトランジスタＱ４２では、モディファイドＦＮトンネリングによりチャネルからトンネル膜２を介して電荷蓄積膜３に電子が注入される。このような動作により、書き込み対象のメモリセルは書き込み状態となる。

その際、第２のメモリトランジスタＱ４２とともに第１のソース配線ＶＳ１に接続された非選択メモリセルについては、その非選択メモリセルの第１の選択トランジスタＱ５１がオフ状態であるので、この第１の選択トランジスタＱ５１に接続された第１のメモリトランジスタＱ４１では、書き込みが起こらない。また、第２のソース配線ＶＳ２および第２のビット線ＯＵＴ２がオープンであるため、第２のメモリトランジスタＱ４２とともに第２のメモリゲート配線ＭＧ２に接続された非選択メモリセルの第４のメモリトランジスタＱ６２、および第４のメモリトランジスタＱ６２とともに第２のソース配線ＶＳ２に接続された非選択メモリセルの第３のメモリトランジスタＱ６１でも、書き込みが起こらない。このような動作により、選択メモリセルの第２のメモリトランジスタＱ４２にのみ、データが書き込まれる。

バイアス供給回路については、実施の形態１と同じであるので、説明を省略する。データを書き込む際に、選択メモリセルのメモリトランジスタが接続されたソース配線およびビット線と、非選択メモリセルのメモリトランジスタおよび選択トランジスタがそれぞれ接続されたメモリゲート配線および選択ゲート配線と、Ｐウェル１に印加する−８Ｖの電位を、バイアス供給回路から供給するようにしてもよいのは、実施の形態１と同様である。また、データを読み出す際に、選択メモリセルのトランジスタが接続されたソース配線と、各ゲート配線とＰウェル１に印加する−１Ｖの電位を、バイアス供給回路から供給するようにしてもよい。ただし、本実施の形態の不揮発性半導体メモリ装置が時計に使用される場合には、時計に内蔵されるレギュレータから−１Ｖの電位を供給することもできる。

なお、図１４では、ソース配線およびビット線を２本ずつ示し、各ソース配線に２個のメモリトランジスタと２個の選択トランジスタが接続されているとしたが、ソース配線およびビット線の数や、各ソース配線に接続されるメモリトランジスタおよび選択トランジスタの数は、これに限定されるものではない。印加電位は上記例に限定されない。

以上説明したように、各実施の形態によれば、読み出し対象のトランジスタのゲート電位が基板電位と同じになるゼロバイアスでデータの読み出しをおこなうので、データ読み出し時の消費電力の低減を図ることができる。また、データが消去された状態での閾値電圧が−０．２Ｖ〜−０．５Ｖであり、１Ｖ以下の低電圧での駆動が可能であるので、より一層、低消電化を図ることができる。また、実施の形態１では、データの読み出し時に、読み出し対象でないトランジスタのゲート電圧をマイナスバイアスにするので、ゲートディスターブの問題が解消される。さらに、トップ膜４の厚さを制御することにより、消去ベリファイをおこなわなくても、データが消去された状態での閾値電圧がほぼ一定となるので、消去ベリファイ回路が不要となる。また、バイアス供給回路２１を簡素な回路で構成することができる。

以上のように、本発明にかかる不揮発性半導体メモリ装置は、電池で駆動可能な低消費電力の機器内に、データ等を記憶するために設けられる記憶装置に有用であり、特に、腕時計や携帯情報端末（ＰＤＡ）や携帯電話機などに内蔵される記憶装置に適している。

実施の形態１にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図である。 実施の形態１におけるメモリセルのトランジスタの構成を示す断面図である。 図２に示すデバイスのＶ−Ｉ特性を模式的に示す特性図である。 図２に示すデバイスのデータ消去状態とデータ書き込み状態における閾値電圧Ｖｔｈのばらつきを模式的に示す特性図である。 図１に示すメモリセルアレイからデータを読み出す際の電位関係を説明する回路図である。 図５の要部を読み出し回路部分も含めて示す概略図である。 図１に示すメモリセルアレイからデータを消去する際の電位関係を説明する回路図である。 図１に示すメモリセルアレイにデータを書き込む際の電位関係を説明する回路図である。 図２に示すメモリセルのトランジスタとバイアス供給回路との接続を示す概略図である。 図９に示すバイアス供給回路の構成を示す回路図である。 図２に示すデバイスのヒステリシス特性を示す図である。 図２に示すデバイスにおいて基板電位と基板電流との関係を調べた結果を示す特性図である。 図２に示すデバイスにおいてデータの書き換え特性を調べた結果を示す特性図である。 実施の形態２にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図である。 図１４に示したメモリセルアレイを示す平面図である。 実施の形態２におけるメモリセルのトランジスタの構成を示す断面図である。 図１４に示すメモリセルアレイからデータを読み出す際の電位関係を説明する回路図である。 図１４に示すメモリセルアレイからデータを消去する際の電位関係を説明する回路図である。 図１４に示すメモリセルアレイにデータを書き込む際の電位関係を説明する回路図である。

符号の説明

Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４ トランジスタ
Ｑ４１，Ｑ４２，Ｑ６１，Ｑ６２ メモリトランジスタ
Ｑ５１，Ｑ５２，Ｑ７１，Ｑ７２ 選択トランジスタ
１ 第１導電型半導体層（Ｐウェル）
２ トンネル膜
３ 電荷蓄積膜
４ トップ膜
５ ゲート電極
６，８，９ 第２導電型半導体領域（ＬＤＤ領域、ソース領域、ドレイン領域）
２１ バイアス供給回路
２２ ツェナーダイオード
２３，２４ 抵抗
２５ チャージポンプ回路

Claims (19)

1. 第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルと、
   選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのトランジスタのドレイン電極を０Ｖにプリチャージし、ソース電極に負の電位を印加し、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加するバイアス供給手段と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
2. 前記バイアス供給手段は、選択されたメモリセルからデータを読み出す際に、選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 選択されたメモリセルからデータを読み出す際に、前記バイアス供給手段は、当該選択メモリセルのトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、また、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する非選択メモリセルのトランジスタのソースは、オープンとされることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
4. 前記トランジスタのトップ膜の厚さは、データが消去された状態での閾値電圧が−０．２Ｖ〜−０．５Ｖとなるような厚さであることを特徴とする請求項１〜３のいずれか一つに記載の不揮発性半導体メモリ装置。
5. 前記トランジスタは、データの書き込みがおこなわれていないときの初期閾値電圧が−０．０５Ｖ以下であるヒステリシス特性を有することを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
6. 前記バイアス供給手段は、前記トランジスタに書き込まれているデータを消去する際に、トランジスタのゲート電極に負の高電位を印加し、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
7. 前記バイアス供給手段は、前記トランジスタに書き込まれているデータを消去する際に、トランジスタのドレイン電位およびソース電位をゼロボルトにすることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
8. 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのトランジスタのゲート電位をゼロボルトとし、同トランジスタのドレイン電位およびソース電位、並びに前記第１導電型半導体層の電位を前記負の中間電位とすることを特徴とする請求項６または７に記載の不揮発性半導体メモリ装置。
9. 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのドレインおよびソースを、オープンにすることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
10. 前記バイアス供給手段は、逆バイアス電圧の印加により一定電圧の前記負の高電位を発生するツェナーダイオード、該ツェナーダイオードで発生した電圧を抵抗分割して前記負の中間電位を生成する抵抗、および前記ツェナーダイオードに逆バイアス電圧を供給する電圧発生回路を備えていることを特徴とする請求項６〜９のいずれか一つに記載の不揮発性半導体メモリ装置。
11. 前記電圧発生回路は、昇圧クロックの入力に基づいて前記ツェナーダイオードの逆バイアス電圧を発生させるチャージポンプ回路であることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
12. 前記負の中間電位は、前記負の高電位の４０％以上６０％以下、好ましくは４５％以上５１％以下、より好ましくは５０％であることを特徴とする請求項６〜１１のいずれか一つに記載の不揮発性半導体メモリ装置。
13. 第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルと、
    選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのメモリトランジスタのドレイン電極を０Ｖにプリチャージし、ソース電極に負の電位を印加し、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加するバイアス供給手段と、
    を備えることを特徴とする不揮発性半導体メモリ装置。
14. 前記バイアス供給手段は、前記メモリトランジスタに書き込まれているデータを消去する際に、メモリトランジスタのゲート電極に負の高電位を印加し、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
15. 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのメモリトランジスタのゲート電位をゼロボルトとし、同メモリトランジスタのドレイン電位およびソース電位、並びに前記第１導電型半導体層の電位を前記負の中間電位とすることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
16. 第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、
    選択されたメモリセルのトランジスタのドレイン電極を０Ｖにプリチャージし、ゲート電極に、前記第１導電型半導体層と同じ負の電位を印加し、当該選択メモリセルのトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、当該選択メモリセルのトランジスタのゲート電極から独立したゲート電極を有する選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加し、当該選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのソースを、オープンにすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。
17. 前記請求項１６に記載の不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、
    複数のメモリセルよりなる消去対象のメモリブロックに含まれるトランジスタのゲート電極に負の高電位を印加し、当該トランジスタのドレイン電位およびソース電位をゼロボルトにし、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする不揮発性半導体メモリ装置のデータ消去方法。
18. 第１導電型半導体層の表面層に、複数の第２導電型半導体領域が離れて形成され、該第２導電型半導体領域間のチャネル形成領域の表面上に、前記第２導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、
    選択されたメモリセルの選択トランジスタのドレイン電極を０Ｖにプリチャージし、当該選択メモリセルのメモリトランジスタのゲート電極に、前記第１導電型半導体層と同じ負の電位を印加し、当該メモリトランジスタのソース電位を前記第１導電型半導体層と同じ負の電位とし、当該メモリトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのメモリトランジスタのソース電位を、ゼロボルトにすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。
19. 前記請求項１８に記載の不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、
    複数のメモリセルよりなる消去対象のメモリブロックに含まれる選択トランジスタをオン状態にし、当該メモリブロックに含まれるメモリトランジスタのゲート電極に負の高電位を印加し、当該メモリトランジスタのソース電位およびドレイン電位をゼロボルトにし、前記第１導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする不揮発性半導体メモリ装置のデータ消去方法。

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