JP2005251356A - 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法 - Google Patents
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Abstract
【解決手段】データの読み出しをおこなう際に、読み出し対象のMONOSトランジスタでは、ゲート電位と基板電位とを同じ−0.5Vにしてゼロバイアスとし、読み出し対象でないMONOSトランジスタでは、ゲート電圧をマイナスバイアスにする。データを消去する際には、MONOSトランジスタのゲート電位を−16V程度とし、基板電位を−8V程度とする。また、データが消去された状態でのMONOSトランジスタの閾値電圧を−0.2V〜−0.5Vとすることによって、1V以下の低電圧で駆動する。さらに、MONOSトランジスタのトップ膜の厚さを制御して、消去ベリファイをおこなわなくても、データが消去された状態での閾値電圧がほぼ一定となるようにし、消去ベリファイ回路を不要とする。
【選択図】 図5
Description
図1は、本発明の実施の形態1にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図である。図1に示すように、実施の形態1では、各メモリセルは、一つのトランジスタで構成されており、メモリセルアレイは、NOR型のメモリ構成となっている。そして、特に限定しないが、たとえば、第1のソース配線S1に、第1のトランジスタQ11、第2のトランジスタQ12、第3のトランジスタQ13および第4のトランジスタQ14のそれぞれのソース端子が接続されている。また、第1のドレイン配線D1に第1のトランジスタQ11、第2のトランジスタQ12、第3のトランジスタQ13および第4のトランジスタQ14のそれぞれのドレイン端子が接続されている。
図14は、本発明の実施の形態2にかかる不揮発性半導体メモリ装置のメモリセルアレイの一部を示す回路図であり、図15は、そのメモリセルアレイの平面図である。図14に示すように、実施の形態2では、各メモリセルは、一つのメモリトランジスタと一つの選択トランジスタで構成されている。
Q41,Q42,Q61,Q62 メモリトランジスタ
Q51,Q52,Q71,Q72 選択トランジスタ
1 第1導電型半導体層(Pウェル)
2 トンネル膜
3 電荷蓄積膜
4 トップ膜
5 ゲート電極
6,8,9 第2導電型半導体領域(LDD領域、ソース領域、ドレイン領域)
21 バイアス供給回路
22 ツェナーダイオード
23,24 抵抗
25 チャージポンプ回路
Claims (19)
- 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルと、
選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのトランジスタのゲート電極に、前記第1導電型半導体層と同じ負の電位を印加するバイアス供給手段と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記バイアス供給手段は、選択されたメモリセルからデータを読み出す際に、選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 選択されたメモリセルからデータを読み出す際に、前記バイアス供給手段は、当該選択メモリセルのトランジスタのソース電位を前記第1導電型半導体層と同じ負の電位とし、また、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する非選択メモリセルのトランジスタのソースは、オープンとされることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記トランジスタのトップ膜の厚さは、データが消去された状態での閾値電圧が−0.2V〜−0.5Vとなるような厚さであることを特徴とする請求項1〜3のいずれか一つに記載の不揮発性半導体メモリ装置。
- 前記トランジスタは、データの書き込みがおこなわれていないときの初期閾値電圧が−0.05V以下であるヒステリシス特性を有することを特徴とする請求項4に記載の不揮発性半導体メモリ装置。
- 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルと、
前記トランジスタに書き込まれているデータを消去する際に、トランジスタのゲート電極に負の高電位を印加し、前記第1導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加するバイアス供給手段と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記バイアス供給手段は、前記トランジスタに書き込まれているデータを消去する際に、トランジスタのドレイン電位およびソース電位をゼロボルトにすることを特徴とする請求項6に記載の不揮発性半導体メモリ装置。
- 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのトランジスタのゲート電位をゼロボルトとし、同トランジスタのドレイン電位およびソース電位、並びに前記第1導電型半導体層の電位を前記負の中間電位とすることを特徴とする請求項6または7に記載の不揮発性半導体メモリ装置。
- 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、前記選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのドレインおよびソースを、オープンにすることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
- 前記バイアス供給手段は、逆バイアス電圧の印加により一定電圧の前記負の高電位を発生するツェナーダイオード、該ツェナーダイオードで発生した電圧を抵抗分割して前記負の中間電位を生成する抵抗、および前記ツェナーダイオードに逆バイアス電圧を供給する電圧発生回路を備えていることを特徴とする請求項6〜9のいずれか一つに記載の不揮発性半導体メモリ装置。
- 前記電圧発生回路は、昇圧クロックの入力に基づいて前記ツェナーダイオードの逆バイアス電圧を発生させるチャージポンプ回路であることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記負の中間電位は、前記負の高電位の40%以上60%以下、好ましくは45%以上51%以下、より好ましくは50%であることを特徴とする請求項6〜11のいずれか一つに記載の不揮発性半導体メモリ装置。
- 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルと、
選択されたメモリセルからデータを読み出す際に、当該選択メモリセルのメモリトランジスタのゲート電極に、前記第1導電型半導体層と同じ負の電位を印加するバイアス供給手段と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルと、
前記メモリトランジスタに書き込まれているデータを消去する際に、メモリトランジスタのゲート電極に負の高電位を印加し、前記第1導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加するバイアス供給手段と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記バイアス供給手段は、選択されたメモリセルにデータを書き込む際に、当該選択メモリセルのメモリトランジスタのゲート電位をゼロボルトとし、同メモリトランジスタのドレイン電位およびソース電位、並びに前記第1導電型半導体層の電位を前記負の中間電位とすることを特徴とする請求項14に記載の不揮発性半導体メモリ装置。
- 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、
選択されたメモリセルのトランジスタのゲート電極に、前記第1導電型半導体層と同じ負の電位を印加し、当該選択メモリセルのトランジスタのソース電位を前記第1導電型半導体層と同じ負の電位とし、当該選択メモリセルのトランジスタのゲート電極から独立したゲート電極を有する選択されていないメモリセルのトランジスタのゲート電極に、当該非選択メモリセルのトランジスタがカットオフ状態となる負の電位を印加し、当該選択メモリセルのトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのトランジスタのソースを、オープンにすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。 - 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのトランジスタよりなる複数のメモリセルを備えた不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、
複数のメモリセルよりなる消去対象のメモリブロックに含まれるトランジスタのゲート電極に負の高電位を印加し、当該トランジスタのドレイン電位およびソース電位をゼロボルトにし、前記第1導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする不揮発性半導体メモリ装置のデータ消去方法。 - 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルを備えた不揮発性半導体メモリ装置からデータを読み出すにあたって、
選択されたメモリセルの選択トランジスタをオン状態にし、当該選択メモリセルのメモリトランジスタのゲート電極に、前記第1導電型半導体層と同じ負の電位を印加し、当該メモリトランジスタのソース電位を前記第1導電型半導体層と同じ負の電位とし、当該メモリトランジスタのゲート電極に共通に接続されたゲート電極を有する選択されていないメモリセルのメモリトランジスタのソース電位を、ゼロボルトにすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。 - 第1導電型半導体層の表面層に、複数の第2導電型半導体領域が離れて形成され、該第2導電型半導体領域間のチャネル形成領域の表面上に、前記第2導電型半導体領域または前記チャネル形成領域から供給されたキャリアを通過させるトンネル膜が積層され、該トンネル膜上に、前記トンネル膜を通過したキャリアを蓄積する絶縁性の電荷蓄積膜が積層され、該電荷蓄積膜上に、ゲート電極と同電荷蓄積膜との間でのキャリアの授受を阻止するトップ膜が積層され、該トップ膜上に前記ゲート電極が積層されたゲート構造を有し、かつデータが書き込まれた状態での閾値電圧が正の電圧であり、データが消去された状態での閾値電圧が負の電圧である一つのメモリトランジスタと、該メモリトランジスタを選択する一つの選択トランジスタと、を有する複数のメモリセルを備えた不揮発性半導体メモリ装置に書き込まれているデータを消去するにあたって、
複数のメモリセルよりなる消去対象のメモリブロックに含まれる選択トランジスタをオン状態にし、当該メモリブロックに含まれるメモリトランジスタのゲート電極に負の高電位を印加し、当該メモリトランジスタのソース電位およびドレイン電位をゼロボルトにし、前記第1導電型半導体層に、前記負の高電位を降圧した負の中間電位を印加することを特徴とする不揮発性半導体メモリ装置のデータ消去方法。
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