CN101650971B - 非易失性半导体存储电路 - Google Patents

Abstract

提供的是通过串联恒流电路(1)和非易失性存储单元(2)并且设置其之间的连接点为输出端而能够改进数据保持特性并且减小其的面积的非易失性半导体存储电路，以从而使在读取模式或保持模式中在处于写入状态的非易失性存储单元(2)中写入成为可能。非易失性半导体存储电路包括：用于数据读取和保持的电源和用于数据重写的独立提供的电源；以及输出和用于数据重写的电源之间的晶体管(3)，其中当数据被重写时晶体管(3)进入导通状态。

Description

非易失性半导体存储电路

技术领域

本发明涉及非易失性半导体存储电路，特别是数据保持特性的改进。

背景技术

在通过将电荷注入浮动栅而改变晶体管的阈值电压，来存储数据的非易失性半导体存储单元中，在读取模式和保持模式中的数据保持特性被认为是问题，因为在读取模式和保持模式中施加到非易失性存储单元的比用于写入而施加的电压小的一定电压都引起极轻微的写入或擦除。

在其他情况下，发生浮动栅中存储的电子从那里逃逸的现象，其不是由于由电压导致的电场引起的而是由于电子的热能引起。该概率极低的现象的连续发生，在十年中可导致数据的改变，该十年认为是消费品典型的寿命。为了防止如上文说明的数据的改变，使用各种不同的方法。

例如，有一种方法通过将从非易失性存储单元读取的数据存储在锁存电路中来防止数据被重写，然后防止电流流过非易失性存储单元或施加这样的偏压使得不产生电压差。在这个情况下，可以防止由电压写入和/或擦除数据，但仍然存在存储的电子由于它们的热能而逃逸的问题。因此，使用有制造更厚的绝缘薄膜的方法以增加电子从浮动栅逃逸所需要的能量。

备选地，有一种方法，即改变保持模式中其中电荷被存储在浮动栅中的非易失性存储单元和其中未存储电荷的单元之间的偏压条件。在这个情况下，其中电子被存储在浮动栅中的非易失性存储单元的保持特性通过注入电子而大大地改进(例如参见JP 2006-331587 A(图1))。

此外，因为对于写入数据必须是相对高的电压，需要具有高耐受电压的专用器件，其因此增加制造步骤的数量，即增加成本。特别地在非易失性存储器用于模拟值的微调的情况下，在许多情况下至多需要10位的存储容量。因此，仅对小容量存储器增加具有高耐受电压的专用器件是半导体集成电路器件的成本竞争力显著降低的原因(例如，参见JP2003-229498A(图1))。

在JP2006-331587A的方法中，来自存储器的输出被存储在锁存电路中，而来自锁存电路的输出被反馈回存储电路的输入，从而改进保持特性。然而，在这个情况下，元件的数量变得很大，并且向半导体集成电路器件的实际应用增加芯片大小，降低成本竞争力。

在JP2003-229498A的方法中，为了在写入期间抑制阈值电压的波动并且在读取期间减少功率消耗，并行提供写入选择晶体管和读取选择晶体管。然而，在读取和写入中电源线路是相同的，因此写入和读取选择晶体管必须用可以经受写入期间的高电压的施加的晶体管来构成。一般而言，与具有较低耐受电压的晶体管相比，具有较高耐受电压的晶体管显示差的特性，并且例如，具有较小的可驱动性和较大的尺寸。当晶体管在工艺中形成而符合写入选择晶体管的耐受电压时，获得在读取期间具有优秀特性的晶体管是困难的。

发明内容

根据本发明的非易失性半导体存储电路采用下列方法用于解决上文提及的问题。

本发明提供非易失性半导体存储电路，其包括：存储数据的非易失性存储单元；和与该非易失性存储单元串联的恒流电路，它们之间的连接点设置为输出端，其中使用擦除状态和写入状态之间的非易失性存储单元的阈值电压的差别，并且在读取模式或保持模式中，在非易失性存储单元处于擦除状态中的情况下使在非易失性存储单元的源极和漏极之间施加的电压为小，而在非易失性存储单元处于写入状态中的情况下使在非易失性存储单元的源极和漏极之间施加的电压为大，以从而允许在读取模式或保持模式中对处于写入状态中的非易失性存储单元写入。

本发明提供非易失性半导体存储电路，其还包括：在读取模式和保持模式中使用的电源线路；与该电源线路分开提供并且在非易失性存储单元的数据重写中使用的另一个电源线路；和在该输出端和在非易失性存储单元的数据重写中使用的该另一个电源线路之间提供的晶体管，其中该晶体管在非易失性存储单元的数据重写时进入导通状态。

当电源开启时电流恒定地流过串联的恒流电路和非易失性存储单元形成的电路。

在读取模式或保持模式中，在处于擦除状态中的非易失性存储单元的源极和漏极之间施加的电压几乎是零，从而流过沟道的电子的能量是极低的。因此，电子不能从沟道直接穿过硅衬底和栅绝缘薄膜之间的势垒。另外，流过沟道的电子的能量是低的，并且因此与漏极附近的碰撞电离一起不会发生产生电子空穴对的现象。因为这些原因，数据不会被重写。

同时，在读取模式或保持模式中，对应于电源电压VDD量的高电压施加在处于写入状态的非易失性存储单元的源极和漏极之间。因此，流过沟道的电子变热，并且其的一部分穿过硅衬底和栅绝缘薄膜之间的势垒以被注入到浮动栅中。另外，电子空穴对与漏极附近的碰撞电离一起产生。产生的电子空穴对中的电子的一部分穿过硅衬底和栅绝缘薄膜之间的势垒或通过其的隧道以被注入到浮动栅中。

通常，在大量电子被存储在浮动栅中的情况下，由于电场效应或由于电子中的一些具有高热能而引起电子穿过势垒或通过其的隧道以逃逸。因此，存储在浮动栅中的电子的数量趋向于随时间的流逝而减少。因为这个原因，处于写入状态的非易失性存储单元在浮动栅中存储的电子的数量随时间的流逝而减少。

然而，如上文说明的，在处于写入状态的非易失性存储单元中，在读取模式或保持模式中电子注入浮动栅，由此从浮动栅逃逸的电子被补充。因此，数据不太可能被重写。

此外，可以获得由较少数量的器件形成并且具有改进的保持特性的半导体非易失性存储电路。

由于上文说明的特性，在根据本发明的非易失性存储单元中，即使当连续执行读取时存储器信息不被重写。在这个情况下，恒流电路的电流恒定地流过处于擦除状态的非易失性存储单元。以这个方式，引起电流恒定地流动以连续地输出存储器信息，由此在锁存电路或其类似物中存储存储器信息的机制变为不必要的。因此，减少非易失性存储电路的面积成为可能的。此外，当电源开启时在数据被存储在锁存电路之前避免不稳定的操作状态是可能的。

附图说明

在附图中：

图1示出根据用于实施本发明的优选实施例的一位存储电路；

图2是示出恒流电路和非易失性存储单元的电压和电流之间的关系的图；

图3是根据本发明的第一实施例的包括用p型晶体管构成的恒流电路和微调电路的一位存储电路的电路图；

图4是示出用p型晶体管构成的恒流电路与非易失性存储单元的电压和电流之间的关系的图；

图5示出将微调晶体管的输入电压箝位到电源电压VDD的电路；

图6示出二位存储电路和微调电路；

图7示出一位存储电路，其中控制栅电压VCG可以连接到VPP线路；

图8示出其中恒流电路和非易失性存储单元以与图1相反的方式设置的电路；以及

图9示出包括锁存电路和微调电路的一位存储电路。

具体实施方式

本发明参考图1说明。恒流电路1设置在VDD线路侧，非易失性存储单元2设置在VSS线路侧，并且恒流电路1和非易失性存储单元2彼此串联。它们之间的连接点设置为输出端，并且它的输出电压由标号VOUT表示。通过该连接点，恒流电路1和非易失性存储单元2通过写入选择晶体管3连接到写入电源。非易失性存储单元2的控制栅电压和写入选择晶体管3的栅输入电压分别由标号VCG和VSE表示。

非易失性存储单元2具有使用浮动栅的n型MOS晶体管结构。在写入状态非易失性存储单元2在浮动栅中存储大量的电子，而在擦除状态浮动栅中仅存储少量电子。因为这个原因，非易失性存储单元2的阈值电压在写入状态中为大而在擦除状态中为小。

因此，非易失性存储单元2的控制栅电压VCG和恒流电路1的电流可被设置以满足下列条件：

“处于写入状态的非易失性存储单元的饱和电流”＜“恒流电路的恒定电流”＜“处于擦除状态的非易失性存储单元的饱和电流”。

当在读取模式中施加满足上文提及的条件的恒定电流和控制栅电压VCG时，在非易失性存储单元2处于写入状态的情况下输出低输出电压VOUT，而在非易失性存储单元2处于写入状态的情况下输出高输出电压VOUT。参照图2详细说明这个情况下的偏置状态。

图2示出处于擦除状态和写入状态的非易失性存储单元2和恒流电路1的作为输出电压VOUT的函数的电流特性。在非易失性存储单元2处于擦除状态的情况下，非易失性存储单元2可以引起流动的饱和电流比基于上文提及的条件的恒流电路1的恒定电流大。在这个情况下，流过串联的恒流电路1和非易失性存储单元2的电流必须是相同的，从而输出电压VOUT大致上与比电源电压VDD低的电源电压VSS相等。

因此，在擦除状态，施加给非易失性存储单元2的电压几乎是零。在这个情况下，流过非易失性存储单元2的沟道的电子的能量是极低的。因为这个原因，沟道热电子不会注入非易失性存储单元2的浮动栅中。另外，在其的漏极附近不会产生电子空穴对，由此电子不会注入其的浮动栅中。

接着，说明非易失性存储单元2处于写入状态的情况。在这个情况下，非易失性存储单元2可以引起流动的饱和电流比恒定电流小。当输出电压VOUT等于比电源电压VSS高的电源电压VDD时，其之间的电压差是零，由此，恒定电流也是零。因此，在写入状态，流过串联的恒流电路1和非易失性存储单元2的电流是彼此相等的，从而输出电压VOUT大致上与电流源VDD相等。在这个情况下，大致上等于电源电压VDD的电压施加到非易失性存储单元2，由此流过非易失性存储单元2的沟道的电子变为热电子。因此，电子被注入非易失性存储单元2的浮动栅，即，执行写入。电子主要按如下注入。热电子的注入主要按如下执行。即是，流过沟道的热电子直接穿过硅衬底和绝缘薄膜之间的势垒，并且这些电子中的一部分(与漏极附近电子空穴对的产生一起而大量产生的)被注入。

通常，存储在浮动栅中的电子由于电场、热激发或其类似物从浮动栅逃逸，因而存储在浮动栅中的电子的数量随时间流逝减小。这里，非易失性存储单元2处于写入状态，即，处于其中电子存储在浮动栅中的状态中，由此在读取模式中执行写入有助于数据保持特性的改进。

如上文说明的，要施加到非易失性存储单元的电压根据存储在非易失性存储单元中的信息相当大地变化。那么，响应于施加到非易失性存储单元的电压，在处于写入状态的非易失性存储单元上执行写入。因此，可以实现具有改进的数据保持特性和小面积的非易失性存储电路。

开启写入选择晶体管3，然后电源电压VSS施加到非易失性存储单元2的衬底和源极而电压VPP施加到其的漏极。因此，执行写入。VPP线路是用于施加比电源电压VDD更大的写入电压，并且与VDD分开提供。以这个方式电压VPP设置为独立于其他电压，并且因此不需要使整个半导体集成电路器件的耐受电压对应于电压VPP。当耐受电压低时，可以减小晶体管、器件隔离区域及其类似物的大小，因此整个半导体集成电路器件可以被小型化。因此，可以获得成本竞争力高的半导体集成电路器件。

当电压VPP增加时源极和漏极之间的电势差变大，从而流过沟道的电子的能量增加。因此，更多电子可以被存储在浮动栅中。因此，可以获得特性的改进，例如降低由于不充分写入引起的存储信息的误码率和保持特性的改进。

第一实施例

参考图3，详细的说明通过说明大小及其类似物给出。

恒流电路用p型晶体管4形成并且设置在VDD线路侧，非易失性存储单元2设置在VSS线路侧，并且p型晶体管4和非易失性存储单元2串联。其之间的连接点设置为输出端，输出的电压用标号VOUT表示。通过该连接点，p型晶体管4和非易失性存储单元2通过写入选择晶体管3连接到写入VPP线路。非易失性存储单元2的控制栅电压、写入选择晶体管3的栅输入电压和p型晶体管4的输入电压分别用标号VCG、VSE和VPBIAS表示。存储电路配置为上文说明的。

图3示出存储电路用于微调作为模拟值的电压VA的情况。分压电阻器6用于将电压VA电阻式分压，微调晶体管5设置与分压电阻器6的一部分并联，并且输出电压VOUT连接到微调晶体管5的栅极。微调晶体管5根据非易失性存储单元2的存储信息开启/关闭，并且因此电压VA的电阻分压比例根据非易失性存储单元2的存储信息变化。

非易失性存储单元2具有使用浮动栅的n型MOS晶体管结构。处于写入状态的非易失性存储单元2在浮动栅中存储大量的电子，而处于擦除状态的浮动栅中仅存储少量电子。因为这个原因，非易失性存储单元2在写入状态具有高阈值电压而在擦除状态具有低阈值电压。

接着，说明恒流电路。晶体管通常处于饱和操作状态，并且具有几乎恒定的值，在其处被引起流动的电流不取决于其源极和漏极之间的电压VDS，在那时：

VG(栅电压)-VTH(阈值电压)＜VDS(源极和漏极之间的电压)

                                       ......表达式(1)

上文提及的现象用于用p型晶体管和它的输入电压VPBIAS形成恒流电路。

在其中阈值电压VTH是增强的情况下，使电流恒定的输出电压VOUT的电压区域是VSS和VDD-(PBIAS-VDD-VTH)之间的区域。例如，在VSS是0V，VDD是5V，VTH是-0.1V(增强)，和PBIAS是4.7V的情况下，当图3的输出电压VOUT落入0至4.8V的范围内时可以获得恒定电流。

在除了上文提及的电压区域之外的电压区域中，不满足表达式(1)，由此电流在很大程度上取决于源极和漏极之间的电压VDS。在这个情况下，p型晶体管用作恒流电路，但n型晶体管可以类似地形成恒流电路。注意在使用n型晶体管的情况下，当衬底连接到电源电压VSS时施加背栅电压，从而n型晶体管的衬底连接到输出电压VOUT。备选地，使用多个晶体管或器件形成恒流电路是可能的。然而，恒流电路的结构对于本发明不是实质要点，因而没有给出其的说明。

接着，为了更容易理解，通过说明具体的晶体管大小和施加的电压给出说明。关于非易失性存储单元2的大小，沟道宽度和沟道长度是2.0μm，并且耦合比例是0.5，处于写入状态的阈值电压是2.0V，并且处于擦除状态的阈值电压是0V。

关于形成恒流电路的p型晶体管4的大小，沟道宽度和沟道长度是2.0μm，并且阈值电压是-0.1V(增强)。n型非易失性存储单元2和p型晶体管4的栅绝缘薄膜的厚度是

关于在读取模式中的电压，电源电压VSS是0V，电源电压VDD是5V，输入电压PBIAS是4.7V，并且控制栅电压是2V。上文提及的大小、阈值电压、栅绝缘薄膜的厚度和电压根据应用本发明的产品的操作电压和制造设备的能力变化，其与本发明的实质内容是不相关的。

在p型晶体管4中，VG(栅电压)-VTH(阈值电压)＝(PBIAS-VDD)-VTH＝-0.2V。栅电压VG是以源极电势作为基准的栅电压，从而因为在p型晶体管4的情况下源极电势等于电源电压VDD而获得上文提及的关系。

在处于擦除状态的n型非易失性存储单元2中，VG(栅电压)-VTH(阈值电压)＝2-0＝2V。与形成恒流电路的p型晶体管4比较，在n型晶体管中，通过从栅电压VG减去阈值电压VTH获得的值是十倍那么大，载流子迁移率通常是大约两倍那么高，并且耦合比例是0.5，而晶体管大小是相同的。因此，n型非易失性存储单元2的饱和电流是p型晶体管4的饱和电流的大约100倍那么大。

图4示出在这个情况下电压和电流之间的关系。理想而言，饱和电流不取决于漏极电压。然而，在实际的晶体管中，饱和电流稍稍随漏极电压的增加而增加，从而在图4的饱和电流中存在微小的倾斜，其与图2不同。饱和电流在VDS＞VG-VTH的情况下流动，并且线性电流在VDS＜VG-VTH的情况下流动。

流过非易失性存储单元2和p型晶体管4的电流因为串联而彼此相等，由此在图4中，输出电压VOUT由处于擦除状态的非易失性存储单元2的电流和形成恒流电路的p型晶体管4的电流之间的交点标示。n型晶体管的饱和电流大约是p型晶体管4的饱和电流的一百倍，并且VG-VTH＝2V，由此输出电压VOUT大约是2/100＝0.02V(简化)。因此，流过n型非易失性存储单元2的沟道的电子的能量至多是0.02eV，并且该电子不具有足够穿过硅衬底和栅绝缘薄膜之间的势垒的能量。因为这个原因，电子不会注入浮动栅。并且即使通过连续读取处于擦除状态的非易失性存储单元2数据也不被重写。

同时，在处于写入状态的n型非易失性存储单元2中，关于2V的阈值电压，VG(栅电压)-VTH(阈值电压)＝0V。因此，非易失性存储单元2可引起流动的电流比p型晶体管4的饱和电流小很多。同样在这个情况下，流过非易失性存储单元2和p型晶体管4的电流由于串联而彼此相等，由此在图4中，输出电压VOUT由处于写入状态的非易失性存储单元2的电流和p型晶体管4的电流之间的交点标示。因此，输出电压VOUT几乎是5V。当大约5V的电压施加到n型非易失性存储单元2时，流过n型非易失性存储单元2的沟道的电子具有大量的能量，从而浮动栅中发生极少量的写入。

通常，在处于写入状态的n型非易失性存储单元2中，存储在浮动栅中的电子随着时间流逝逐渐消失，并且数据迟早会消失。也就是说，数据被重写。然而，如上所述，电子在读取模式或保持模式中被注入浮动栅，由此改进数据保持特性。

可以实现一种状态，即其中几乎没有电压施加到处于擦除状态的非易失性存储单元并且大致上等于电源电压的电压施加到处于写入状态的非易失性存储单元。也就是说，保持特性可以被改进而同时最小化面积的增加。

另外，输出电压VOUT在擦除状态中大致上等于电源电压VSS而在写入状态中大致上等于电源电压VDD。因为这个原因，不需要与在常规的存储电路中使用的基准存储单元比较，并且因此读取放大器和基准存储单元成为不必要的，其使相应地减小面积成为可能。

接着，说明外围电路。根据本发明的存储电路具有即使当读取模式继续时数据不被重写的特性，并且因而特别适用于模拟值的微调。参考图3，这里给出本发明应用于用分压电阻器分压模拟值的电压VA的电路的情况的说明。

微调晶体管5与将电压VA分压的分压电阻器6并联。在微调晶体管5是p型晶体管的情况下，当输出电压VOUT低时，用p型晶体管构成的微调晶体管5开启，由此分压电阻器6被短路，但是当输出电压VOUT高时，用p型晶体管构成的微调晶体管5关闭，由此分压电阻器6起作用。

这里，处于导通状态的微调晶体管5的导通电阻必须如与分压电阻器的电阻相比可忽略的那么小。甚至在微调晶体管5关闭的情况下，产生其源极和漏极之间的泄漏电流或结泄漏电流，并且由于那些泄漏电流而引起的截止电阻与分压电阻器的电阻相比必须非常大。满足上文提及的两个条件的微调晶体管可以通过调节沟道宽度、沟道长度和阈值电压容易地设置。

这里，输出电压VOUT直接输入到微调晶体管5，但可以提供有例如在其之间用于反转或调节数据的反相器等的电路。

接着，说明写入操作。写入选择晶体管3的输入电压VSE是用于选择写入操作的输入。当写入选择晶体管3开启并且电压VPP等于或大于对于写入所需要的电压时执行写入。

一般而言，对于在非易失性存储单元中写入需要高电压。对于写入需要比电源电压VDD的最大操作电压VDDmax更高的电压，并且器件被配置以便即使当向其施加用于写入的高电压时其是能耐受的，由此与根据最大操作电压VDDmax配置器件的情况相比必须增加耐受电压。因此，器件的特性变差，从而其的大小增加。因此如在图3中示出的VPP线路与用于电源电压VDD的线路分开提供。对于写入需要的电压仅施加到VPP线路，并且与最大操作电压VDDmax相等或比其小的电压施加到VDD线路。通过这个结构，用电压VPP在半导体集成电路器件上执行写入，该半导体集成电路器件用具有根据电源电压VDD的耐受电压的器件构成。

在图3中，电压VPP施加到微调晶体管5的栅绝缘薄膜。在另一方面，如在图5中示出的，可使用二极管7和电阻器8，以从而将电压VPP箝位到电源电压VDD。在微调晶体管5是p型并且衬底电势等于电源电压VDD的情况下，施加到绝缘薄膜的电压具有通过从电压VPP减去电源电压VDD获得的值。因此，如上文说明的箝位电路是不需要的。

电压VPP还施加到用于恒定电流的p型晶体管4的漏极。然而，漏极和衬底的PN结处于正向，从而当p型晶体管的衬底直接连接到电源电压VDD时正向电流从VPP线路流到VDD线路。通过将电阻器夹在VPP线路和VDD线路之间或将p型晶体管4的衬底和电源电压VDD分开以在其之间提供开关，正向电流的流动是可避免的。

电压VPP施加到写入选择晶体管3的漏极，从而写入选择晶体管3必须具有与电压VPP相等的耐受电压。p型晶体管的漏极耐受电压大致上比n型晶体管的大。因此，可增加晶体管的沟道长度使得不发生由于电压VPP引起的穿通现象。关于沟道长度，沟道可在掩模工艺中增加长度，并且因此不需要根据电压VPP改变制造步骤。

如上文说明的，仅在制造步骤中施加比电源电压VDD更大的电压VPP到用于写入的电源线路是可能的，其根据在读取模式和保持模式中使用的电源线路的电压。也就是说，可以获得能够施加对于充分写入所需要的电压而不牺牲晶体管特性的非易失性半导体存储电路。于此，已经给出用于写入的电源线路的说明，但该电源线路还可用在擦除操作中。

第二实施例

参考图6给出说明。图6是示出二位非易失性存储电路2和电压VA的电阻式分压的电路图。在多个位的情况下，写入仅在其中写入选择晶体管3是开启的非易失性存储单元2上执行。用于选择的晶体管在读取中是不存在的，并且非易失性存储电路2的输出电压VOUT分别输入到用p型晶体管构成的微调晶体管，由此恒定输出存储的数据。微调晶体管可用n型晶体管构成以按类似的方式起作用。

已经给出两个位的情况的说明，其是用于以最简单的方式说明多个位的情况。以与这个实施例的方式类似的方式增加位的数目到任何数目是可能的。

第三实施例

参考图7给出说明。在图7中，控制栅电压VCG通过用于控制栅电压VCG的选择晶体管9连接到VPP线路。通过这个连接，控制栅电压VCG在写入中可以提高电压VPP。电子注入浮动栅。电子具有负电荷，从而，沟道热电子的注入效率可以通过提高浮动栅的电势而增加。然而，在漏极附近的电场变弱，从而电子空穴对的产生量减少。因此，不能普遍说成是当控制栅电压VCG提高到电压VPP时总的注入效率是极好的。然而，在当控制栅电压VCG提高到电压VPP时总的注入效率增加的情况下，控制栅VCG通过开关连接到VPP线路，以从而进一步偏移阈值电压。

第四实施例

参考图8给出说明。在图8中，非易失性存储单元2设置在电源电压VDD侧，恒流电路1设置在电源电压VSS侧，并且非易失性存储单元2和横流电路1串联。在n型晶体管用于非易失性存储单元2的情况下，非易失性存储单元2的衬底连接到输出电压VOUT使得不施加背栅电压。因此，可以获得与上文说明的实施例的那些功能类似功能。

第五实施例

参考图9给出说明。输出电压VOUT输入到锁存电路，并且锁存电路的输出输入到微调晶体管5。通过这个结构，存储器信息可以存储在锁存电路中。因此，当电源开启以读取存储在非易失性存储单元2中的信息到锁存电路时，引起恒定电流流过恒流电路，并且在那之后，切断流过非易失性存储单元2和恒流电路1的电流是可能的。电流消耗可以通过切断电流而减少。因此，根据这个实施例的结构适用于半导体集成电路器件，其中低电流消耗比其他领先。

第六实施例

在上文说明的实施例中，已经给出n型MOS晶体管结构的非易失性存储单元的说明，其中浮动栅用于非易失性存储单元。然而，本发明不限于其。在使用浮动栅的p型MOS晶体管结构中，与上文说明的实施例的那些功能类似的功能也可以通过其中在写入状态中空穴存储在浮动栅中的模式获得。

类似的功能也可以在使用不包括浮动栅但包括引起绝缘薄膜的陷阱部位俘获电荷的电荷陷阱型晶体管的非易失性存储单元的情况下获得。作为电荷陷阱型晶体管的非易失性存储单元，其中电荷被俘获进入绝缘薄膜，其中氧化物-氮化物-氧化物(ONO)用于绝缘薄膜的非易失性存储单元是普遍已知的。在电荷陷阱型晶体管中，阈值电压根据俘获进入绝缘薄膜的电荷数量而变化的事实用于存储数据。因此，即使当使用电荷陷阱型晶体管的非易失性存储单元时，可以获得与如上文说明的实施例的那些功能类似的功能。

只要使用的非易失性半导体存储电路是其中恒流电路和非易失性存储单元串联并且其之间的连接点设置为输出端的非易失性半导体存储电路，即使当另一个器件在电源电压VDD和电源电压VSS之间提供时，可以获得本发明的功能。

Claims (4)

1.一种非易失性半导体存储电路，包括：

非易失性存储单元，其采用其中阈值电压为低的擦除状态和其中阈值电压为高的写入状态中之一从而存储数据；

与所述非易失性存储单元串联的恒流电路；以及

所述非易失性存储单元和所述恒流电路之间的连接点，其设置成输出端；

其中，在读取模式和保持模式中，其中电压施加到所述非易失性存储单元，其满足下列关系：

I_WRITE＜I_CONST＜I_ERASE，

其中流过处于所述擦除状态的所述非易失性存储单元的饱和电流用I_ERASE表示，流过处于所述写入状态的所述非易失性存储单元的饱和电流用I_WRITE表示，并且从所述恒流电路提供的恒定电流用I_CONST表示，

其中在所述读取模式和所述保持模式中的一个中：

在所述非易失性存储单元处于所述擦除状态的情况下，使施加在所述非易失性存储单元的源极和漏极之间的电压接近0V，从而防止在处于所述擦除状态的所述非易失性存储单元中写入；以及

在所述非易失性存储单元处于所述写入状态的情况下，使施加在所述非易失性存储单元的所述源极和所述漏极之间的电压接近比另一个电源电压高的电源电压，从而允许由热电子在处于所述写入状态的所述非易失性存储单元中写入。

2.如权利要求1所述的非易失性半导体存储电路，还包括：

在所述读取模式和所述保持模式中使用的电源线路；

与所述电源线路分开提供的并且在所述非易失性存储单元的数据重写中使用的另一个电源线路；以及

在所述输出端和所述非易失性存储单元的数据重写中使用的所述另一个电源线路之间提供的晶体管；

其中所述晶体管在所述非易失性存储单元的数据重写时进入导通状态。

3.如权利要求1所述的非易失性半导体存储电路，其中所述恒定电流恒定地流过用串联的所述恒流电路和所述非易失性存储单元构成的电路同时电源电压施加到所述电路。

4.如权利要求1所述的非易失性半导体存储电路，其中所述恒流电路包括处于饱和操作状态的MOS晶体管。

Images