JP4245002B2

JP4245002B2 - 半導体集積装置

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Publication number: JP4245002B2
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Inventors: 弘明那須
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Publication date: 2009-03-25
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Description

本発明は、半導体基板上に構成されたセンスアンプ回路を内蔵する半導体集積装置に関する。

従来、フラッシュメモリ等の不揮発性メモリのセンスアンプには特開平８−６３９８４に開示されている様なシングルエンド型のセンスアンプが知られていた。

上記の従来の技術においては、上記構成をとっていた為、メモリセルトランジスタと負荷トランジスタとの間で直流電流が流れてしまい、消費電流が多くなってしまうという課題を有していた。

本発明は、上記の課題を鑑みてなされたものであり、その目的とするところはセンスアンプ回路を内蔵する半導体集積装置において、消費電力を低減することにある。

上記目的を達成すべく、本発明の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続される第三のＰ型ＭＯＳトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする。

また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。

本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をＮ型ＭＯＳトランジスタにより遮断することができ、またメモリセルの読み出し時の直流電流をＰ型ＭＯＳトランジスタにより遮断する事ができる。さらに読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。

また、本発明の第２の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続される第三のＰ型ＭＯＳトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする。

本発明の半導体集積装置によれば、メモリ素子からの読み出し動作時の直流電流をＰ型ＭＯＳトランジスタにより遮断することができ、読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。

本発明の第３の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続されるとともにそのソースが接地線へ接続される第二のＮ型ＭＯＳトランジスタと、
プリチャージのための第一のＰ型ＭＯＳトランジスタとを有してなり、
前記第一のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする。

本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をＮ型ＭＯＳトランジスタにより遮断することができ、消費電流の大幅な低減が可能となる。

また、本発明の第４の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び、前記第一のＰ型ＭＯＳトランジスタと並列に接続されたプリチャージのための第二のＰ型ＭＯＳトランジスタと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続された第二のＮ型ＭＯＳトランジスタとを有してなり、
前記第二のＮ型ＭＯＳトランジスタのソースが接地線へ接続され、前記第二のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする。

以下本発明における実施の形態を図を用いて説明する。

（第１の実施形態）
図１は本発明による半導体集積装置のセンスアンプ回路の回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ１１、前記ＭＰ１１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ１２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ１３、前記ＭＰ１２及びＭＰ１３が接続されたノードｎ１１を入力とするインバータ回路ＩＮＶ１１、ＩＮＶ１１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ１１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ１２により構成されている。

ここで、インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなるとＭＰ１３がＯＮしＭＮ１２がＯＦＦし、ノードｎ１１をＶＤＤ電位まで上昇させる。

センスアンプ回路とＩＯノードＩＯ１はＮ型ＭＯＳトランジスタＭＮ１３により分離されている。ＭＮ１３はプリチャージの際にＩＯノード及びビットラインＢＬ１，ＢＬ２，ＢＬｎの電位が上昇し過ぎるのを防いでいる。前記Ｎ型ＭＯＳトランジスタＭＮ１３のゲートにはＮＯＲゲートＮＯＲ１１の出力が接続される。前記ＮＯＲゲートＮＯＲ１１へはイネーブル信号Ｓ１（アクティブ”Ｌ”）及びＩＯノードＩＯ１が接続されている。

ビットラインＢＬ１，ＢＬ２，ＢＬｎには不揮発性メモリトランジスタＭＦ１１〜ＭＦ１６，ＭＦ１７〜ＭＦ２２，ＭＦ２３〜ＭＦ２８がそれぞれ接続され、各メモリトランジスタはワードライン２本の間にソースライン１本が配置され、各ビットラインへ並列に接続されている。アドレス信号が入力されると、アドレス信号により指定されるＷＬ１からＷＬｎの何れかのワードラインが１本選択される。同様にビットライン選択信号ＹＳＥＬ１からＹＳＥＬｎの１本が選択される事により、メモリトランジスタＭＦ１〜ＭＦ２８の何れか一つが選択される。

前記選択されたメモリトランジスタが消去状態の場合は、電源ＶＤＤが５Ｖの場合１２０μＡ程度の電流をドレイン＝ビットラインから接地線ＶＳＳへ流す能力を有している。一方プログラム状態の場合は、電源ＶＤＤが５Ｖの場合であっても流せる電流がほぼゼロである。

図２は基準電流発生回路の一例を示す回路図である。信号ＳＡＡＣＴはセンスアンプ及び基準電流発生回路をイネーブルにする信号で、インバータ回路ＩＮＶ８へ入力される。インバータ回路ＩＮＶ８の出力信号Ｓ１はＮＯＲゲートＮＯＲ１へ入力され併せて、前記センスアンプ回路のＮＯＲゲートＮＯＲ１１へも入力される。更にＳ１信号はインバータ回路ＩＮＶ９，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構成される遅延回路へも入力されインバータ回路ＩＮＶ４の出力信号ＰＲＣＧとして出力され、前記センスアンプ回路のプリチャージ信号ＰＲＣＧとなる。

ＳＥＮＲＥＦ信号プルアップ用Ｐ型ＭＯＳトランジスタＭＰ１のゲートへはインバータ回路ＩＮＶ９の出力信号Ｓ２が入力される。前記ＮＯＲゲートＮＯＲ１の出力はＮ型ＭＯＳトランジスタＭＮ１のゲートへ接続される。Ｎ型ＭＯＳトランジスタＭＮ１及びＮＯＲゲートＮＯＲ１は前記センスアンプ回路と等価な回路構成とするために入れており、ＭＮ１のソースとドレインを直接接続した回路構成をとっても特に支障は無い。

メモリトランジスタＭＦ１とＮ型ＭＯＳトランジスタＭＮ５及びメモリトランジスタＭＦ２とＮ型ＭＯＳトランジスタＭＮ８はダミーメモリセルを構成しており、アドレス信号ＸＡＤ０により何れを使用するかを選択できる構成になっている。前記センスアンプ回路のソースラインを挟んだ２本の対のワードラインの選択と連動している。

Ｐ型ＭＯＳトランジスタＭＰ２、ＭＰ３，ＭＰ４，ＭＰｎと前記センスアンプ回路のＰ型ＭＯＳトランジスタＭＰ１１とによりｎ：１のカレントミラー回路を構成している。基準電圧発生回路のノードＳＥＮＲＥＦ，ｎ２を通ってダミーメモリセル回路に流れる電流の１／ｎが前記センスアンプ回路のノードｎ１１に流せる電流となる。

図３（ａ）（ｂ）は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタが消去状態にある場合のタイミング図である。Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ１〜ＭＦ２８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ１１、ＩＯ、ビットラインがＰ型ＭＯＳトランジスタＭＰ１３によりプリチャージされる。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなると、Ｎ型ＭＯＳトランジスタＭＮ１２がＯＦＦしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタが消去状態であるためプリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ１３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ１の電位が上昇すると、ＮＯＲゲートＮＯＲ１１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ１３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ１１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。

プリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ１１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ１３の駆動力も上昇し、ノードｎ１１の電位も引き下げられる。前記ノード１１の電位がさがるとインバータ回路ＩＮＶ１１の出力ＳＯＵＴの電位が上昇し、Ｎ型ＭＯＳトランジスタＭＮ１１の電流駆動能力が上昇し、ＩＯノードＩＯ１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ１１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ１１及びＭＰ１２の直列トランジスタを通過する電流以上にメモリトランジスタ並びにＮ型ＭＯＳトランジスタＭＮ１１及びＭＮ１２の直列トランジスタが電流を流せるためノードｎ１１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ１１の電位が低下するとインバータ回路ＩＮＶ１１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。ＳＯＵＴが”Ｈ”レベルとなるとＰ型ＭＯＳトランジスタＭＰ１２はＯＦＦし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でＰ型ＭＯＳトランジスタＭＰ１２はＯＦＦし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号ＳＡＡＣＴはアクティブのままである。

図４（ａ）（ｂ）は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタがプログラム状態にある場合のタイミング図である。消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ１〜ＭＦ２８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ１１、ＩＯ、ビットラインがＰ型ＭＯＳトランジスタＭＰ１３によりプリチャージされる。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなると、Ｎ型ＭＯＳトランジスタＭＮ１２がＯＦＦしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ１１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ１３の電流駆動能力は低下したままの状態である。又ノードｎ１１も”Ｈ”レベルを維持し、反転アンプＩＮＶ１１の出力ＳＯＵＴはＶＳＳレベルのままとなり、Ｎ型ＭＯＳトランジスタＭＮ１１もＯＦＦし、直流電流は何処にも流れない。

（第２の実施形態）
図５は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ２１、前記ＭＰ２１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ２２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ２３、前記ＭＰ２２及びＭＰ２３が接続されたノードｎ２１を入力とするインバータ回路ＩＮＶ２１より構成され、前記インバータ回路ＩＮＶ２１の出力ＳＯＵＴは前記Ｐ型ＭＯＳトランジスタＭＰ２２のゲートへ入力される。ＩＯノード及びビットラインは図１に示した構成と同一である。

Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ３１〜ＭＦ４８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ２１、ＩＯ１１、ビットラインがＰ型ＭＯＳトランジスタＭＰ２３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ２３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ１１の電位が上昇すると、ＮＯＲゲートＮＯＲ２１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ２３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ２１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ１１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。

次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ２１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ２３の駆動力も上昇し、ノードｎ２１の電位も引き下げられる。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ２１及びＭＰ２２の直列トランジスタを通過する電流以上にメモリトランジスタが電流を流せるためノードｎ２１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ２１の電位が低下するとインバータ回路ＩＮＶ２１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。ＳＯＵＴが”Ｈ”レベルとなるとＰ型ＭＯＳトランジスタＭＰ２２はＯＦＦし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でＰ型ＭＯＳトランジスタＭＰ２２はＯＦＦし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号ＳＡＡＣＴはアクティブのままである。

また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ３１〜ＭＦ４８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ２１、ＩＯ１１、ビットラインがＰ型ＭＯＳトランジスタＭＰ２３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ２１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ２３の電流駆動能力は低下したままの状態である。又ノードｎ２１も”Ｈ”レベルを維持し、反転アンプＩＮＶ２１の出力ＳＯＵＴはＶＳＳレベルのままとなる。

（第３の実施形態）
図６は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、プリチャージ信号ＰＲＣＧをゲート入力とするプリチャージ用Ｐ型ＭＯＳトランジスタＭＰ３３、前記ＭＰ３３が接続されたノードｎ３１を入力とするインバータ回路ＩＮＶ３１、ＩＮＶ３１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ３１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ３２により構成されている。前記インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。ＩＯノード及びビットラインは図１に示した構成と同一である。

Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ５１〜ＭＦ６８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ３１、ＩＯ２１、ビットラインがＰ型ＭＯＳトランジスタＭＰ３３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ３３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ２１の電位が上昇すると、ＮＯＲゲートＮＯＲ３１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ３３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ３１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ２１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。

次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ２１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ２３の駆動力も上昇し、ノードｎ３１の電位も引き下げられる。前記ノード３１の電位がさがるとインバータ回路ＩＮＶ３１の出力ＳＯＵＴの電位が上昇し、Ｎ型ＭＯＳトランジスタＭＮ３１の電流駆動能力が上昇し、ＩＯノードＩＯ２１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ３１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。ノードｎ３１の電位が低下するとインバータ回路ＩＮＶ３１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。

また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ５１〜ＭＦ６８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ３１、ＩＯ２１、ビットラインがＰ型ＭＯＳトランジスタＭＰ３３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ３１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ３３の電流駆動能力は低下したままの状態である。又ノードｎ３１も”Ｈ”レベルを維持し、反転アンプＩＮＶ３１の出力ＳＯＵＴはＶＳＳレベルのままとなる。

（第４の実施形態）
図７は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ４１、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ４３、前記ＭＰ４１及びＭＰ４３が接続されたノードｎ４１を入力とするインバータ回路ＩＮＶ４１、前記インバータ回路ＩＮＶ４１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ４１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ４２より構成されている。ＩＯノード及びビットラインは図１に示した構成と同一である。

Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ７１〜ＭＦ８８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ４１、ＩＯ３１、ビットラインがＰ型ＭＯＳトランジスタＭＰ４３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ４３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ３１の電位が上昇すると、ＮＯＲゲートＮＯＲ４１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ４３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ４１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ３１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。

次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ４１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ４３の駆動力も上昇し、ノードｎ４１の電位も引き下げられる。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ４１を通過する電流以上にメモリトランジスタが電流を流せるためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ４１の電位が低下するとインバータ回路ＩＮＶ４１の出力ＳＯＵＴの電位は上昇し、Ｎ型ＭＯＳトランジスタＭＮ４１の電流駆動能力が上昇し、ＩＯノードＩＯ３１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ４１を通過する電流以上にメモリトランジスタ並びにＮ型ＭＯＳトランジスタＭＮ４１及びＭＮ４２の直列トランジスタが電流を流せるためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ４１の電位が低下するとインバータ回路ＩＮＶ４１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。

また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ７１〜ＭＦ８８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ４１、ＩＯ３１、ビットラインがＰ型ＭＯＳトランジスタＭＰ４３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ４１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ４３の電流駆動能力は低下したままの状態である。又ノードｎ４１も”Ｈ”レベルを維持し、反転アンプＩＮＶ４１の出力ＳＯＵＴはＶＳＳレベルのままとなる。

本発明による半導体集積装置のセンスアンプ回路を示す回路図である。本発明による基準電流発生回路の回路図である。本発明による半導体集積装置のセンスアンプの動作タイミング図である。本発明による半導体集積装置のセンスアンプの動作タイミング図である。本発明による半導体集積装置のセンスアンプ回路を示す回路図である。本発明による半導体集積装置のセンスアンプ回路を示す回路図である。本発明による半導体集積装置のセンスアンプ回路を示す回路図である。

符号の説明

ＭＰ１〜ＭＰｎＰ型ＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３Ｐ型ＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２３Ｐ型ＭＯＳトランジスタ
ＭＰ３３Ｐ型ＭＯＳトランジスタ
ＭＰ４１Ｐ型ＭＯＳトランジスタ
ＭＰ４３Ｐ型ＭＯＳトランジスタ
ＭＮ１〜ＭＮ１ｎＮ型ＭＯＳトランジスタ
ＭＮ２３〜ＭＮ２ｎＮ型ＭＯＳトランジスタ
ＭＮ３１〜ＭＮ３ｎＮ型ＭＯＳトランジスタ
ＭＮ４１〜ＭＮ４ｎＮ型ＭＯＳトランジスタ
ＮＯＲ１ＮＯＲゲート回路
ＮＯＲ１１ＮＯＲゲート回路
ＮＯＲ２１ＮＯＲゲート回路
ＮＯＲ３１ＮＯＲゲート回路
ＮＯＲ４１ＮＯＲゲート回路
ＮＡＮＤ１ＮＡＮＤゲート回路
ＮＡＮＤ２ＮＡＮＤゲート回路
ＮＡＮＤ３ＮＡＮＤゲート回路
ＩＮＶ１〜ＩＮＶ１１インバータ回路
ＩＮＶ２１インバータ回路
ＩＮＶ３１インバータ回路
ＩＮＶ４１インバータ回路
ＭＦ１メモリトランジスタ
ＭＦ２メモリトランジスタ
ＭＦ１１〜ＭＦ２８メモリトランジスタ
ＭＦ３１〜ＭＦ４８メモリトランジスタ
ＭＦ５１〜ＭＦ６８メモリトランジスタ
ＭＦ７１〜ＭＦ８８メモリトランジスタ
ＩＯ１ＩＯノード
ＩＯ１１ＩＯノード
ＩＯ２１ＩＯノード
ＩＯ３１ＩＯノード
ＢＬ１〜ＢＬｎビットラインノード
ＢＬ１１〜ＢＬ１ｎビットラインノード
ＢＬ２１〜ＢＬ２ｎビットラインノード
ＢＬ３１〜ＢＬ３ｎビットラインノード
ＷＬ１〜ＷＬｎワードラインノード
ＳＬ１〜ＳＬｎ／２ソースラインノード
ＹＳＥＬ１〜ＹＳＥＬｎビットライン選択信号
ＳＡＡＣＴセンスアンプイネーブル信号
ＰＲＣＧプリチャージ信号
ＳＥＮＲＥＦ基準電流信号
ＳＯＵＴセンスアンプ出力信号

Claims

メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
入力が第一のノードに接続されたインバータ回路と、前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタとを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
ソースが電源に接続され、前記基準電流発生手段の信号がゲートに入力される第一のＰ型ＭＯＳトランジスタと、
前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに、前記反転アンプの出力がゲートに入力され、前記第一のノードがドレインに接続された第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続され、ソースが電源に接続され、プリチャージ信号がゲートに接続され、前記第一のノードがドレインに接続された第三のＰ型ＭＯＳトランジスタと、
前記第一のＮ型ＭＯＳトランジスタのソースと接地電位の間に直列接続され、前記プリチャージ信号がゲートに接続され、プリチャージの際に前記接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタと、を含み、
前記メモリ素子のビットラインの値を前記第一のノードで検出して、前記インバータ回路の出力信号を前記センスアンプの出力とすることを特徴とする半導体集積装置。
請求項１記載の半導体集積装置において、メモリ素子が不揮発メモリで構成されることを特徴とする半導体集積装置。