JP2009516324A - ビットライン・プリセット回路及びフラッシュメモリ検知手段のための方法 - Google Patents

Abstract

フラッシュメモリアレイは、基準電流が流れる基準ビットラインを具備する。読み出し処理中、読み出しに選択されたビットラインは、電流−電圧変換器と結合する。前記の各電流−電圧変換器は、ビットラインを流れる入力電流を基に出力電圧を生成する。電流−電圧変換器の出力電圧は、基準電流−電圧変換器の出力から得られる基準電圧と比較される。基準電流−電圧変換器の入力は、基準ビットライン上の基準電流よって得られる。基準電流より大きな電流を流すセルはいずれも消去セルとしてみなされる。逆に、基準電流より小さい電流を流すセルはいずれも、プログラムセルとしてみなされる。

Description

本発明は、フラッシュメモリアレイに関するものである。さらに詳細には、本発明は、フラッシュセル出力がメモリアレイ内のビットライン上に検知される前に必要とするプリセット（pre-settlement）時間を減少させるための方法と装置に関する。

先行技術において知られている、以前のプリチャージ手段の多くが、ＣＡＭ、ＤＲＡＭ、ＳＲＡＭ、及びＲＯＭメモリセルのために設計された。これら前記のメモリタイプは、不揮発性メモリのように基準ビットラインを使用することはない。上記メモリの検知手段は、それぞれ選択したセルに接続された、一組の異なるビットライン間の差分を増幅する。

産業上採用されているビットライン・プリチャージ方法の大多数は、短パルスの生成を必要とするとともに、ビットラインをＶ_ＣＣ−Ｖ_ｔ又はＶ_ＣＣに充電する。幾つか知られている手段は、ターゲットビットラインをＶ_ＣＣ−｜Ｖ_ｔ｜又はＶ_ＣＣ−２｜Ｖ_ｔ｜にプリチャージする。特許文献１は、ビットラインをＶ_ＣＣ−｜Ｖ_ｔｎ｜にプリチャージするＮＡＮＤ型フラッシュメモリ手段を示している。特許文献２は、拡張プレートラインがＥＥＰＲＯＭメモリセルのソース側で使用される手段を開示している。プリチャージの間、上記プレートラインはサブストレート・キャパシタンスによって接続される。ワードラインが“ハイ”になった場合、メモリセルのソース側及びドレイン側の電圧レベルが等しくなる。
米国特許第６２４００２０号明細書 米国特許第５１０５３５４号明細書

本発明におけるフラッシュメモリアレイは、基準電流が流れる基準ビットラインを具備している。読み出し処理中、読み出しに選択されたビットラインは、電流−電圧変換器に接続される。各電流−電圧変換器は、ビットラインを流れる入力電流を基に出力電圧を生成する。電流−電圧変換器の出力電圧は、基準電流−電圧変換器の出力から得られる、基準電圧と比較される。基準電流−電圧変換器の入力は、基準ビットライン上の基準電流よって駆動される。基準電流より大きい電流を流すセルはいずれも、消去セルとしてみなされる。逆に、基準電流より小さい電流を流すセルはいずれも、プログラムセルとしてみなされる。

図１は、本発明によるフラッシュメモリ検知手段のためのビットライン・プリセット（pre-settlement）回路の概略図である。
当業者にとって、本発明の以下の記載は単なる実施形態であり、いかなる方法にも限定されないことは自明である。
本発明の他の実施形態は、当業者に対してそれ自体を容易に示唆する。

“フラッシュ”という用語は、多くの場合ページ単位、セクタ単位、又はアレイ全体ベースで消去されるバルク（bulk）であるメモリを指すが、この用語は、一般的に当業者では電気的消去可能（及び再プログラム可能）な不揮発性メモリ技術を指すのに使用され、特別な消去手段は考慮されない。ＳＯＮＯＳ、非水晶型、及び他の不揮発性トランジスタのような他のフラッシュ技術が同様に知られているが、最も一般的なフラッシュメモリデバイスは、フローティングゲート・トランジスタを具備している。

高速フラッシュデバイスにおける読み出し速度要求に応じるためには、読み出しアクセス時間を減少させることが望ましい。本発明によって提供される解決方法は、ターゲットビットラインの電圧レベルを基準ビットラインの電圧レベルと等しくすることであり、これによって最悪でも読み出しアクセス時間を約５ｎｓ減少させる。

読み出し処理中、読み出しに選択されたビットラインは、電流−電圧変換器と接続される。各電流−電圧変換器は、ビットラインを流れる入力電流を基に出力電圧を生成する。前記電流−電圧変換器の出力電圧は、基準電流−電圧変換器の出力から得られる基準電圧と比較される。基準電流−電圧変換器の入力は、基準ビットライン上の基準電流によって駆動される。基準電流より大きい電流を流すセルはいずれも、消去セルとしてみなされる。逆に、基準電流よりも少ない電流を流すセルはいずれも、プログラムセルとしてみなされる。

図１を参照すると、１個の電流−電圧変換器１０が、基準ビットライン１２を介して基準セルに接続されるとともに、セル電流−電圧変換器１４は、上記ビットライン１６を介して検知されているセルに接続されている。図１では、検知されているセルは、電流Ｉ_Ｃｅｌｌによって表されている。基準電圧−電流変換器は、基準ビットライン１２に接続された１個の入力を持つｎチャネルＭＯＳトランジスタ２０ｒに対して直列なダイオード接続されたｐチャネルＭＯＳトランジスタ１８ｒを具備している。インバータは、基準ビットライン１２に接続された１個の入力及びｎチャネルＭＯＳトランジスタ２０ｒのゲートと結合した１個の出力とを有するｎチャネルＭＯＳトランジスタ２４ｒに対して直列なｐチャネルＭＯＳトランジスタ２２ｒから構成されている。出力電圧は、ＭＯＳトランジスタ１８ｒ及び２０ｒの共通ドレイン接続で得られる。

前記基準電圧−電流変換器のように、メモリアレイの各ビットラインと接続された電流−電圧変換器は、ビットライン１６と接続されたｎチャネルＭＯＳトランジスタ２０に対して直列なダイオード接続されたｐチャネルＭＯＳトランジスタ１８を具備している。インバータは、基準ビットライン１６と接続された１個の入力とｎチャネルＭＯＳトランジスタ２０のゲートに接続された１個の出力とを有するｎチャネルＭＯＳトランジスタ２４に対して直列なｐチャネルＭＯＳトランジスタから構成されている。

前記基準セルビットラインは、同様に単一（unity）ゲインバッファ２６に接続されている。単一ゲインバッファ２６は、基準ビットライン電圧を基準電圧にプリチャージするための感度増幅器に隣接する、全ての電流−電圧変換器に対する基準ビットライン電圧を駆動する。ｎチャネルＭＯＳトランジスタ２８とｐチャネルＭＯＳトランジスタ３０とコントロール信号によって制御されるインバータ３２とから構成されるフルパスゲートは、非イコライゼーションフェーズの間ドライバの出力から各検知ビットラインを分離する。基準電流は、基準ビットライン１２を通じて流れる。基準電流は、消去セル電流とプログラムセル電流の間の約中間に選ばれる。たとえば、消去セル電流が１５μＡで、かつプログラムセル電流が０のメモリアレイでは、基準ビットライン１２の基準電流は、７.５μＡに選ばれる。

コントロール信号は、短いプリチャ−ジ期間中（たとえば、新しいアドレスにアクセスを開始してから１０ｎｓ）、アサート（assert）される。この時間の間、検知ビットライン１６は、単一ゲインバッファ２６によって、前記電圧レベルが基準ビットライン１２の電圧レベルに近づけられる。これは、アレイセルのＶ_ｔと選択されたワードラインの電圧レベルとに関係なく、中間レベル（たとえば、７.５μＡ）のセル電流を検知することと同等である。
コントロール信号がディアサート（deassert）された後、セルビットライン１６で検知された電流は、セル電流−電圧変化器１４で検知電圧が生成される要因となる。検知されたセル電流が、基準電流より大きい場合、プリチャージ期間中、前記電圧はビットライン上のプリセット電圧より大きくなる。
逆に、検知された電流が基準電流より小さい場合、プリチャージ期間中、前記電圧はビットライン上のプリセット電圧より小さくなる。

プリチャージ期間の終了後、選択されたフラッシュセルによって流れる電流に関係する、ダイオード接続されたｐチャネルＭＯＳトランジスタ１８のドレインにおける電圧は、基準ビットライン１２によって流れる電流に関係する、ダイオード接続されたｐチャネルＭＯＳトランジスタ１８ｒのドレインにおける電圧と、コンパレータ３４によって比較される。コンパレータ３４の出力は、選択されたフラッシュメモリセルに格納されたデータビットを表すとともに、インバータ３６及び３８を具備するデータラッチ部へラッチされる。上記データは、ｎチャネルＭＯＳトランジスタ４０とｐチャネルＭＯＳトランジスタ４２とデータストロボ信号によってコントロールされるインバータ４４とから制御されるフルパスゲ−トを通じて検出される。

本発明によって実行される方法でなければ、最悪の場合、ビットライン１６を検知するため、ビットラインは、電流−電圧変換器によってＶ_ＣＣ−｜Ｖ_ｔｐ｜の電圧に引き上げなければならない。Ｖ_ｔｐは、電流−電圧変換器内のＰＭＯＳデバイスの閾値電圧である。検知ビットライン１６を基準セルビットライン１２の電圧レベルより小さくなるように消去セルが放電するには、１０ｎｓ以上の時間がかかる。

本発明のイコライゼーション手段は、検知ビットライン電圧がオーバーシュート又はアンダーシュートをせずに、読み出しを実行する。検知ビットライン電圧は、ワードラインがアップ及び読み出しされる前にセット（settle）される。一旦ワードラインが準備されると、コントロ−ル信号は、“ロー”になり、それ自身によって検知動作を行う。

本発明の構成で１つの利点は、検知ビットラインの電圧レベルを２個の可能な目標レベルの間にあらかじめ設定することである。本手段は最悪な条件を緩和する。

本発明の実施形態及び応用を図示しかつ記載したが、本発明の概念から逸脱せずに前記したものより多くの改良が可能であることは当業者にとって自明である。従って、本発明は、添付の特許請求項の範囲の趣旨を除いて限定されない。

本発明によるフラッシュメモリ検知手段のためのビットライン・プリセット（pre-settlement）回路の概略図。

符号の説明

１０ 電流−電圧変換器
１２ 基準ビットライン
１４ セル電流−電圧変化器
１６ セルビットライン
１８ ｐチャネルＭＯＳトランジスタ
２０ ｎチャネルＭＯＳトランジスタ
２２ ｐチャネルＭＯＳトランジスタ
２４ ｎチャネルＭＯＳトランジスタ
２６ 単一ゲインバッファ
２８ ｎチャネルＭＯＳトランジスタ
３０ ｐチャネルＭＯＳトランジスタ
３２ インバータ
３４ コンパレータ
３６ インバータ
３８ インバータ
４０ ｎチャネルＭＯＳトランジスタ
４２ ｐチャネルＭＯＳトランジスタ
４４ インバータ

Claims (4)

1. 消去状態において消去電流を流すとともに、プログラム状態においてプログラム電流を流す少なくとも１個のフラッシュメモリセルと、
   少なくとも１個のフラッシュセル接続されたセルビットラインと、
   少なくとも１個のフラッシュメモリセルの、消去電流とプログラム電流間のほぼ中間に選択された基準電流を流す基準ビットラインと、
   前記セルビットラインに接続されたセル電流−電圧変換器と、
   前記基準ビットラインに接続された基準電流−電圧変換器と、
   ビットライン・プリチャージ期間に、前記基準電流−電圧変換器からセルビットラインへの基準出力電圧を選択的に接続されるセルビットライン・プリチャージ回路と、
   を具備することを特徴とするフラッシュメモリ・ビットライン・プリセット回路。
2. 前記セルビットライン・プリチャージ手段は、
   出力及び前記基準ビットラインに接続された入力を有するバッファ増幅器と、
   前記バッファ増幅器の出力に接続された入力、セルビットラインに接続された出力、及びプリチャージ信号ラインに接続されたコントロ−ル入力を有するフルパスゲ−トと、
   を具備することを特徴とする請求項１に記載のフラッシュメモリビットライン・プリセット回路。
3. 前記セル電流−電圧変換器に接続された第１入力、基準電流−電圧変換器に接続された第２入力、及び出力を有するコンパレータと、
   前記コンパレータの出力に接続されたデータラッチ部とを、
   さらに具備することを特徴とする請求項１に記載のフラッシュメモリ・ビットライン・プリセット回路。
4. 前記コンパレータの出力に接続された入力、データラッチ部に接続された出力、及び読み出しストロボ信号ラインに接続されたコントロ−ル入力を有するフルパスゲートを、
   さらに具備することを特徴とする請求項３に記載のフラッシュメモリ・ビットライン・プリセット回路。

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