KR101150432B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 비트라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록; 주변 온도에 따라 변경되는 제 1 센싱 제어신호에 응답하여 센싱노드에 프리차지된 전압을 선택된 비트라인으로 전달하여 상기 선택된 비트라인을 일정 전압으로 프리차지하고, 비트라인 전압 이벨류에이션 동작에 의해 변경된 비트라인 전압을 제 2 센싱 제어신호에 응답하여 상기 센싱노드로 전달하는 센싱회로; 상기 센싱노드로 전달된 비트라인의 전압을 센싱하고, 센싱결과에 대응되는 데이터를 저장하거나 상기 선택된 메모리 셀에 저장할 데이터를 임시 저장하는 페이지 버퍼들; 상기 제 1 센싱 제어신호의 전압 레벨을 주변 온도에 따라서 변경하여 제공하는 센싱신호 공급회로; 및 상기 센싱신호 공급 회로와 페이지 버퍼들을 제어하는 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 F-N 터널링을 통해 프로그램되거나, 소거된다. 프로그램 동작에 의해 플로팅 게이트에 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 플로팅 게이트에 축적된 전자의 양에 따라 메모리 셀의 문턱전압이 달라지며, 독출 동작에 의해 검출된 문턱전압의 레벨에 따라 데이터가 결정된다.
반도체 메모리 장치의 메모리 셀에 데이터를 프로그램하기 위해서는, 선택된 워드 라인으로 고전압(예를 들면, 20V)을 인가한다. 프로그램 동작에 의해서 선택된 메모리 셀의 문턱 전압은 더 높은 레벨로 변화되는 반면, 비선택된 메모리 셀들의 문턱 전압들은 변화되지 않는다. 프로그램 된 메모리 셀들의 문턱전압에 따라서 각각의 메모리 셀에 저장된 데이터가 결정된다.
상기한 반도체 메모리 장치의 메모리 셀들은 각각의 특성에 따라서 프로그램할 때와, 데이터를 독출할 때의 온도 차이에 따라 데이터를 읽을 때의 오류 확률이 높아지기도 하고 낮아지기도 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치에서는 데이터를 독출할 때, 온도에 관계없이 일정한 전압을 이용해서 비트라인을 프리차지하는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
비트라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록; 주변 온도에 따라 변경되는 제 1 센싱 제어신호에 응답하여 센싱노드에 프리차지된 전압을 선택된 비트라인으로 전달하여 상기 선택된 비트라인을 일정 전압으로 프리차지하고, 비트라인 전압 이벨류에이션 동작에 의해 변경된 비트라인 전압을 제 2 센싱 제어신호에 응답하여 상기 센싱노드로 전달하는 센싱회로; 상기 센싱노드로 전달된 비트라인의 전압을 센싱하고, 센싱결과에 대응되는 데이터를 저장하거나 상기 선택된 메모리 셀에 저장할 데이터를 임시 저장하는 페이지 버퍼들; 상기 제 1 센싱 제어신호의 전압 레벨을 주변 온도에 따라서 변경하여 제공하는 센싱신호 공급회로; 및 상기 센싱신호 공급 회로와 페이지 버퍼들을 제어하는 제어로직을 포함한다.
상기 센싱신호 공급 회로는, 상기 제어로직으로부터 입력되는 제어신호에 응답하여 센싱전압을 출력하는 센싱전압 생성부; 및 상기 센싱전압 생성부가 출력하는 센싱전압을 주변 온도에 따라 변경하여 센싱신호로서 출력하는 센싱신호 제어부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
데이터 독출을 위해서 비트라인을 주변 온도와 관계없이 일정한 전압으로 프리차지하는 비트라인 프리차지 단계; 상기 비트라인에 연결되는 셀 스트링의 메모리 셀들 중 선택된 메모리 셀에 독출전압을 인가하고, 나머지 메모리 셀들에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 유지시키거나 변경시키는 이벨류에이션 단계; 및 상기 이벨류에이션 단계에 의해 변경되거나 유지된 비트라인 전압을 센싱 하여, 센싱 결과에 따른 데이터를 저장하는 센싱 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 데이터를 독출할 때, 온도에 관계없이 일정한 전압을 이용해서 비트라인을 프리차지함으로써 온도에 따라 메모리 셀의 문턱전압이 변경되는 것을 최소화 한다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.
도 2는 1의 메모리 블록의 셀 스트링과 페이지 버퍼의 연결 관계를 설명하기 위한 도면이다.
도 3a는 도 1의 전압 공급 회로를 나타낸다.
도 3b는 도 3a의 센싱신호 출력 회로를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), 주변 회로(130), 전압 공급 회로(140) 및 제어로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 블록(BK)들을 포함한다. 각각의 메모리 블록은 셀 스트링들을 포함한다. 셀 스트링들은 복수개의 메모리 셀들을 포함하고, 각각이 비트라인(Bit Line; BL)에 연결된다.
페이지 버퍼 그룹(120)은 복수개의 페이지 버퍼(PB)를 포함한다. 각각의 페이지 버퍼(PB)는 비트라인(BL)에 연결되고, 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출할 때 동작한다.
주변 회로(130) 메모리 셀 어레이(110)의 메모리 블록(BK)들의 메모리 셀들을 선택하고, 페이지 버퍼 그룹(120)과 함께 데이터의 프로그램, 독출 동작 등을 위해 동작하는 적어도 하나의 회로를 포함한다. 주변 회로(130)는 예를 들어 X 디코더 등을 포함한다.
전압 공급 회로(140)는 프로그램 동작과 독출 동작 등을 위해서 필요한 동작 전압, 예를 들어 프로그램 전압(Vpgm), 독출전압(Vread), 패스전압(Vpass)등을 생성한다. 또한 전압 공급 회로(140)는 제어로직(150)으로부터 출력되는 제어신호들 중 일부의 전압 레벨을 조절하여 출력하는 회로들도 포함한다.
제어로직(150)은 주변회로(130)와 페이지 버퍼 그룹(120)의 동작 제어를 위한 제어신호를 출력한다.
메모리 블록(BK)의 셀 스트링과 페이지 버퍼(PB)의 연결은 다음과 같다.
도 2는 1의 메모리 블록의 셀 스트링과 페이지 버퍼의 연결 관계를 설명하기 위한 도면이다.
앞서 설명한 바와 같이 메모리 블록(BK)들은 복수개의 셀 스트링들을 포함한다. 도 2에는 대표적으로 하나의 셀 스트링 및 셀 스트링과 연결된 비트라인에 연결되는 페이지 버퍼를 간략히 나타낸다.
도 2를 참조하면, 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)와 제 0 내지 제 31 메모리 셀(C0 내지 C31)들을 포함한다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)의 사이에 직렬로 연결된다.
드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 각각 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(BL)에 연결되고, 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
그리고 비트라인(BL)에 연결되는 페이지 버퍼(PB)는 센싱부(121)와 프리차지부(122) 및 래치부(123)를 포함한다.
센싱부(121)는 비트라인(BL)의 전압에 따라 센싱노드(SO)를 연결한다. 또한 센싱노드(SO)에 프리차지된 전압을 이용해서 비트라인을 프리차지하기도 한다. 이를 위해서 센싱부(121)는 제 1 NMOS 트랜지스터(N1)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 비트라인(BL)과 센싱노드(SO)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 센싱신호(PBSENSE)가 입력된다. 센싱신호(PBSENSE)의 전압 레벨에 따라서 비트라인(BL)에 프리차지되는 전압이 제어된다.
프리차지부(122)는 프리차지 제어신호(PRECH)에 응답하여 센싱노드(SO)를 프리차지한다. 프리차지부(122)는 PMOS 트랜지스터(P)를 포함한다.
PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에 프리차지 제어신호(PRECH)가 입력된다.
래치부(123)는 프로그램할 데이터를 임시 저장하거나, 메모리 셀에 저장된 데이터를 독출하여 저장하는 래치회로를 포함한다.
래치부(123)는 제 2 및 제 3 NMOS 트랜지스터(N2, N3)와 래치회로(L)를 포함한다.
래치회로(L)는 노드(QC)와 노드(QC_N)의 사이에 두 개의 인버터로 구성된다.
제 2 NMOS 트랜지스터(N2)는 노드(QC_N)와 접지노드의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트는 센싱노드(SO)에 연결된다.
제 3 NMOS 트랜지스터(N3)는 센싱노드(SO)와 노드(QC_N)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 전송신호(TRAN)가 입력된다.
도 2의 페이지 버퍼(PB)는 본 발명의 설명을 위해서 필요한 부분만을 나타낸 것이다.
상기한 페이지 버퍼(PB)를 이용해서 데이터를 독출하는 방법은 다음과 같다.
예를 들어, 제 0 메모리 셀(C0)에 저장된 데이터를 독출하기 위해서 제어로직(150)은 로우 레벨의 프리차지 제어신호(PRECH)를 출력한다.
로우 레벨의 프리차지 제어신호(PRECH)에 따라서 PMOS 트랜지스터(P)가 턴온 된다. PMOS 트랜지스터(P)가 턴온 되면, 센싱노드(SO)에 전원전압이 입력되므로 센싱노드(SO)가 전원전압으로 프리차지된다.
센싱노드(SO)가 프리차지된 상태에서, 제어로직(150)은 센싱신호(PBSENSE)가 V1 레벨로 출력되게 한다. 이를 위해서 제어로직(150)은 전압 공급 회로(140)를 제어하여 V1 레벨의 센싱신호(PBSENSE)가 출력되게 한다.
센싱신호(PBSENSE)가 V1 레벨로 입력되면, 트랜지스터의 특성에 따라 비트라인(BL)에는 전압(V1-Vt)이 프리차지된다. Vt는 제 1 NMOS 트랜지스터(N1)의 문턱전압이다.
비트라인(BL)이 전압(V1-Vt)로 프리차지된 후에, 제어로직(150)은 센싱신호(PBSENSE)를 로우 레벨로 변경하여 센싱노드(SO)와 비트라인(BL)의 연결을 해제한다.
그리고 제 0 워드라인(WL0)에 독출전압(Vread)을 제공하고, 나머지 워드라인들(WL1 내지 WL31)에 패스전압(Vpass)을 인가한다. 그리고 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL)에 전원전압이 인가된다.
독출전압(Vread)과 패스전압(Vpass) 및 전원전압들은 전압 공급 회로(140)로부터 제공된다.
제 0 메모리 셀(C0)의 문턱전압이 독출전압(Vread)보다 낮으면 제 0 메모리 셀(C0)은 턴온 된다. 이에 따라 비트라인(BL)에 프리차지되었던 전압(V1-Vt)은 디스차지된다.
반면 제 0 메모리 셀(C0)의 문턱전압이 독출전압(Vread)보다 높으면 제 0 메모리 셀(C0)은 턴 오프된다. 이에 따라 비트라인(BL)에 프리차지되었던 전압(V1-Vt)은 그대로 유지된다.
상기 제 0 메모리 셀(C0)의 문턱전압에 따라서 비트라인(BL)의 전압을 유지시키거나 변경시키는 것을 이벨류에이션(Evaluation)이라고 한다.
이벨류에이션 이후, 제어로직(150)은 프리차지 제어신호(PRECH)를 로우 레벨로 다시 인가한다. 이에 따라 센싱노드(SO)는 전원전압으로 프리차지된다.
그리고 제어로직(150)은 센싱신호(PBSENSE)가 V2 레벨로 출력되게 전압 공급 회로(140)를 제어한다. V2 레벨은 V1 레벨보다 낮은 전압 레벨이다.
센싱신호(PBSENSE)가 전압(V2) 레벨로 인가되었을 때, 비트라인(BL)이 전압(V1-Vt)로 유지되어 있다면 제 1 NMOS 트랜지스터(N1)는 턴온 되지 않는다. 이에 따라 센싱노드(SO)는 프리차지상태로 유지된다.
그러나 비트라인(BL)이 디스차지되었다면 제 1 NMOS 트랜지스터(N1)는 턴온 되고, 센싱노드(SO)가 비트라인(BL)과 연결된다. 센싱노드(SO)가 비트라인(BL)과 연결되면, 비트라인(BL)은 디스차지 상태이므로 센싱노드(SO)에 프리차지된 전원전압의 차지쉐어링이 발생되어 센싱노드(SO)의 전압이 낮아진다.
센싱노드(SO)가 전원전압이면, 제 2 NMOS 트랜지스터(N2)가 턴온 되므로 노드(QC_N)가 접지노드에 연결된다. 그러나 센싱노드(SO)의 전압이 낮아지면 제 2 NMOS 트랜지스터(N2)는 턴온 되지 않는다.
한편, 반도체 메모리 장치(100)의 메모리 셀들의 문턱전압은 주변의 온도에 따라서 변동되는 특성을 갖는다. 이러한 문제 해결을 위해서 워드라인에 인가하는 독출전압(Vread)의 전압을 주변 온도에 따라서 변경하는 방법 등이 사용되고 있다.
메모리 셀의 문턱전압의 변동폭이 적은 경우에는 독출전압(Vread)을 변경하는 방법으로 충분히 보상되지 못할 수도 있다.
따라서 본 발명의 실시 예에서는, 전압 공급 회로(140)에서 제공하는 센싱신호(PBSENSE)의 전압 레벨 제어한다. 이에 따라 데이터 독출시에 비트라인(BL)에 프리차지되는 전압이 일정하게 제어될 수 있다. 비트라인(BL)에 프리차지되는 전압이 일정해지면 메모리 셀의 문턱전압의 변동폭이 적은 경우에 주변 온도에 대한 보상효과를 높일 수 있다.
도 3a는 도 1의 전압 공급 회로를 나타내고, 도 3b는 도 3a의 센싱신호 출력 회로를 설명하기 위한 도면이다.
도 3a를 참조하면, 전압 공급 회로(140)는 동작 전압을 생성하는 동작 전압 공급 회로(141) 및 센싱신호 출력 회로(142)를 포함한다.
동작 전압 공급 회로(141)는 반도체 메모리 장치(100)의 프로그램, 독출, 소거 동작 등을 위해서 필요한 전압, 예를 들어 프로그램 전압(Vpgm), 패스전압(Vpass), 독출전압(Vread) 등을 생성한다.
그리고 센싱신호 출력 회로(142)는 제어로직(150)으로부터의 인에이블 신호에 응답하여 센싱신호(PBSENSE)를 출력한다. 센싱신호 출력회로(142)가 출력하는 센싱신호(PBSENSE)는 다양한 전압레벨로 출력된다. 예를 들어 전원전압, 전압(V1), 또는 전압(V2) 등의 레벨로 출력될 수 있다.
본 발명의 실시 예에서는 전압(V1)의 전압 레벨을 제어함으로써, 비트라인(BL)에 프리차지하는 전압을 일정하게 유지시킨다.
이를 위한 센싱신호 출력 회로(142)의 전압(V1)을 출력하는 회로는 도3b와 같다.
도 3b를 참조하면, 전압(V1)을 출력하기 위한 회로는 센싱전압 생성부(142a)와 센싱신호 제어부(142b)를 포함한다.
센싱전압 생성부(142a)는 제어로직(150)으로부터의 인에이블 신호(EN)에 응답하여 센싱신호(PBSENSE)로 사용하기 위한 센싱전압(Vsen)을 생성하고, 센싱신호 제어부(142b)는 센싱전압을 온도에 따라 변경시켜 센싱신호(PBSENSE)로서 출력한다.
센싱전압 생성부(142a)는 제 1 비교기(COM1)와 제 1 저항(R1) 및 가변저항(Ra)을 포함하고, 센싱신호 제어부(142b)는 제 4 NMOS 트랜지스터(N4)와 제 2 비교기(COM2) 및 제 2 저항(R2)을 포함한다.
제 1 저항과 가변저항(Ra)은 1 비교기(COM1)의 출력단과 접지노드 사이에 직렬로 연결된다. 그리고 가변저항(Ra)에 의해서 센싱전압(Vsen)이 출력되고, 가변저항(Ra)에 의해 피드백전압(Vf)이 생성된다.
피드백 전압(Vf)은 제 1 비교기(COM1)의 비반전 단자(-)로 입력되고, 제 1 비교기(COM1)의 반전 단자(+)에는 기준전압(Vref)이 입력된다.
제 1 비교기(COM1)는 기준전압(Vref)이 피드백 전압(Vf)보다 높으면 하이 레벨 신호를 출력하고, 기준전압(Vref)이 피드백 전압(Vf)보다 낮으면 로우 레벨 신호를 출력한다.
제 1 비교기(COM1)의 출력이 제 1 저항(R1)과 가변저항(Ra)에 의해서 분배되어 센싱전압(Vsen)이 된다. 센싱전압(Vsen)은 앞서 언급한 바와 같이 전압(V1)이 된다.
그리고 센싱전압(Vsen)은 센싱신호 제어부(142b)의 제 4 NMOS 트랜지스터(N4)의 게이트로 입력된다. 제 4 NMOS 트랜지스터(N4)와 제 2 저항은 전원전압과 접지노드 사이에 직렬로 연결된다.
그리고 제 4 NMOS 트랜지스터(N4)와 제 2 저항(R2)의 접속점에서 출력되는 전압이 제 2 비교기(COM2)의 반전단자(+)로 입력된다.
제 2 비교기(COM2)는 비반전 단자(-)가 출력단과 연결되어 있다. 이러한 형태의 제 2 비교기(COM2)는 반전 단자(+)로 입력되는 전압을 그대로 출력하는 버퍼의 역할을 한다.
제 2 비교기(COM2)가 출력하는 전압이 센싱신호(PBSENESE)의 전압레벨이 된다.
센싱신호 제어부(142b)는 제 4 NMOS 트랜지스터(N4)와 제 2 저항(R2)의 저항값이 주변 온도에 따라서 변경된다. 따라서 센싱신호 제어부(142b)는 주변 온도에 따라 조절되는 전압을 갖는 센싱신호(PBSENSE)를 출력한다. 즉, 전압(V1)이 주변 온도에 따라 변경된다.
따라서 센싱신호(PBSENSE)를 전압(V1)으로 제공할 때, 전압(V1)이 주변 온도에 따라 변경되는 것이다.
도 2에 나타난 페이지 버퍼(PB)를 다시 참조할 때, 도 3b에서 제공하는 주변 온도에 따라 변경되는 전압(V1)으로 센싱신호(PBSENSE)가 인가된 상태에서 비트라인(BL)이 프리차지된다.
비트라인(BL)에 프리차지되는 전압(V1-Vt)에서 주변 온도에 따라서 전압(Vt)은 변경된다. 따라서 비트라인(BL)에 프리차지되는 전압이 주변 온도에 따라서 변경되었었다.
그러나 문턱전압(Vt)이 변경되는 만큼 전압(V1)을 변경한다면, 비트라인(BL)에 프리차지하는 전압을 일정하게 유지할 수 있다.
즉, 도 3b에 나타난 바와 같이 전압(V1)으로 인가되는 센싱신호(PBSENSE)가 온도에 따라 변경되므로 문턱전압(Vt)의 변경을 보상함으로써 전압(V1-Vt)이 비트라인(BL)에 프리차지되게 한다.
데이터를 독출할 때, 비트라인(BL)에 프리차지되는 전압이 일정해지면 온도에 따라 메모리 셀의 문턱전압이 다르게 독출되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : 주변 회로
140 : 전압 공급 회로 141 : 동작 전압 공급 회로
142 : 센싱신호 출력회로 142a : 센싱전압 생성부
142b : 센싱신호 제어부 150 : 제어로직

Claims (7)

  1. 삭제
  2. 비트라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록;
    주변 온도에 따라 변경되는 제 1 센싱 제어신호에 응답하여 센싱노드에 프리차지된 전압을 선택된 비트라인으로 전달하여 상기 선택된 비트라인을 일정 전압으로 프리차지하고, 비트라인 전압 이벨류에이션 동작에 의해 변경된 비트라인 전압을 제 2 센싱 제어신호에 응답하여 상기 센싱노드로 전달하는 센싱회로;
    상기 센싱노드로 전달된 비트라인의 전압을 센싱하고, 센싱결과에 대응되는 데이터를 저장하거나 상기 선택된 메모리 셀에 저장할 데이터를 임시 저장하는 페이지 버퍼들;
    상기 제 1 센싱 제어신호의 전압 레벨을 주변 온도에 따라서 변경하여 제공하는 센싱신호 공급회로; 및
    상기 센싱신호 공급 회로와 페이지 버퍼들을 제어하는 제어로직을 포함하고,
    상기 센싱 신호 공급 회로는,
    상기 제어로직으로부터 입력되는 제어신호에 응답하여 센싱전압을 출력하는 센싱전압 생성부; 및
    상기 센싱전압 생성부가 출력하는 센싱전압을 주변 온도에 따라 변경하여 센싱신호로서 출력하는 센싱신호 제어부를 포함하는 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 센싱전압 생성부는,
    제 1 기준전압과 제 1 분배전압을 비교하고, 그 결과에 따른 제어전압을 출력하는 제 1 비교기; 및
    상기 제 1 비교기가 출력하는 제어전압을 분배하여 상기 제 1 분배전압 및 상기 센싱전압을 생성하는 복수개의 저항소자를 포함하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 센싱신호 제어부는,
    전원전압과 제 1 노드 사이에 연결되고, 주변 온도에 따라 문턱전압이 변경되며 상기 센싱전압에 따라 턴온되는 정도가 달라지는 트랜지스터; 및
    상기 제 1 노드와 접지노드 사이에 연결되는 저항을 포함하고,
    상기 제 1 노드에서 온도에 따라 변경되는 센싱신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 데이터 독출을 위해서 비트라인을 주변 온도와 관계없이 일정한 전압으로 프리차지하는 비트라인 프리차지 단계;
    상기 비트라인에 연결되는 셀 스트링의 메모리 셀들 중 선택된 메모리 셀에 독출전압을 인가하고, 나머지 메모리 셀들에 패스전압을 인가하여 상기 선택된 메모리 셀의 프로그램 상태에 따라 비트라인 전압을 유지시키거나 변경시키는 이벨류에이션 단계; 및
    상기 이벨류에이션 단계에 의해 변경되거나 유지된 비트라인 전압을 센싱 하여, 센싱 결과에 따른 데이터를 저장하는 센싱 단계를 포함하고,
    상기 비트라인 프리차지 단계에서,
    상기 비트라인과 연결되는 페이지 버퍼의 센싱노드를 프리차지하는 단계; 및
    상기 비트라인과 센싱노드 사이에 연결되는 트랜지스터의 게이트에 주변 온도에 따라 변경되는 제 1 센싱전압을 인가하여 상기 비트라인과 상기 센싱노드를 연결하여 상기 비트라인을 프리차지하는 단계를 포함하고,
    상기 제 1 센싱 전압은 센싱전압 생성부에서 출력되는 센싱전압을 입력받아 주변온도에 따라 변경하여 출력하는 센싱신호 제어부의 출력전압인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 센싱 단계에서,
    상기 센싱노드를 프리차지하는 단계;
    상기 비트라인과 센싱노드 사이에 연결되는 트랜지스터에 상기 제 1 센싱전압보다 낮은 제 2 센싱전압을 인가하는 단계;
    상기 제 2 센싱전압에 의해서 상기 트랜지스터가 턴온 또는 턴 오프되어 상기 센싱노드의 프리차지 전압이 유지되거나 디스차지되는 단계; 및
    상기 센싱노드의 전압을 센싱하고, 센싱결과에 따른 데이터를 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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