KR20080060622A - 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법 - Google Patents

불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치는 메모리 셀 어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와, 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 페이지 버퍼를 구비한 것을 특징으로 한다.
데이터 독출, 프로그램 검증, 비트라인 커플링

Description

불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법{The non volatile memory device and method for reading out data and method for verifying programming thereof}
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 독출 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.
<도면의 주요 부분에 대한 설명>
100: 메모리 셀 어레이
110: 비트라인 선택부
120: 레지스터부
122: 제1 레지스터
126: 제2 레지스터
본 발명은 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것으로, 더욱 상세하게는 비트라인 간의 커플링의 영향을 받지 않도록 구성한 불휘발성 메모리 장치와 그 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것이다.
종래의 불휘발성 메모리 장치는 하나의 감지노드를 통하여 이븐 비트라인과 오드 비트라인에 대해 프로그램하고 프로그램 여부를 검증하는 방식을 사용함으로써 해당 동작들을 수행하는데 많은 시간이 소요되고 있다.
또한, 독출 또는 검증 과정 중 센싱 구간에서는 통상적으로 비트라인이 플로팅 상태를 유지하도록 하며, 이때 인접한 두 비트라인에 각각 프로그램된 셀과 소거된 셀을 포함하는 워드라인이 선택된 경우에는 두 비트라인간에 커플링 커패시터의 영향을 받아 다른 비트라인 레벨에 변화를 주어 독출 동작 결과 원래 저장된 데이터와 다른 결과를 출력할 수 있다. 특히, 최근 하나의 셀에 여러 개의 비트를 저장하는 멀티 레벨 셀의 기술을 적용하게 되면서, 하나의 셀이 나타내는 셀의 상태는 더욱 많아지게 되며, 이에 따라 셀의 상태를 구분짓는 문턱전압의 간격은 크게 감소하고 있는 상태이다. 따라서, 비트라인간 커플링에 의해 오동작이 일어날 가능성은 더욱 높아지고 있다.
상술한 문제점을 해결하기 위하여, 본원 발명은 각 비트라인 별로 데이터 저장용 레지스터가 접속되는 것을 특징으로 하는 페이지 버퍼를 포함한 불휘발성 메 모리 장치를 제공하는 것을 목적으로 한다. 또한, 이븐 비트라인과 오드 비트라인에 대해 동시에 프리차지시키고 동시에 비트라인 레벨을 평가하는 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 메모리 셀 어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와, 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 페이지 버퍼를 구비한 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 데이터 독출 방법은 이븐 비트라인 및 오드 비트라인 쌍을 하이 레벨의 특정 전압레벨로 프리차지시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부가 평가되는 단 계와, 상기 이븐 비트라인과 이븐 감지노드를 접속시켜 특정 셀의 전압 레벨을 페이지 버퍼에 포함된 제1 레지스터에 인가하는 단계와, 상기 오드 비트라인과 오드 감지노드를 접속시켜 특정 셀의 전압 레벨을 페이지 버퍼에 포함된 제2 레지스터에 인가하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 검증 방법은 이븐 비트라인 및 오드 비트라인 쌍을 하이 레벨의 특정 전압레벨로 프리차지시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 검증하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하는 단계와, 상기 이븐 비트라인과 이븐 감지노드를 접속시켜 특정 셀의 전압 레벨을 페이지 버퍼에 포함된 제1 레지스터에 인가하는 단계와, 상기 오드 비트라인과 오드 감지노드를 접속시켜 특정 셀의 전압 레벨을 페이지 버퍼에 포함된 제2 레지스터에 인가하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이 다.
상기 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 이븐 비트라인(BLe)과 연결되어 특정 데이터를 저장하는 제1 레지스터(122)와, 오드 비트라인(BLo)과 연결되어 특정 데이터를 저장하는 제2 레지스터(126)를 포함하는 레지스터부(120), 상기 이븐 비트라인(BLe)과 상기 제1 레지스터(122)의 접속점에 형성되는 이븐 감지노드(SOe)와, 상기 오드 비트라인(BLo)과 상기 제2 레지스터(126)의 접속점에 형성되는 오드 감지노드(SOo), 상기 이븐 비트라인(BLe)과 이븐 감지노드(SOe)를 접속시키고, 상기 오드 비트라인(BLo)과 오드 감지노드(SOo)를 접속시키는 비트라인 선택부(110)를 포함하는 페이지 버퍼를 구비한다.
메모리 셀 어레이(100)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(100)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 비트라인 선택부(110)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 상기 이븐 감지노드(SOe)를 접속시키는 NMOS 트랜지스터(N116)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 상기 오드 감지노드(SOo)를 접속시키는 NMOS 트랜지스터(N118)를 포함한다.
바람직하게는, 상기 제1 비트라인 선택신호(BSLe)와 제2 비트라인 선택신호(BSLo)는 동일한 것을 특징으로 하며, 따라서 상기 이븐 비트라인(BLe)과 상기 이븐 감지노드(SOe)의 접속시점과 상기 오드 비트라인(BLo)과 상기 오드 감지노드(SOo)의 접속시점이 동일하도록 인가된다.
또한, 상기 비트라인 선택부(110)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N112), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N114)를 포함한다.
바람직하게는, 상기 제1 디스차지 신호(DISCHe)와 제2 디스차지 신호(DISCHo)는 동일한 것을 특징으로 하며, 따라서 상기 이븐 비트라인(BLe)과 상기 제어신호 입력단의 접속시점과 상기 오드 비트라인(BLo)과 상기 제어신호 입력단의 접속시점이 동일하도록 인가된다.
상기와 같은 구성에 따라, 각 비트라인은 동일한 시점에 디스차지되거나 프리차지된다. 또한, 동일한 시점에 각 감지 노드와 접속되어 동일한 평가 구간을 갖게된다.
상기 레지스터부(120)는 프리차지 신호(PRECH_N)에 응답하여 이븐 감지노드(SOe)와 전원전압을 접속시키는 PMOS 트랜지스터(P122), 프리차지 신호(PRECH_N)에 응답하여 오드 감지노드(SOo)와 전원전압을 접속시키는 PMOS 트랜지스터(P126), 데이터를 임시저장하는 제1 레지스터(122) 및 제2 레지스터(126)를 포함한다.
이때, 상기 프리차지 신호(PRECH_N)는 동일하게 인가되므로 각 감지노드(SOe, SOo)는 동일하게 프리차지되는 것을 특징으로 한다.
또한, 본원 발명의 경우 종래 기술과 달리 비트라인별로 별도의 레지스터부를 구성하고 있으며, 그에 따라 감지노드가 이븐 감지노드(SOe)와 오드 감지노드(SOo)로 구분됨을 특징으로 한다.
제1 레지스터(122)는 두 개의 인버터(IV122, IV124)로 구성된 제1 래치와, 상기 제1 래치의 제1 노드(QA)와 접속되며 감지노드(SOe)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N122), 상기 NMOS 트랜지스터(N122)와 접지 전원 사이에 접속되며 리드신호(READe)에 응답하여 턴온되는 NMOS 트랜지스터(N124)를 포함한다.
또한, 제2 레지스터(126)는 두 개의 인버터(IV126, IV128)로 구성된 제2 래치와, 상기 제2 래치의 제1 노드(QB)와 접속되며 감지노드(SOo)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N126), 상기 NMOS 트랜지스터(N126)와 접지 전원 사이에 접속되며 리드신호(READo)에 응답하여 턴온되는 NMOS 트랜지스터(N128)를 포함한다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 독출 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.
(1) T1 구간
먼저 특정 비트라인을 하이 레벨의 특정 전압레벨로 프리차지시키기 전에, 제어신호의 입력단과 각 비트라인 사이에 접속된 NMOS 트랜지스터(N112, N114)에 하이레벨의 디스차지 신호(DISCHe, DISCHo)를 동시에 인가하여 이븐 비트라인 및 오드 비트라인 쌍과 제어신호 입력단을 접속시킨다. 따라서, 각 비트라인(BLe, BLo)에 바이어스 전압 역할을 하는 제어신호(VIRPWR)가 인가되는데, 이때 제어신호(VIRPWR)는 로우 레벨로 유지된다. 따라서, 각 비트라인(BLe, BLo)은 제어신호(VIRPWR)가 공급하는 전압레벨, 즉 0V 로 디스차지된다.
또한, 로우 레벨의 프리차지 신호(PRECH_N)를 공급하여 상기 PMOS 트랜지스터(P122, P126)를 동시에 턴온 시킴으로서, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지 시킨다. 이와 같이 각 비트라인(BLe, BLo)을 디스차지 시키고, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지시킴으로서 초기 설정을 한다.
한편, 각 레지스터부의 제1 노드(QA, QB)에는 하이레벨의 데이터가 저장되도록 초기화 된다.
(2) T2 구간
다음으로, 상기 제어신호 입력단에 하이 레벨의 특정 전압을 인가하여, 상기 비트라인을 프리차지 시킨다. 바람직하게는, 상기 제어신호(VIRPWR)로서 1~2V의 전압을 인가한다. 따라서, 상기 각 비트라인(BLe, BLo)은 제어신호(VIRPWR)의 전압 레벨로 프리차지 된다.
또한, 드레인 선택 트랜지스터(DSL)를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인(BLe, BLo)을 접속시킨다.
또한, 선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 OV의 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.
또한, 소스 선택 트랜지스터(SSL)를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시킨다. 이를 통해 상기 메모리 셀 어레이의 셀 스트링 양단 중 일단은 비트라인과 접속시키고, 일단은 공통소스라인과 접속 시킴으로써, 비트라인에서 공통소스라인으로 이어지는 전류 경로가 형성된다.
이와 같이 형성된 전류 경로에 의해, 해당 셀의 전압 레벨에 따라 비트라인의 전압레벨이 달라진다. 즉, 선택된 셀이 프로그램된 셀인 경우에는 공통 소스라인으로 빠져나가는 전류가 무시할만한 수준의 양이므로, 비트라인 전압레벨이 제어신호(VIRPWR)의 전압레벨을 유지하게 된다. 그러나 선택된 셀이 소거된 셀인 경우에는 비트라인으로 공급해주는 전류가 공통 소스라인으로 빠져나가게 되어 비트라인 레벨이 낮아지게 된다. 결국, 상기 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부가 평가된다.
(3) T3 구간
다음으로, 상기 각 비트라인(BLe, BLo)과 각 감지노드(SOe, SOo)를 접속시켜 특정 셀의 전압 레벨을 페이지 버퍼에 포함된 레지스터부에 인가한다.
그러기 전에, 하이 레벨의 프리차지 신호(PRECH_N)를 공급하여 상기 PMOS 트랜지스터(P122, P126)를 턴오프시켜, 각 감지노드(SOe, SOo)와 전원 전압과의 연결을 차단한다.
또한, 하이레벨의 비트라인 선택 신호(BSLe, BSLo)를 동시에 인가하여 각 비트라인(BLe, BLo)과 감지노드(SOe, SOo)를 접속시키는데, 이를 통해 각 비트라인(BLe, BLo)과 감지노드(SOe, SOo) 사이에 전하 공유(charge sharing)가 일어나게 되며, 비트라인의 전압 레벨에 따라 감지노드(SOe, SOo)의 전압레벨이 달라지게 된다. 앞서 살펴본 바와 같이, 특정 메모리 셀의 프로그램 여부에 따라 비트라인의 전압 레벨이 달라지므로, 감지노드(SOe, SOo)의 전압레벨 역시 특정 메모리 셀의 프로그램 여부에 따라 달라진다고 볼 수 있다.
따라서, 특정 메모리 셀이 프로그램된 셀인 경우에는 감지노드(SOe, SOo)의 전압레벨의 변화가 크지 않지만, 특정 메모리 셀이 소거된 셀인 경우에는 감지노드(SOe, SOo)의 전압 레벨은 로우 레벨로 변화됨으로써, 특정 비트라인의 전압레벨이 평가된다.
(4) T4 구간
다음으로, 감지노드(SOe, SOo)의 전압레벨을 저장하기위해 각 레지스터부에 하이레벨의 독출 제어신호(READo, READe)를 동시에 인가한다.
즉, 이븐 감지노드(S0e)에 인가된 전압레벨을 저장하기 위하여 제1 레지스터(122)의 NMOS 트랜지스터(N124)에 하이레벨의 독출 제어신호(READe)를 인가하고, 상기 제1 래치의 제1 노드(QA)와 접지 전압원을 연결할 준비를 함으로써, 접지 전압이 상기 제1 래치에 인가되도록 경로를 설정한다.
또한, 오드 감지노드(S0o)에 인가된 전압레벨을 저장하기 위하여 제2 레지스터(126)의 NMOS 트랜지스터(N126)에 하이레벨의 독출 제어신호(READo)를 인가하고,상기 제2 래치의 제1 노드(QB)와 접지 전압원을 연결할 준비를 함으로써, 접지 전압이 상기 제2 래치에 인가되도록 경로를 설정한다.
이때, 해당 메모리 셀이 프로그램된 셀인 경우에는 해당 감지노드(SOe 또는 SOo)에 하이레벨의 전압이 인가되므로, 이 전압이 해당 레지스터부(122 또는 126)의 NMOS 트랜지스터(N122 또는 N126)를 턴온시키게 되고, 결국 제1 노드(QA 또는 QB)에 로우 레벨의 전압을 인가시키게 된다. 따라서, 해당 메모리 셀이 프로그램된 셀인 경우에는 제1 노드(QA 또는 QB)에 로우 레벨의 데이터가 저장되고, 제2 노드(QAb 또는 QBb)에 하이 레벨의 데이터가 저장된다.
해당 메모리 셀이 소거된 셀인 경우에는 해당 감지노드(SOe 또는 SOo)에 로우레벨의 전압이 인가되므로, 이 전압이 해당 레지스터부(122 또는 126)의 NMOS 트랜지스터(N122 또는 N126)를 턴오프시키게 되어, 제1 노드(QA 또는 QB)와 접지전압의 연결을 차단시킨다. 따라서, 해당 메모리 셀이 소거된 셀인 경우에는 제1 노 드(QA 또는 QB)에 저장된 데이터가 그대로 유지된다. 따라서, 상기 제1 노드(QA 또는 QB)에는 하이 레벨의 데이터가 저장되도록 초기화되었으므로, 하이 레벨의 데이터가 그대로 유지된다.
따라서, 해당 셀의 프로그램 여부에 따라 각 레지스터부에 하이 레벨(소거된 셀) 또는 로우 레벨(프로그램된 셀)의 데이터가 저장된다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.
도 2의 파형도와 거의 유사하며 다만, T2 구간에서 선택된 워드라인에는 도 2와 달리 검증 기준전압이 인가된다. 이는 프로그램 검증 동작이 데이터 독출동작과 거의 유사하게 진행된다는 점에서 비롯된 것이다.
(1) T1 구간
전체적인 동작은 앞선 도 2의 동작과 동일하다.
(2) T2 구간
전체적인 동작은 앞선 도 2의 동작과 유사하며, 워드 라인에 인가되는 전압에 차이가 있다.
선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 해당 셀이 프로그램 되었는지 여부를 판단하기 위해, 검증 기준 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.
선택된 셀의 프로그램 여부에 따라 상기 비트라인의 전압레벨이 변화한다는 구성은 동일하다.
(3) T3 구간, T4 구간
전체적인 동작은 앞선 도 2의 동작과 동일하다.
상술한 본원 발명의 구성에 따라, 이웃하는 비트 라인간에 커플링 커패시터에 의한 영향을 받지 않고, 데이터 독출 및 프로그램 검증 동작을 수행할 수 있다. 따라서, 비트라인간 커플링에 의해 오동작이 일어날 가능성을 감소시킬 수 있다.

Claims (16)

  1. 메모리 셀 어레이와 접속된 이븐 비트라인 및 오드 비트라인과,
    상기 이븐 비트라인과 연결되어 특정 데이터를 저장하는 제1 레지스터와,
    상기 오드 비트라인과 연결되어 특정 데이터를 저장하는 제2 레지스터와,
    상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드와,
    상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드와,
    상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하는 페이지 버퍼를 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인 선택부는 제1 비트라인 선택신호에 응답하여 상기 이븐 비트라인과 상기 이븐 감지노드를 접속시키는 제1 NMOS 트랜지스터와,
    제2 비트라인 선택신호에 응답하여 상기 오드 비트라인과 상기 오드 감지노드를 접속시키는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 제1 비트라인 선택신호 및 제2 비트라인 선택신호는 상기 이븐 비트라인과 상기 이븐 감지노드의 접속시점과 상기 오드 비트라인과 상기 오드 감지노드의 접속시점이 동일하도록 동시에 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인 선택부는 특정 레벨의 제어신호를 인가하는 제어신호 입력단과,
    제1 디스차지 신호에 응답하여 상기 이븐 비트라인과 제어신호 입력단을 접속시키는 제3 NMOS 트랜지스터와,
    제2 디스차지 신호에 응답하여 상기 오드 비트라인과 제어신호 입력단을 접속시키는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 제1 디스차지 신호 및 제2 디스차지 신호는 상기 이븐 비트라인과 상기 제어신호 입력단의 접속시점과 상기 오드 비트라인과 제어신호 의 접속시점이 동일하도록 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 이븐 감지 노드는 프리차지 신호에 응답하여 전원 전압을 공급하는 제1 PMOS 트랜지스터와 접속되고, 상기 오드 감지 노드는 상기 프리차지 신호에 응답하여 전원 전압을 공급하는 제2 PMOS 트랜지스터와 접속된 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 포함하는 불휘발성 메모리 장치에 대하여,
    이븐 비트라인 및 오드 비트라인 쌍을 하이 레벨의 특정 전압레벨로 프리차지시키는 단계와,
    드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와,
    상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,
    소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와,
    상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부가 평가되는 단계와,
    상기 이븐 비트라인과 이븐 감지노드를 접속시켜 특정 셀의 전압 레벨을 상기 제1 레지스터에 인가하는 단계와,
    상기 오드 비트라인과 오드 감지노드를 접속시켜 특정 셀의 전압 레벨을 상기 제2 레지스터에 인가하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
  8. 제7항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,
    상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
  9. 제7항에 있어서, 상기 프리차지 시키는 단계는 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인과 제어신호 입력단을 접속시키는 단계와,
    상기 제어신호 입력단에 하이 레벨의 특정 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
  10. 제9항에 있어서, 상기 특정 전압은 1~2V인 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
  11. 제7항에 있어서, 상기 특정 셀의 전압 레벨을 제1 레지스터에 인가하는 단계는 독출 제어 신호에 응답하여 접지 전압이 상기 제1 레지스터에 포함된 제1 래치 에 인가되도록 경로를 설정하는 단계와,
    상기 이븐 감지 노드의 전압레벨에 따라 상기 형성된 경로를 통해 접지 전압을 상기 제1 래치에 인가시키는 단계를 포함하고,
    상기 특정 셀의 전압 레벨을 제2 레지스터에 인가하는 단계는 상기 독출 제어 신호에 응답하여 접지 전압이 상기 제2 레지스터에 포함된 제2 래치에 인가되도록 경로를 설정하는 단계와,
    상기 오드 감지 노드의 전압레벨에 따라 상기 형성된 경로를 통해 접지 전압을 상기 제2 래치에 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.
  12. 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 포함하는 불휘발성 메모리 장치에 대하여,
    상기 이븐 비트라인 및 오드 비트라인 쌍을 하이 레벨의 특정 전압레벨로 프리차지시키는 단계와,
    드레인 선택 트랜지스터를 턴온시켜 검증하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인을 접속시키는 단계와,
    상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,
    소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와,
    상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하는 단계와,
    상기 이븐 비트라인과 이븐 감지노드를 접속시켜 특정 셀의 전압 레벨을 상기 제1 레지스터에 인가하는 단계와,
    상기 오드 비트라인과 오드 감지노드를 접속시켜 특정 셀의 전압 레벨을 상기 제2 레지스터에 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  13. 제12항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,
    상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  14. 제12항에 있어서, 상기 프리차지 시키는 단계는 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접 속시키는 단계와,
    상기 제어신호 입력단에 하이 레벨의 특정 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  15. 제14항에 있어서, 상기 특정 전압은 1~2V인 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  16. 제12항에 있어서, 상기 특정 셀의 전압 레벨을 제1 레지스터에 인가하는 단계는 독출 제어 신호에 응답하여 접지 전압이 상기 제1 레지스터에 포함된 제1 래치에 인가되도록 경로를 설정하는 단계와,
    상기 이븐 감지 노드의 전압레벨에 따라 상기 형성된 경로를 통해 접지 전압을 상기 제1 래치에 인가시키는 단계를 포함하고,
    상기 특정 셀의 전압 레벨을 제2 레지스터에 인가하는 단계는 상기 독출 제어 신호에 응답하여 접지 전압이 상기 제2 레지스터에 포함된 제2 래치에 인가되도록 경로를 설정하는 단계와,
    상기 오드 감지 노드의 전압레벨에 따라 상기 형성된 경로를 통해 접지 전압을 상기 제2 래치에 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.
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US8982621B2 (en) 2011-05-24 2015-03-17 SK Hynix Inc. 3-dimensional non-volatile memory device and method of manufacturing the same

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