KR101074564B1

KR101074564B1 - 불휘발성 메모리 장치

Info

Publication number: KR101074564B1
Application number: KR1020090008802A
Authority: KR
Inventors: 박성제
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2011-10-17
Also published as: KR20100089514A; CN101794617A; CN101794617B; US20100195394A1; US8238163B2; JP2010182403A

Abstract

본원 발명의 불휘발성 메모리 장치의 페이지 버퍼는 프로그램 또는 프로그램 금지 여부에 대한 데이터가 저장되는 제1 데이터 래치부와, 프로그램 대상 셀들의 문턱전압 상태를 설정하는 데이터가 저장되는 제2 데이터 래치부와, 제1 데이터 래치부의 제1 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제1 검증신호 출력단을 접지 또는 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부와, 제1 데이터 래치부의 제1 노드에 설정된 데이터와 상반되며 제1 데이터 래치부의 제2 노드에 설정되는 데이터에 따라 제2 검증신호 출력단에 전원 전압을 인가하거나 또는 제2 검증신호 출력단을 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 패스 완료 판단부를 포함한다.

패스 비트, 1 비트 패스

Description

불휘발성 메모리 장치{Non volatile memory device}

본원 발명은 불휘발성 메모리 장치의 패스 비트를 판단하는 구성에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다. 상기 불휘발성 메모리 셀의 프로그램 동작시에는 프로그램 대상 셀이 기준 전압이상으로 프로그램되었는지 여부를 확인하는 검증동작을 수행하게 된다.

이러한 검증 동작을 수행하는데 있어서, 기준 전압이상으로 프로그램이 완료된 셀이 발생하는 시점을 확인하고자 한다. 또한 기준 전압이상으로 프로그램 완료된 셀이 선정된 개수 만큼 발생하는 경우 그 시점을 확인할 필요가 있다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 기준 전압이상으로 프로그램 완료된 셀이 발생하는 시점을 확인할 수 있는 불휘발성 메모리 장치의 페이지 버퍼, 그를 포함하는 불휘발성 메모리 장치 및 패스 비트 개수 판단 장치를 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 페이지 버퍼는 프로그램 또는 프로그램 금지 여부에 대한 데이터가 저장되는 제1 데이터 래치부와, 프로그램 대상 셀들의 문턱전압 상태를 설정하는 데이터가 저장되는 제2 데이터 래치부와, 제1 데이터 래치부의 제1 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제1 검증신호 출력단을 접지 또는 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부와, 제1 데이터 래치부의 제1 노드에 설정된 데이터와 상반되며 제1 데이터 래치부의 제2 노드에 설정되는 데이터에 따라 제2 검증신호 출력단에 전원 전압을 인가하거나 또는 제2 검증신호 출력단을 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 패스 완료 판단부를 포함한다.

본원 발명의 불휘발성 메모리 장치는 제1 데이터 래치부 및 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 복수의 페이지 버퍼들과, 상기 각 페이지 버퍼들의 1 비트 패스 판단부의 출력단과 병렬 접속되는 제1 검증 신호 출력단과, 상기 제1 검증신호 출력단의 상태에 따라 검증 전압 이상으로 프로그램된 셀이 발생하였는지 여부를 확인하는 신호를 출력하는 1 비트 패스 신호 출력부를 포함한다.

본원 발명의 불휘발성 메모리 장치의 패스 비트 개수 판단 장치는 패스 비트수에 따라 개방되는 전류 경로의 수를 조절하는 기준 전류 설정부와, 각 페이지 버퍼의 1 비트 패스 판단부들을 경유하는 전류를 상기 기준 전류 설정부로 반사시키는 전류 미러부와, 상기 전류 미러부와 기준 전류 설정부의 접속노드에 인가되는 전압에 따라 패스 신호를 출력하는 패스 신호 출력부를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 기준 전압이상으로 프로그램 완료된 셀이 발생하는 시점을 확인할 수 있다. 그에 따라 프로그램 동작 및 검증 동작을 수행함에 있어서 이를 기준으로 하는 검증 동작 형태를 변경할 수 있어, 다양한 용도로 활용될 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 도면이다.

상기 불휘발성 메모리 장치(100)는 복수의 페이지버퍼(110, 140, 150, 160, 170), 1 비트 패스 신호 출력부(180), 메모리 셀 어레이(190)를 포함한다.

상기 메모리 셀 어레이(190)는 데이타를 저장하는 메모리 셀들(MC0~MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.

상기 메모리 셀 어레이(190)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DST)와, 공통 소스 라인과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SST)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다.

상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 각 페이지 버퍼(110, 140, 150, 160, 170)들은 동일한 구성을 갖는 바, 하나의 페이지 버퍼를 기준으로 그 상세 구성을 살펴보기로 한다.

상기 페이지 버퍼(110)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(112), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(116), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 제1 및 제2 데이터 래치부(122, 134), 상기 제1 데이터 래치부(122)에 저장시킬 데이터를 입력하는 데이터 설정부(120), 상기 감지노드의 레벨에 따라 제1 데이터 래치부(122)의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(118), 상기 제1 데이터 래치부(122)에 저장된 데이터를 감지노드에 인가하는 제1 데이터 전송부(124), 상기 제2 데이터 래치부(134)에 저장된 데이터를 감지노드에 인가하는 제2 데이터 전송부(136), 상기 제1 데이터 래치부(122)에 저장된 데이터에 따라 프로그램 대상 셀들의 프로그램 완료 여부를 판단하는 패스 완료 판단부(126), 상기 제1 데이터 래치부(122)에 저장된 데이터 및 감지노드(SO)에 인가되는 데이터에 따라 1 비트 패스 여부를 알리는 1 비트 패스 판단부(120)를 포함한다. 한편 도시되지는 않았지만, 하나의 셀이 2비트의 이상의 데이터를 저장하는 멀티 레벨 셀 프로그램 동작을 수행하는 경우 그 비트 수에 따라 상기 데이터 래치부를 더 많이 포함할 수 있다. 즉 각 상태를 구분짓기 위하여 더 많은 데이터를 저장하여야 하므로 도시된 것 보다 더 많은 데이터 래치부가 접속될 수 있다. 그리고 각 데이터 래치부 별로 데이터 설정부, 데이터 전송부등이 더 접속될 수 있다.

상기 비트라인 선택부(112)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N112)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N113)를 포함한다.

또한, 상기 비트라인 선택부(112)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N114), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N115)를 포함한다.

상기 감지노드 프리차지부(116)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VCC)을 인가한다. 이를 위해, 상기 전원전압단자(VCC)와 감지노드 사이에 접속된 PMOS 트랜지스터(P116)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.

상기 제1 데이터 래치부(122)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV122)의 출력단자를 제2 인버터(IV123)의 입력단자에 접속시키고, 제2 인버터(IV123)의 출력단자를 제1 인버터(IV122)의 입력단자에 접속시켜 구성한다.

이때, 제1 인버터(IV122)의 출력단자와 제2 인버터(IV123)의 입력단자가 접속되는 노드를 제1 노드(MB)라 하고, 제2 인버터(IV123)의 출력단자와 제1 인버 터(IV122)의 입력단자가 접속되는 노드를 제2 노드(MBb)라 한다.

예를 들어, 제1 노드(MB)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(MBb)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(MB)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(MB)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(MBb)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(MB)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.

상기 데이터 설정부(120)는 상기 데이터 래치부(122)의 제1 노드(MB)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N120)와, 제2 노드(MBb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N121)를 포함한다.

상기 제1 데이터 설정 트랜지스터(N120)는 상기 감지노드 센싱부(118)와 제1 노드(MB) 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(118)가 전달하는 접지전압을 상기 제1 노드(MB)에 인가시킨다.

또한, 상기 제2 데이터 설정 트랜지스터(N121)는 상기 감지노드 센싱부(118)와 제2 노드(MBb) 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(118)가 전달하는 접지전압을 상기 제2 노드(MBb)에 인가시킨다.

상기 감지노드 센싱부(118)는 감지노드(SO)의 전압레벨에 따라 접지전압을 상기 데이터 설정부(120)에 인가시킨다. 이를 위해, 상기 데이터 설정부(120)와 접지단자 사이에 접속된 NMOS 트랜지스터(N118)를 포함한다.

따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(MB)에 접지전압이 인가되는바, 이는 제1 노드(MB)에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(MBb)에 접지전압이 인가되는바, 이는 제1 노드(MB)에 하이 레벨 데이터가 인가된 것으로 본다.

상기 제1 데이터 전송부(124)는 상기 데이터 래치부(122)의 제1 노드(MB)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRANM)에 따라 상기 제1 노드(MB)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N124)를 포함한다.

상기 패스완료 판단부(126)는 전원전압 단자와 제2 검증신호 출력단(VEROK) 사이에 직렬 접속된 스위칭 소자(N126)를 포함한다. 이때, 상기 스위칭 소자(N126)는 데이터 래치부(122)의 제2 노드(MBb)에 따라 턴온된다. 상기 데이터 래치부(232)의 제2 노드(MBb)에 하이레벨 데이터가 인가된 경우, 상기 제2 검증신호 출력단(VEROK)에 전원전압이 출력된다. 제2 검증신호 출력단(VEROK)에 전원전압이 인가되는 경우는 검증이 완료되지 않았음을 의미하는 페일 신호가 출력되는 것으로 본다. 통상적으로 프로그램 대상 데이터의 경우 제2 노드(MBb)에 ‘1’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘1’ 데이터가 ‘0’ 데이터로 변환된다. 즉 모든 셀이 기준전압 이상으로 프로그램이 완료되면, 제2 노드(MBb)에는 ‘0’ 데이터가 저장된다. 따라서 모든 셀의 프로그램이 완료되면 각 패스 완료 판단부(126)의 스위칭 소자(N126)가 턴오프 되므로, 제2 검증신호 출력단(VEROK)이 플로팅 상태가 된다.

제2 데이터 래치부(134)는 제1 데이터 래치부(122)와 같은 구성으로 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV134)의 출력단자를 제2 인버터(IV135)의 입력단자에 접속시키고, 제2 인버터(IV135)의 출력단자를 제1 인버터(IV134)의 입력단자에 접속시켜 구성한다.

이때, 제1 인버터(IV134)의 출력단자와 제2 인버터(IV135)의 입력단자가 접속되는 노드를 제1 노드(TB)라 하고, 제2 인버터(IV135)의 출력단자와 제1 인버터(IV134)의 입력단자가 접속되는 노드를 제2 노드(TBb)라 한다. 본원 발명에서는 상기 1 비트 패스 판단부(130)가 제1 노드(MB) 및 감지노드(SO)의 데이터에 따라 1 비트 패스 판단 여부를 확인하는데, 제2 데이터 래치부(134)에 저장된 데이터에 따라 감지노드(SO)의 데이터가 결정된다.

상기 제2 데이터 전송부(136)는 상기 제2 데이터 래치부(134)의 제1 노드(TB)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRANT)에 따라 상기 제1 노드(TB)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N136)를 포함한다.

상기 1 비트 패스 판단부(130)는 상기 페이지 버퍼(110)와 접속되는 프로그램 대상 셀이 기준전압 이상으로 프로그램 되었는지 여부를 판단한다. 이를 위해 접지단자와 제1 검증신호 출력단(PBD_VEROK) 사이에 직렬 접속된 제1 및 제2 스위칭 소자(N130, N132)를 포함한다. 이때, 상기 제1 스위칭 소자(N130)는 상기 제1 데이터 래치부(122)의 제1 노드(MB)에 따라 턴온되며, 제2 스위칭 소자(N132)는 상기 감지 노드(SO)에 따라 턴온된다.

통상적으로 프로그램 대상 데이터의 경우 제1 데이터 래치부(122)의 제1 노드(MB)에 ‘0’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 또한 프로그램 대상 셀에 따라 감지노드(SO)에 저장되는 데이터가 달라진다. 도면을 통해 더욱 상세히 설명하기로 한다.

도 2는 본원 발명에 따른 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법의 개념을 도시한 도면이다.

도시된 바와 같이 서로 다른 네 개의 문턱전압 분포 상태를 갖도록 프로그램 하고자 한다. 제1 상태는 소거 상태로 소거 동작이 수행된 셀들에 대해 프로그램 동작을 수행하지 않은 소거 상태가 유지된다. 따라서 제1 데이터 래치부(122)의 제 1 노드(MB)에 ‘1’ 데이터가 저장된 셀 들은 제1 상태로 유지된다.

제2 상태는 제1 기준전압(PV1) 이상으로 프로그램 시키고자 하는 셀들이다. 이 셀들은 제1 데이터 래치부(122)의 제1 노드(MB)에 ‘0’ 데이터, 제2 데이터 래치부(134)의 제1 노드(TB)에 ‘1’ 데이터가 저장된다.

제3 상태는 제2 기준전압(PV2) 이상으로 프로그램 시키고자 하는 셀들이다. 이 셀들은 제1 데이터 래치부(122)의 제1 노드(MB)에 ‘0’ 데이터, 제2 데이터 래치부(134)의제1 노드(TB)에 ‘0’ 데이터가 저장된다.

제4 상태의 경우 도시되지 않았으나, 상기 감지노드(SO)에 데이터 래치부를 더 추가한 구성에서 추가된 데이터 래치부에 저장된 데이터에 따라 구별된다. 그리고 분포 상태가 더 많아지는 경우 그에 해당하는 데이터 래치부가 저장된다.

본원 발명에서는 제1 기준전압(PV1) 이상으로 프로그램된 셀이 발생하는 시점을 판단하고자 하는바, 상기 두 개의 데이터 래치부만으로도 이러한 기능을 수행할 수 있다. 즉 프로그램 동작에 의하여 제1 노드(MB)에 저장되었던 ‘0’ 데이터가 ‘1’ 데이터로 변경되고, 제1 노드(TB)에 저장된 ‘1’ 데이터가 감지노드(SO)로 전달되어 감지노드가 하이레벨 상태인 경우, 상기 1 비트 패스 판단부(130)가 동작하여 접지 전압이 제1 검증신호 출력단(PBD_VEROK)로 전달된다.

한편, 실시예에 따라 상기 제2 데이터 래치부에 저장된 데이터와 무관하게 감지노드(SO)의 데이터가 설정될 수 있다. 즉 메모리 셀이 제1 기준전압(PV1)이상으로 프로그램되면 검증 동작에 의해 자동적으로 감지노드(SO)의 전압이 하이레벨 로 설정될 수 있다.

상기 검증 동작을 상세히 살펴보기로 한다. 먼저 검증 대상 셀과 접속되는 비트라인을 하이 레벨로 프리차지 시킨다. 다음으로 검증 대상 셀을 제외한 나머지 셀들은 모두 턴온을 시킨 상태에서, 검증 대상 셀의 게이트에는 기준전압을 인가시킨다. 각 셀의 문턱전압이 기준전압 이상인 경우에는 해당 셀이 턴온 되지 않게 되므로 비트라인의 전압 레벨이 하이레벨을 유지 한다. 그러나 각 셀의 문턱전압이 기준전압보다 낮은 경우에는 해당 셀도 턴온되므로 셀 스트링 내의 셀이 모두 턴온 상태가 해당 셀 스트링을 경유하는 전류 경로가 형성되고, 비트라인의 전압이 접지 상태의 공통 소스 라인(CSL)을 통해 모두 방전된다. 즉 검증 대상 셀의 문턱전압이 기준전압이상인 경우에는 비트라인의 전압이 하이레벨 상태를 유지하고, 기준전압보다 낮은 경우에는 비트라인의 전압이 디스차지된다. 이러한 비트라인의 전압 레벨을 센싱하여 감지노드(SO)에 인가시키게 된다. 그 결과, 검증 대상 셀의 문턱전압이 기준전압이상인 경우에는 감지노드(SO)가 하이레벨 상태를 유지하고, 기준전압보다 낮은 경우에는 감지노드(SO)가 로우레벨 상태를 갖게 된다.

따라서 어느 하나의 셀이 기준전압 이상으로 프로그램 되는 경우, 감지노드(SO)의 전압 레벨이 하이레벨을 유지하므로, 감지노드 센싱부(118)가 구동되어 접지전압이 데이터 설정부(120)로 전달된다. 이때 제2 데이터 설정신호(SET)가 인가됨에 따라 상기 제1 노드(MB)에 저장된 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 따라서 프로그램 대상 셀이 기준전압 이상으로 프로그램되면, 상기 감지 노 드(SO)에 하이레벨 전압이 인가되고, 상기 제1 데이터 래치부(122)의 제1 노드(MB)에 ‘1’ 데이터가 인가되므로, 상기 제1 검증신호 출력단(PBD_VEROK)에 접지전압이 출력된다.

한편, 소거 상태로 유지 시키고자 하는 셀들, 즉 프로그램 금지 대상 셀들의 경우 초기 동작 때부터 상기 제1 노드(MB)에 ‘1’ 데이터가 저장된다. 그러나 소거 대상 셀들은 독출 동작시 감지노드의 전압 레벨이 로우 레벨을 유지할 것이므로, 이 셀들에 의해 상기 1 비트 패스 판단부(122)가 접지전압을 상기 제1 검증신호 출력단(VEROK)으로 출력하지는 않는다.

따라서 제1 검증신호 출력단(PBD_VEROK)에 접지전압이 인가되는 경우는 기준 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는, 즉 1 비트 패스가 발생하였다는 뜻으로 해석된다.

이러한 1 비트 패스 판단부(130)를 각 페이지 버퍼마다 접속시키면, 단일 페이지 내에서 기준전압 이상으로 프로그램한 셀이 발생하였는지 여부를 확인할 수 있다. 이러한 동작은 상기 1 비트 패스 신호 출력부(180)가 수행한다.

상기 1 비트 패스 신호 출력부(180)는 각 페이지 버퍼와 접속된 1 비트 패스 판단부들(130)의 출력을 각각 전달받아 1 비트 패스 신호를 출력한다. 이를 위해 제1 검증신호 출력(PBD_VEROK)의 신호 및 체크신호(CHECK)에 따라 1 비트 패스 여부를 확인하는 신호(PBD_PASS)를 출력한다.

이를 위해 체크신호(CHECK)에 따라 제1 검증신호 출력단(PBD_VEROK)을 하이 레벨로 프리차지 시키는 풀업부(182), 상기 체크신호(CHECK) 및 상기 제1 검증신호 출력단(PBD_VEROK)의 신호를 입력받아 1 비트 패스 신호(PBD_PASS)를 출력하는 1 비트 패스 신호 생성부(184)를 포함한다.

상기 풀업부(182)는 상기 제1 검증신호 출력단(PBD_VEROK)과 전원 전압 단자사이에 접속되며, 체크신호(CHECK)를 게이트로 입력받는 PMOS 트랜지스터(P182)를 포함한다. 따라서 로우레벨의 체크신호(CHECK)가 인가되면, 상기 풀업부(182)는 제1 검증신호 출력단(PBD_VEROK)을 하이레벨로 풀업시킨다.

상기 1 비트 패스 신호 생성부(184)는 상기 제1 검증신호 출력단(PBD_VEROK)의 신호 및 체크신호(CHECK)를 입력으로 하는 NOR 게이트(NOR184)를 포함한다.

상기 1 비트 패스 신호 출력부(180)의 동작을 설명하면, 먼저 로우레벨의 체크신호(CHECK)의 인가로 풀업부(182)가 상기 제1 검증신호 출력단(PBD_VEROK)을 하이레벨로 프리차지 시킨다. 또한, 상기 NOR 게이트(NOR184)로 로우레벨 신호가 입력된다. 따라서 로우 레벨의 1 비트 패스 신호(PBD_PASS)가 출력된다.

프로그램 동작을 위해, 제1 노드(MB)에 ‘0’ 또는 ‘1’ 데이터가 저장된다. ‘0’ 데이터가 프로그램 대상 셀을 나타내고, ‘1’ 데이터가 프로그램 금지 대상 셀을 나타낸다. 또한 도 2의 제2 상태로 프로그램 시키고자 하는 셀들의 경우 제2 데이터 래치부(134)의 제1 노드(TB)에 ‘1’ 데이터가 저장된다.

따라서 프로그램 대상 셀들에 의해 상기 제1 스위칭 소자(N130)들은 턴오프되어, 각 1 비트 패스 판단부(130)의 출력단은 플로팅 상태가 된다. 또한 프로그램 금지 대상 셀들의 감지노드는 로우 레벨 상태를 유지할 것이므로, 상기 제2 스위칭 소자(N132)들이 턴오프 되어 각 1 비트 패스 판단부(130)의 출력단은 플로팅 상태가 된다.

즉, 프로그램 동작에 의해 검증전압 이상으로 프로그램된 셀이 발생하기 전까지는 제1 검증신호 출력단(PBD_VEROK)은 플로팅 상태를 유지한다.

이후, 프로그램 대상 셀들 중 제1 기준전압 이상으로 프로그램된 셀이 발생하면 제1 데이터 래치부(122)의 제1 노드(MB)에 ‘1’ 데이터가 저장되고, 감지노드(SO)에 ‘1’ 데이터가 저장된다. 따라서 해당 페이지 버퍼의 1 비트 패스 판단부(130)의 출력단은 접지 상태가 된다. 즉, 제1 스위칭 소자 및 제2 스위칭 소자(N130, N132)들이 턴온되어, 상기 제1 검증신호 출력단(PBD_VEROK)이 접지된다.

따라서 풀업부(P182)에 의한 프리차지 레벨이 제1 검증신호 출력단(PBD_VEROK)에 의해 접지되어, 상기 NOR게이트(NOR184)의 일단자로 로우 레벨신호가 입력된다. 이에 따라 기준전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 하이레벨의 1 비트 패스 신호(PBD_PASS)가 출력된다. 즉, 하이레벨의 1 비트 패스 신호(VER1)가 출력되면, 기준 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 뜻이고, 로우 레벨의 1 비트 패스 신호(PBD_PASS)가 출력되면, 기준 전압 이상으로 프로그램된 셀이 발생하지 않았다는 뜻이 된다. 이러한 논리 조합부의 상세 구성은 실시자의 선택에 따라 변경가능하다.

도 3은 본원 발명의 일 실시예에 따른 1 비트 패스 판단부의 변형 실시예들 을 도시한 도면이다.

좌측의 1 비트 패스 판단부(300)는 접지 단자와 제1 검증 신호 출력단(PBD_VEROK) 사이에 직렬 접속된 PMOS 트랜지스터(P300)와 NMOS 트랜지스터(N302)를 포함한다. 상기 PMOS 트랜지스터(P300)는 제2 노드(MBb)의 데이터에 따라 턴온 여부가 결정된다. 따라서 도 1에 도시된 제1 노드(MB)의 데이터에 턴온 여부가 결정되는 NMOS 트랜지스터(N130)와 실질적으로 동일한 동작을 수행한다.

중앙에 도시된 1 비트 패스 판단부(310)는 접지 단자와 제1 검증 신호 출력단(PBD_VEROK) 사이에 직렬 접속된 NMOS 트랜지스터(N310)와 PMOS 트랜지스터(P312)를 포함한다. 상기 PMOS 트랜지스터(P312)는 반전된 감지노드 신호(/SO)에 따라 턴온 여부가 결정된다. 따라서 도 1에 도시된 감지노드(SO)의 데이터에 턴온 여부가 결정되는 NMOS 트랜지스터(N132)와 실질적으로 동일한 동작을 수행한다.

우측에 도시된 1 비트 패스 판단부(320)는 접지 단자와 제1 검증 신호 출력단(PBD_VEROK) 사이에 직렬 접속된 PMOS 트랜지스터(P320)와 PMOS 트랜지스터(P322)를 포함한다. 상기 PMOS 트랜지스터(P320)는 제2 노드(MBb)의 데이터에 따라 턴온 여부가 결정된다. 또한 상기 PMOS 트랜지스터(P322)는 반전된 감지노드 신호(/SO)에 따라 턴온 여부가 결정된다. 따라서 도 1의 1 비트 패스 판단부(130)와 실질적으로 동일한 동작을 수행한다.

도 4는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 패스 비트 개수 판단장치를 도시한 회로도이다.

상기 패스 비트 개수 판단 장치(400)는 판독하고자 하는 패스 비트 개수에 따라 전류 경로의 개수를 설정하는 기준 전류 설정부(440), 각 페이지 버퍼의 1 비트 패스 판단부들을 경유하는 전류를 상기 기준 전류 설정부(440)로 반사시키는 전류 미러부(420), 상기 전류 미러부(420)와 기준 전류 설정부(440)의 접속노드에 인가되는 전압에 따라 패스 신호를 출력하는 패스 신호 출력부(430)를 포함한다.

먼저 상기 각 1 비트 패스 판단부(130, 410, 412, 414)는 도 1에 도시된 1 비트 패스 판단부(130)와 동일한 구성을 갖는다. 각 페이지 버퍼에 포함된 1 비트 패스 판단부가 제1 노드(N1)에 병렬 접속된다. 그리고 각 1 비트 패스 판단부가 구동될 때 마다, I 만큼의 전류를 방전시키게 된다. 즉 n 개의 비트가 패스되어 n 개의 1 비트 패스 판단부가 구동되면 총 n*I 만큼의 전류가 제1 노드(N1)를 경유하여 흐르게 된다.

상기 전류 미러부(420)는 구동신호(EN)에 따라 전류 미러부(420)에 전원전압(VCC)를 공급하는 구동소자(N420), 상기 구동소자와 제1 노드(N1) 사이에 접속되는 제1 PMOS 트랜지스터(P420), 상기 구동소자와 제2 노드(N2) 사이에 접속되는 제2 PMOS 트랜지스터(P422)를 포함한다. 이때 상기 제1 PMOS 트랜지스터(P420)는 다이오드 접속되어 정전압원의 기능을 수행한다. 그리고 제1 PMOS 트랜지스터(P420)과 제2 PMOS 트랜지스터(P422)의 게이트가 접속되어 제1 PMOS 트랜지스터(P420)를 경유하여 흐르는 전류와 동일한 전류가 제2 PMOS 트랜지스터(422)를 경유하여 흐르 게 된다. 즉 전류 미러 동작을 수행한다.

상기 기준 전류 설정부(440)는 상기 전류 미러부(420)의 미러 전류가 흐르는 단자, 즉 제2 노드(N2)와 접지 사이에 접속되는 복수의 전류 방전부(442, 444, 446, 448, 450)를 포함한다. 각 전류 방전부는 상기 제2 노드(N2)와 접지 사이에 직렬 접속되는 제1 및 제2 스위칭 소자를 포함한다. 제1 스위칭 소자는 전원 전압(VCC)단자와 접속되어 턴온 상태를 유지하며, 제2 스위칭 소자는 제어신호에 따라 턴온여부가 결정된다.

제1 전류 방전부(442)는 NMOS 트랜지스터로 구성된 제1 스위칭 소자(N442)와 제2 스위칭 소자(N443)를 포함한다. 제1 및 제2 스위칭 소자 모두 전원 전압(VCC)에 의하여 항상 턴온된다. 이때 제1 전류 방전부(442)의 각 NMOS 트랜지스터는 다른 전류 방전부와 상이한 크기의 NMOS 트랜지스터로 구성된다. 즉 전류 미러부(420)에서 공급되는 전류가 I 라고 가정할 때, 제1 전류 방전부(442)는 1/2I 만큼만 방전시키도록 NMOS 트랜지스터를 구성한다. 바람직하게는 채널 넓이와 길이의 비(W/L)가 다른 NMOS 트랜지스터의 1/2이 되는 트랜지스터들을 접속시킨다.

그 결과 상기 전류 미러부(420)에서 I 만큼의 전류를 공급할 경우, 제1 전류 방전부(442)만 구동되는 경우라면, 1/2I 만큼의 전류만 방전되어, 제2 노드(N2)의 전압이 1/2VCC 보다 커지게 된다.

제2 전류 방전부(444)는 NMOS 트랜지스터로 구성된 제1 스위칭 소자(N444)와 제2 스위칭 소자(N445)를 포함한다. 제1 스위칭 소자(N444)는 전원 전압(VCC)에 의 하여 항상 턴온되며, 제2 스위칭 소자(N445)는 2 비트 패스 검출신호(2BIT)에 따라 선택적으로 턴온된다.

제3 전류 방전부(446)는 NMOS 트랜지스터로 구성된 제1 스위칭 소자(N446)와 제2 스위칭 소자(N447)를 포함한다. 제1 스위칭 소자(N446)는 전원 전압(VCC)에 의하여 항상 턴온되며, 제2 스위칭 소자(N447)는 3 비트 패스 검출신호(3BIT)에 따라 선택적으로 턴온된다.

제4 전류 방전부(448)는 NMOS 트랜지스터로 구성된 제1 스위칭 소자(N448)와 제2 스위칭 소자(N449)를 포함한다. 제1 스위칭 소자(N448)는 전원 전압(VCC)에 의하여 항상 턴온되며, 제2 스위칭 소자(N449)는 4 비트 패스 검출신호(2BIT)에 따라 선택적으로 턴온된다.

제5 전류 방전부(450)는 NMOS 트랜지스터로 구성된 제1 스위칭 소자(N450)와 제2 스위칭 소자(N451)를 포함한다. 제1 스위칭 소자(N450)는 전원 전압(VCC)에 의하여 항상 턴온되며, 제2 스위칭 소자(N451)는 5 비트 패스 검출신호(5BIT)에 따라 선택적으로 턴온된다.

상기 제2 내지 제5 전류 방전부들 각각은 제1 전류 방전부(442)와 달리 전류 미러부(420)에서 공급되는 I 전류를 모두 방전시킬 수 있다.

상기 패스 신호 출력부(430)는 전류 미러부(420)의 제2 노드(N2)에 인가되는 전압과 기준전압(1/2VCC)의 크기를 비교하여 패스신호(pass)를 출력하는 비교부를 포함한다. 제2 노드(N2)에 인가되는 전압이 상기 기준전압(1/2VCC) 보다 작은 경우 하이레벨의 패스신호(pass)를 출력한다. 그리고 제2 노드(N2)에 인가되는 전 압이 상기 기준전압(1/2VCC) 보다 큰 경우 로우레벨의 패스신호(pass)를 출력한다. 본원 발명에서는 제2 노드(N2)에 인가되는 전압이 기준전압(1/2VCC) 보다 큰 경우, 즉 로우레벨의 패스신호(pass)가 출력되는 경우 패스된 것으로 판단한다.

상세 동작을 살펴보기로 한다.

먼저 판독하고자 하는 패스 비트의 개수를 설정한다. 1 비트가 패스되었는지 여부를 확인할 때는 패스 검출 신호를 인가하지 않는다. 즉 제1 전류 방전부(442)만으로 1 비트 패스를 확인할 수 있다. 1 비트가 패스되기 전에는 전류 경로가 형성되지 않으므로, 제1 전류 방전부(442)에 의하여 제2 노드(N2)의 전압은 접지에 가깝게 되고, 이는 기준전압(1/2VCC) 보다 작으므로, 하이레벨의 패스신호(pass)가 출력된다. 기준전압 이상으로 프로그램된 셀, 즉 패스된 셀이 없음을 의미한다.

1 비트가 패스된다면, 복수의 1 비트 패스 판단부중 어느 하나가 전류 경로를 형성하고, 그때 전류 미러부(420)의 정전압원에 의해서 I 만큼의 전류가 제1 노드(N1) 및 패스된 셀과 접속된 1 비트 패스 판단부를 경유하여 흐르게 된다. 이때 전류 미러부(420)에 의하여 제2 노드(N2)에도 I 만큼의 전류가 흘러야 하나, 1/2I 만큼의 전류만 흘릴 수 있는 제1 전류 방전부(442)이 동작되어 있는 상태이므로, 제2 노드(N2)의 전압이 기준전압(1/2VCC) 보다 커지게 된다. 그에 따라 로우레벨의 패스신호(pass)가 출력된다. 기준전압 이상으로 프로그램된 셀, 즉 패스된 셀이 발생하였음을 의미한다. 이때 어떠한 패스 검출신호도 인가되지 않았고, 제1 전류 방전부(442)만 구동된 상황이므로 1 비트가 패스된 것으로 판단한다.

2 비트 패스를 확인하고자 하는 경우에는 2 비트 패스 검출신호(2BIT)를 인가하여 제2 전류 방전부(444)를 구동한다. 그에 따라 기준 전류 설정부(430)는 총 3/2I 만큼의 전류를 방전할 수 있게 된다. 만약 2 비트가 패스된다면, 복수의 1 비트 패스 판단부중 두 개의 1 비트 패스 판단부가 전류 경로를 형성하고, 그때 전류 미러부(420)의 정전압원에 의해서 2I 만큼의 전류가 제1 노드(N1) 및 패스된 셀과 접속된 1 비트 패스 판단부를 경유하여 흐르게 된다. 이때 전류 미러부(420)에 의하여 제2 노드(N2)에도 2I 만큼의 전류가 흘러야 하나, 3/2I 만큼의 전류만 흘릴 수 있으므로, 제2 노드(N2)의 전압이 기준전압(1/2VCC) 보다 커지게 된다. 그에 따라 로우레벨의 패스신호(pass)가 출력된다. 기준전압 이상으로 프로그램된 셀, 즉 패스된 셀이 발생하였음을 의미한다. 이때 2 비트 패스 검출신호가 인가되고 있고, 제1 및 제2 전류 방전부(442, 444)가 구동된 상황이므로 2 비트가 패스된 것으로 판단한다.

3 비트 패스를 확인하고자 하는 경우에는 2 비트 패스 검출신호(2BIT) 및 3 비트 패스 검출신호(3BIT)를 인가하여 제2 및 제3 전류 방전부(444, 446)를 구동한다. 그에 따라 기준 전류 설정부(430)는 총 5/2I 만큼의 전류를 방전할 수 있게 된다. 만약 3 비트가 패스된다면, 복수의 1 비트 패스 판단부중 세 개의 1 비트 패스 판단부가 전류 경로를 형성하고, 그때 전류 미러부(420)의 정전압원에 의해서 3I 만큼의 전류가 제1 노드(N1) 및 패스된 셀과 접속된 1 비트 패스 판단부를 경유하 여 흐르게 된다. 이때 전류 미러부(420)에 의하여 제2 노드(N2)에도 3I 만큼의 전류가 흘러야 하나, 5/2I 만큼의 전류만 흘릴 수 있으므로, 제2 노드(N2)의 전압이 기준전압(1/2VCC) 보다 커지게 된다. 그에 따라 로우레벨의 패스신호(pass)가 출력된다. 기준전압 이상으로 프로그램된 셀, 즉 패스된 셀이 발생하였음을 의미한다. 이때 2비트 패스 검출신호 및 3 비트 패스 검출신호가 인가되고 있고, 제1 내지 제3 전류 방전부(442, 444, 446)가 구동된 상황이므로 3 비트가 패스된 것으로 판단한다.

마찬가지로, 4 비트 패스를 검출하고자 하는 경우에는 2 비트 패스 검출신호(2BIT) , 3 비트 패스 검출신호(3BIT) 및 4 비트 패스 검출신호(4BIT)를 인가하여 제1 내지 제4 전류 방전부를 구동한다. 또한, 5 비트 패스를 검출하고자 하는 경우에는 2 비트 패스 검출신호(2BIT) , 3 비트 패스 검출신호(3BIT), 4 비트 패스 검출신호(4BIT), 및 5 비트 패스 검출신호(5BIT)를 인가하여 제1 내지 제5 전류 방전부를 구동한다.

정리하면, 총 n 비트 패스를 검출하고자 하는 경우 1/2I 만큼의 전류를 방전시키는 1개의 전류 방전부와, I 만큼의 전류를 방전시키는 (n-1)개의 전류 방전부를 포함시킨다. 그리고 1 비트 패스를 검출하고자 하는 경우에는 1/2I 만큼의 전류를 방전시키는 1개의 전류 방전부만을 구동시켜 패스 여부를 확인한다. n 비트 패스를 검출하고자 하는 경우에는 n 개의 전류 방전부를 구동시켜 {(n-1)+1/2}*I 만큼의 전류가 방전되도록 한다. n 개의 비트가 패스되면 제1 노드를 통하여 n*I 만 큼의 전류가 흐르고, 제2 노드에서도 n*I 만큼의 전류가 흘러야 하나 전류 방전부를 통해서는 {(n-1)+1/2}*I 만큼만 방전된다. 따라서 로우 레벨의 패스신호, 즉 n 개의 비트가 패스되었음을 알리는 신호가 출력된다.

도 3은 본원 발명의 일 실시예에 따른 1 비트 패스 판단부의 변형 실시예들을 도시한 도면이다.

<도면의 주요 부분에 대한 설명>

100: 불휘발성 메모리 장치

110, 140, 150, 160, 170: 페이지 버퍼

180: 1 비트 패스 신호 출력부 190: 메모리 셀 어레이

400: 패스 비트 개수 판단 장치

420: 전류 미러부 430: 패스 신호 출력부

440: 기준 전류 설정부

Claims

프로그램 또는 프로그램 금지 여부에 대한 데이터가 저장되는 제1 데이터 래치부와,

프로그램 대상 셀들의 문턱전압 상태를 설정하는 데이터가 저장되는 제2 데이터 래치부와,

상기 제1 데이터 래치부의 제1 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제1 검증신호 출력단을 접지 또는 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부와,

상기 제1 데이터 래치부의 제1 노드에 설정된 데이터와 상반되며 상기 제1 데이터 래치부의 제2 노드에 설정되는 데이터에 따라 제2 검증신호 출력단에 전원 전압을 인가하거나 또는 상기 제2 검증신호 출력단을 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 패스 완료 판단부를 포함하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 1 비트 패스 판단부는 접지 단자와 상기 제1 검증신호 출력단 사이에 직렬 접속된 제1 및 제2 스위칭 소자를 포함하며, 상기 제1 스위칭 소자는 상기 제1 데이터 래치부의 제1 노드에 설정되는 데이터에 따라 턴온되고, 상기 제2 스위칭 소자는 상기 감지노드에 설정되는 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 제1 데이터 래치부의 제1 노드에는 프로그램 대상 데이터로서 로우 레벨의 데이터가 저장되고, 소거 대상 데이터로서 하이 레벨의 데이터가 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 프로그램 대상 셀 중 문턱전압이 제2 기준전압보다는 낮고 제1 기준전압 이상으로 프로그램시키고자하는 셀들은 상기 제1 데이터 래치부의 제1 노드에 로우레벨 데이터, 상기 제2 데이터 래치부의 제1 노드에는 하이레벨 데이터가 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항 또는 제4항에 있어서, 상기 감지노드는 상기 제2 데이터 래치부의 제1 노드에 저장된 데이터에 따라 하이레벨 상태를 갖게되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 제1 데이터 래치부의 제1 노드에 설정되는 데이터는 프로그램 대상 데이터를 의미하는 데이터에서 소거 대상 데이터를 의미하는 데이터로 변환되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 1 비트 패스 판단부는 제1 검증신호 출력단을 접지시키는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제2항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 1 비트 패스 판단부의 제1 및 제2 스위칭 소자가 턴온되어 제1 검증신호 출력단이 접지되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1 데이터 래치부 및 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 복수의 페이지 버퍼들과,

상기 각 페이지 버퍼들의 1 비트 패스 판단부의 출력단과 병렬 접속되는 제1 검증 신호 출력단과,

상기 제1 검증신호 출력단의 상태에 따라 검증 전압 이상으로 프로그램된 셀이 발생하였는지 여부를 확인하는 신호를 출력하는 1 비트 패스 신호 출력부를 포함하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 1 비트 패스 판단부는 접지 단자와 상기 제1 검증신호 출력단 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터는 상기 제1 데이터 래치부에 설정되는 데이터에 따라 턴온되고, 상기 제2 NMOS 트랜지스터는 상기 감지노드에 설정되는 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 1 비트 패스 신호 출력부는 상기 제1 검증 신호 출력단의 신호와 체크신호를 입력받아 1 비트 패스 신호를 출력하는 부정논리합 게이트 와,

상기 체크 신호에 따라 상기 제1 검증 신호 출력단을 풀업시키는 풀업부를 포함하는 불휘발성 메모리 장치.
제11항에 있어서, 상기 풀업부는 전원전압 단자와 상기 제1 검증 신호 출력단 사이에 접속되며 상기 체크 신호를 게이트로 입력받는 PMOS 트랜지스터를 포함하는불휘발성 메모리 장치.
제12항에 있어서, 로우레벨의 체크 신호의 인가에 따라 상기 제1 검증 신호 출력단이 하이레벨로 프리차지된 상태에서 검증전압 이상으로 프로그램된 셀과 접속된 페이지 버퍼의 1 비트 패스 판단부에 의하여 상기 제1 검증 신호 출력단이 접지되는 것을 특징으로 하는 불휘발성 메모리 장치.
제12항에 있어서, 상기 1 비트 패스 신호 출력부는 검증전압 이상으로 프로그램된 셀이 발생한 경우 하이 레벨의 1 비트 패스 신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
패스 비트수에 따라 개방되는 전류 경로의 수를 조절하는 기준 전류 설정부와,

각 페이지 버퍼의 1 비트 패스 판단부들을 경유하는 전류를 상기 기준 전류 설정부로 반사시키는 전류 미러부와,

상기 전류 미러부와 기준 전류 설정부의 접속노드에 인가되는 전압에 따라 패스 신호를 출력하는 패스 신호 출력부를 포함하는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제15항에 있어서, 상기 기준 전류 설정부는 상기 전류 미러부와 병렬 접속되는 복수의 전류 방전부를 포함하고,

각 전류 방전부는 상기 전류 미러부와 접지 사이에 직렬 접속되는 제1 및 제2 스위칭 소자를 포함하며,

상기 제1 스위칭 소자는 전원 전압단자와 접속되어 턴온 상태를 유지하고, 제2 스위칭 소자는 패스 검출신호에 따라 턴온되는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제15항에 있어서, 상기 기준 전류 설정부는 상기 전류 미러부와 병렬 접속되며 1/2*I 만큼의 전류를 방전시키는 제1 전류 방전부와,

상기 전류 미러부와 병렬 접속되며 I 만큼의 전류를 각각 방전시키는 (n-1) 개의 전류 방전부들을 포함하고,

각 전류 방전부는 상기 전류 미러부와 접지 사이에 직렬 접속되는 제1 및 제2 스위칭 소자를 포함하며,

상기 제1 전류 방전부의 제1 및 제2 스위칭 소자는 전원 전압단자와 접속되 어 턴온 상태를 유지하고,

상기 (n-1) 개의 전류 방전부들의 제1 스위층 소자는 전원 전압단자와 접속되어 턴온 상태를 유지하고, 제2 스위칭 소자는 패스 검출신호에 따라 턴온되는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제17항에 있어서, n 비트 패스를 검출하고자 하는 경우 상기 제1 전류 방전부 및 (n-1)개의 전류 방전부를 구동시켜 {(n-1)+1/2}*I 만큼의 전류가 방전되도록 하는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제17항에 있어서, n 비트 패스를 검출하고자 하는 경우 상기 (n-1) 개의 전류 방전부들에 패스 검출 신호를 인가하여 각 전류 방전부들의 제2 스위칭 소자를 턴온시키는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제15항에 있어서, 상기 전류 미러부는 구동신호에 따라 전원전압를 공급하는 구동소자와,

상기 전류 미러부가 1 비트 패스 판단부들과 접속되는 제1 노드와 상기 구동 소자 사이에 접속되는 제1 PMOS 트랜지스터와,

상기 전류 미러부가 기준 전류 설정부와 접속되는 제2 노드와 상기 구동 소자 사이에 접속되는 제2 PMOS 트랜지스터를 포함하고,

상기 제1 PMOS 트랜지스터는 다이오드 접속되고, 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터의 게이트가 접속되는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.
제15항에 있어서, 상기 패스 신호 출력부는 상기 전류 미러부가 상기 기준 전류 설정부와 접속되는 노드에 인가되는 전압과 기준전압의 크기를 비교하여 패스신호를 출력하는 비교부를 포함하는 불휘발성 메모리 장치의 패스 비트 개수 판단 장치.