KR100965075B1 - 불휘발성 메모리 장치의 패스/페일 체크부 및 그를 이용한 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 패스/페일 체크부 및 그를 이용한 불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 패스/페일 체크부는 검증대상 셀이 검증전압이상으로 프로그램되었는지 여부를 확인하는 프로그램 체크부와, 제1 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제1 체크부와, 제2 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제2 체크부와, 제3 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제3 체크부를 포함하는 것을 특징으로 한다.
패스/페일, 검증, 멀티 레벨 셀

Description

불휘발성 메모리 장치의 패스/페일 체크부 및 그를 이용한 불휘발성 메모리 장치의 프로그램 방법{Pass/fail checking unit of non volatile memory device and programming method using thereof}
본원 발명은 불휘발성 메모리 장치의 패스/페일 체크부 및 그를 이용한 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치에 최근 멀티 레벨 셀 프로그램 방법이 적용되고 있다. 즉 하나의 메모리 셀에 2비트 이상의 데이터가 저장될 수 있도록 프로그램 하는 방법이다. 통상적인 멀티 레벨 셀 프로그램 방법에 따르면 프로그램 동작과 아울러 각 셀들이 지정된 상태로 프로그램되었는지 여부를 판단하는 검증동작을 수행하게 된다. 이러한 검증동작에 의하여 각 셀들이 목적하는 상태로 프로그램되었는지 여부를 확인할 수 있게 된다. 다만, 멀티 레벨 셀 프로그램 방법에 있어서는 여러 개의 검증전압을 기준으로 하는 검증 동작을 수행하게 되는바 검증 동작에 소요되는 시간이 증가하게 되므로, 이를 최소화할 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법에 소요되는 검증 시간을 줄일 수 있는 패스/페일 체크부를 제공하는 것이다. 또한, 상기 패스/페일 체크부를 이용한 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
전술한 본원 발명의 과제에 따라 본원 발명의 불휘발성 메모리 장치의 패스/페일 체크부는 검증대상 셀이 검증전압이상으로 프로그램되었는지 여부를 확인하는 프로그램 체크부와, 제1 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제1 체크부와, 제2 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제2 체크부와, 제3 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제3 체크부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 패스/페일 체크부는 페이지 버퍼의 제2 레지스터에 포함된 래치부에 저장된 데이터에 따라 제1 전압을 출력 노드로 전달하는 프로그램 체크부와, 상기 페이지 버퍼의 제1 레지스터에 포함된 래치부에 저장된 데이터에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제1 체크부와, 상기 페이지 버퍼의 제3 레지스터에 포함된 래치부에 저장된 데이터 및 제2 검증체크신호에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제2 체크부와, 제3 검증체크신호에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제3 체크부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 (a) 프로그램 동작을 수행하는 단계와, (b) 제1 검증동작을 수행하는 단계와, (c) 제2 검증동작을 수행하는 단계와, (d) 제3 검증동작을 수행하는 단계와, (e) 제1 패스/페일 체크 동작을 수행하는 단계와, (f) 제1 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(a~e)들을 반복수행하는 단계와, (g) 상기 제1 검증대상 셀이 모두 패스 된 것으로 확인된 경우 상기 단계(a, c, d)들을 수행하는 단계와, (h) 제2 패스/페일 체크 동작을 수행하는 단계와, (i) 제2 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(g, h)들을 반복수행하는 단계와, (j) 상기 제2 검증대상 셀이 모두 패스 된 것으로 확인된 경우 상기 단계(a, d)들을 수행하는 단계와, (k) 제3 패스/페일 체크 동작을 수행하는 단계와, (l) 제3 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(j, k)들을 반복수행하는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 각 검증동작 중 이미 검증이 완료된 것으로 확인되는 검증동작은 수행하지 않을 수 있는바, 전체 프로그램 동작중 검증동작에 소요되는 시간을 단축시키는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법의 개념을 설명하기 위한 도면이다.
상기 멀티 레벨 셀 프로그램 방법은 2비트 멀티 레벨 셀 프로그램 방법을 도시하고 있다. 하위 비트 프로그램(LSB) 동작에 따라 서로 다른 문턱전압을 갖는 두 개의 분포가 형성된다. 싱글 레벨 셀 프로그램 방법은 이러한 하위 비트 프로그램 동작 만으로 각 메모리 셀에 1비트의 데이터를 저장한다.
상기 분포에 대하여 상위 비트 프로그램(MSB) 동작을 수행하면, 서로 다른 문턱전압을 갖는 네 개의 분포가 형성된다. 따라서 각 메모리 셀에 서로 다른 네 개의 상태, 즉 2비트의 데이터를 저장할 수 있게 된다. 이때 문턱전압이 제일 낮은 셀들의 분포를 제1 상태, 제1 검증전압(PV1) 보다 크고 제2 검증전압(PV2) 보다 낮게프로그램 된 셀들의 분포를 제2 상태, 제2 검증전압(PV2) 보다 크고 제3 검증전압(PV3) 보다 낮게 프로그램 된 셀들의 분포를 제3 상태, 제3 검증전압(PV3) 보다 크게 프로그램 된 셀들의 분포를 제4 상태라 한다.
통상적인 멀티 레벨 셀 프로그램 방법에 따르면 프로그램 동작과 아울러 각 셀들이 지정된 상태로 프로그램 되었는지 여부를 판단하는 검증동작을 수행하게 된다. 이러한 검증동작에 의하여 각 셀들이 목적하는 상태로 프로그램 되었는지 여부를 확인할 수 있게 된다. 다만, 멀티 레벨 셀 프로그램 방법에 있어서는 여러 개의 검증전압을 기준으로 하는 검증 동작을 수행하게 되는바 검증 동작에 소요되는 시간이 증가하게 되므로, 이를 최소화할 필요가 있다.
도 2는 본원 발명에 적용되는 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
상기 페이지 버퍼(200)는 비트라인 선택부(210), 비트라인 센싱부(212), 감지 노드 프리차지부(214), 감지 노드 센싱부(216), 제1 레지스터(220), 제2 레지스터(230), 제3 레지스터(240), 패스/페일 체크부(250)를 포함한다.
상기 비트라인 선택부(210)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N215)와, 제2 비트 라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N217)를 포함한다. 또한, 상기 비트라인 선택부(210)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe) 에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N211), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N213)를 포함한다. 상기 구성에 따 라 특정 비트라인과 감지 노드를 선택적으로 접속시킬 수 있다.
상기 비트라인 센싱부(212)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 비트라인 선택부(210)과 감지 노드(SO)에 접속된 NMOS 트랜지스터(N212)를 포함한다. 검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다. 한편, 실시예에 따라 상기 비트라인 센싱부(212)를 제거하고, 상기 비트라인 선택부(210)의 비트라인 선택 트랜지스터(N215, N217)가 동일한 동작을 수행하도록 할 수 있다.
상기 감지 노드 프리차지부(214)는 프리차지신호(Prechb)에 응답하여 상기 감지 노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지 노드 사이에 접속된 PMOS 트랜지스터(P214)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.
상기 감지 노드 센싱부(216)는 감지 노드의 전압레벨에 따라 접지전압을 상기 각 레지스터(220, 230, 240)에 인가시킨다. 이를 위해, 상기 감지 노드가 게이트에 접속되며 상기 각 레지스터와 접지단자 사이에 접속된 NMOS 트랜지스터(N216)를 포함한다. 따라서 감지 노드의 전압레벨에 따라 접지전압이 각 레지스터에 인가된다.
상기 제1 레지스터(220)는 데이터가 저장되는 래치부(222), 데이터 설정신호(CRST, CSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 래치부(222)에 전달하는 데이터 설정부(226), 상기 래치부(222)의 제1 노드(QC_N) 에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(224)를 포함한다.
상기 래치부(222)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV222), 제2 인버터(IV223)를 포함한다. 제1 인버터(IV222)의 출력단자와 제2 인버터(IV223)의 입력단자의 접속노드를 제1 노드(QC_N)라 하고, 제1 인버터(IV222)의 입력단자와 제2 인버터(IV223)의 출력단자의 접속노드를 제2 노드(QC)라 한다. 따라서 상기 제1 노드(QC_N)와 제2 노드(QC)에는 서로 상반된 레벨의 데이터가 저장된다.
상기 데이터 설정부(226)는 제1 데이터 설정신호(CSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제1 노드(QC_N)에 인가시키는 NMOS 트랜지스터(N228), 제2 데이터 설정신호(CRST)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제2 노드(QC)에 인가시키는 NMOS 트랜지스터(N226)를 포함한다.
상기 데이터 전송부(224)는 데이터 전송신호(TRANC)에 따라 상기 래치부(222)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N224)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QC_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.
상기 제2 레지스터(230)는 데이터가 저장되는 래치부(232), 데이터 설정신호(MRST, MSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 래치부(232)에 전달하는 데이터 설정부(236), 상기 래치부(232)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(234)를 포함한다.
상기 래치부(232)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV232), 제2 인버터(IV233)를 포함한다. 제1 인버터(IV232)의 출력단자와 제2 인버터(IV233)의 입력단자의 접속노드를 제1 노드(QM_N)라 하고, 제1 인버터(IV232)의 입력단자와 제2 인버터(IV233)의 출력단자의 접속노드를 제2 노드(QM)라 한다. 따라서 상기 제1 노드(QM_N)와 제2 노드(QM)에는 서로 상반된 레벨의 데이터가 저장된다.
상기 데이터 설정부(236)는 제1 데이터 설정신호(MSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제1 노드(QM_N)에 인가시키는 NMOS 트랜지스터(N238), 제2 데이터 설정신호(MRST)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제2 노드(QM)에 인가시키는 NMOS 트랜지스터(N236)를 포함한다.
상기 데이터 전송부(234)는 데이터 전송신호(TRANM)에 따라 상기 래치부(232)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N234)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QM_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.
상기 제3 레지스터(240)는 데이터가 저장되는 래치부(242), 데이터 설정신 호(TRST, TSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 래치부(242)에 전달하는 데이터 설정부(246), 상기 래치부(242)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(244)를 포함한다.
상기 래치부(242)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV242), 제2 인버터(IV243)를 포함한다. 제1 인버터(IV242)의 출력단자와 제2 인버터(IV243)의 입력단자의 접속노드를 제1 노드(QT_N)라 하고, 제1 인버터(IV242)의 입력단자와 제2 인버터(IV243)의 출력단자의 접속노드를 제2 노드(QT)라 한다. 따라서 상기 제1 노드(QT_N)와 제2 노드(QT)에는 서로 상반된 레벨의 데이터가 저장된다.
상기 데이터 설정부(246)는 제1 데이터 설정신호(TSET)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제1 노드(QT_N)에 인가시키는 NMOS 트랜지스터(N248), 제2 데이터 설정신호(TRST)에 따라 상기 접지전압 공급부(216)에서 전달되는 접지전압을 상기 제2 노드(QT)에 인가시키는 NMOS 트랜지스터(N246)를 포함한다.
상기 데이터 전송부(244)는 제1 데이터 전송신호(TRANT)에 따라 상기 래치부(242)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N245), 제2 데이터 전송신호(TRANT_N)에 따라 상기 래치부(242)의 제2 노드(QT)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N244)를 포함한다. 따라서 상기 각 데이터 전송신호(TRANT, TRANT_N)의 인가에 따라 상기 래치부(242)의 특정 노드(QT, QT_N)에 저장된 데이터를 감지 노드(SO)에 전송할 수 있다.
상기 패스/페일 체크부(250)는 상기 제1 레지스터(220)에 포함된 래치부(222)의 제1 노드(QC_N)에 저장된 데이터, 상기 제2 레지스터(230)에 포함된 래치부(232)의 제2 노드(QM)에 저장된 데이터, 상기 제3 레지스터(240)에 포함된 래치부(242)의 제1 노드(QT_N)에 저장된 데이터, 제2 검증체크신호(PV2CHECK), 제3 검증체크신호(PV3CHECK)에 따라 각 검증 동작에서의 패스/페일 여부를 확인한다.
상세 구성을 설명하기에 앞서, 상기 페이지 버퍼를 이용한 프로그램 동작/ 검증 동작에 대하여 살펴보기로 한다.
구분 QC_N QM_N QT_N
제1 상태 1 1 1
제2 상태 1 0 0
제3 상태 0 0 1
제4 상태 0 0 0
표 1에 도시된 바와 같이 입력 데이터에 따라, 즉 프로그램하고자 하는 상태에 따라 각 래치부의 제1 노드에 저장되는 데이터가 상이하다. 이때, 프로그램 동작은 제2 레지스터(230)에 포함된 래치부(232)의 제1 노드(QM_N)에 저장된 데이터에 따라 수행된다. 즉, 해당 노드에 '0' 데이터가 저장된 경우에 한하여 프로그램 대상이 된다. 또한, 검증동작시에 검증 대상 셀이 특정 검증전압이상으로 프로그램 된 경우에는, 감지노드 센싱부(216)를 통하여 접지전압이 인가되고, 그에 따라 제1 노드(QM_N)에 저장된 데이터가 '1'로 변경된다.
제1 레지스터와 제3 레지스터에 포함된 래치부의 데이터들은 특정 검증전압을 기준으로 하는 검증동작이 수행될 때, 나머지 검증전압을 기준으로 하는 검증동작이 수행되지 않도록 차단하는 역할을 수행한다.
제1 검증전압(PV1)을 기준으로 하는 제1 검증동작은 제2 상태로 프로그램하고자 하는 셀들이 제1 검증전압(PV1)이상으로 프로그램 된 경우, 상기 제1 노드(QM_N)에 저장된 '0' 데이터를 '1' 데이터로 변경시키게 된다. 그러나 제3 상태, 제4 상태로 프로그램 하고자 하는 셀들 역시 제1 검증전압(PV1) 보다 문턱전압이 클 것이므로, 제1 검증동작에 의하여 제1 노드(QM_N)에 저장된 '0' 데이터가 '1' 데이터로 변경될 수 있다. 그러나 이렇게 제1 노드(QM_N)에 저장된 데이터가 한번 변경되면, 이후 프로그램 펄스가 더 인가되지 않아, 목표로 하는 상태로 프로그램될 수 없으므로 이러한 셀들에 대해서는 제1 검증동작이 수행되지 않도록 차단하여야 한다. 이를 위해 제1 레지스터의 래치부(222)에 저장된 데이터를 이용한다. 검증동작에서는 감지노드 프리차지부(214)를 이용하여 감지노드를 하이레벨로 프리차지 시키는 동작이 수행되는바, 이러한 동작에서 데이터 전송신호(TRANC)를 인가하여 제3 상태, 제4 상태로 프로그램하고자 하는 셀들과 접속된 감지노드(SO)를 접지시킨다. 제3 상태, 제4 상태로 프로그램하고자 하는 셀들의 제1 레지스터의 래치부(222)에는 '0' 데이터가 저장되므로, 상기 데이터 전송신호(TRANC)가 인가되면 감지노드(SO)는 접지상태가 된다. 따라서 제3 상태, 제4 상태로 프로그램하고자 하는 셀들의 감지노드(SO)는 접지상태로 유지되어 감지노드 센싱부(216)가 동작하지 않고, 제2 레지스터의 래치부(232)에 저장된 데이터는 변경되지 않는다.
마찬가지로, 제2 검증전압(PV2)을 기준으로 하는 제2 검증동작은 제3 상태로 프로그램하고자 하는 셀들이 제2 검증전압(PV2)이상으로 프로그램 된 경우, 상기 제1 노드(QM_N)에 저장된 '0' 데이터를 '1' 데이터로 변경시키게 된다. 그러나 제4 상태로 프로그램 하고자 하는 셀들 역시 제2 검증전압(PV2) 보다 문턱전압이 클 것이므로, 제2 검증동작에 의하여 제1 노드(QM_N)에 저장된 '0' 데이터가 '1' 데이터로 변경될 수 있다. 이를 차단하기 위하여 제3 레지스터에 포함된 래치부(242)에 저장된 데이터를 이용한다. 제4 상태로 프로그램하고자 하는 셀들의 제3 레지스터의 래치부(242)의 제1 노드(QT_N)에는 '0' 데이터가 저장되므로, 상기 데이터 전송신호(TRANT)가 인가되면 감지노드(SO)는 접지상태가 된다. 따라서 제4 상태로 프로그램하고자 하는 셀들의 감지노드(SO)는 접지상태로 유지되어 감지노드 센싱부(216)가 동작하지 않고, 제2 레지스터의 래치부(232)에 저장된 데이터는 변경되지 않는다.
이와 같이 제1 검증동작을 수행하는 경우에는 상기 데이터 전송신호(TRANC)를 인가하여 제3 상태, 제4 상태로 프로그램하고자 하는 셀들에 대한 검증동작이 이루어지지 않도록 차단하고, 제2 검증동작을 수행하는 경우에는 상기 데이터 전송신호(TRANT)를 인가하여 제4 상태로 프로그램하고자 하는 셀들에 대한 검증동작이 이루어지지 않도록 차단한다.
이제 상기 패스/페일 체크부(250)의 상세 구성을 살펴보기로 한다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 패스/페일 체크부를 도시한 회로도이다.
상기 패스/페일 체크부(250)는 검증 대상 셀이 검증전압 이상으로 프로그램 되었는지 여부를 확인하는 프로그램 체크부(310), 상기 프로그램 체크부(310)와 검증신호 출력단(PBVER)사이에 병렬 접속되어 특정 검증 동작에 대해서만 패스/페일 확인동작이 수행되도록 하는 제1 체크부(320), 제2 체크부(330) 및 제3 체크부(340)를 포함한다.
먼저 상기 프로그램 체크부(310)는 상기 제2 레지스터에 포함된 래치부(232)의 제2 노드(QM)에 저장된 데이터에 따라 턴온되고, 접지단자와 제1 노드(N1)사이에 접속된 NMOS 트랜지스터(N310)를 포함한다. 앞서 설명한 바와 같이 제2 레지스터의 래치부(232)에는 해당 셀이 특정 검증 전압 이상으로 프로그램 되었는지 여부에 대한 데이터가 저장된다. 즉, 제1 검증전압 이상으로 프로그램 되었는지 여부를 확인하는 제1 검증동작의 수행시에, 상기 래치부(232)의 제1 노드(QM_N)에 '1' 데이터가 저장된 경우에는 해당 셀이 프로그램 완료된 것으로 판단하게 된다. 즉, 제2 노드(QM)에 '0' 데이터가 저장된 경우 해당 셀이 프로그램 완료된 것으로 판단하게 된다. 상기 제2 노드(QM)에 '0' 데이터가 저장된 경우 해당 트랜지스터(N310)는 턴오프 되므로, 접지전압이 검증신호(PBVER) 출력단에 인가되지 않게 되며, 이에 따라 검증신호 출력단은 플로팅 상태가 된다. 그러나 프로그램이 완료되지 않아 상기 제2 노드(QM)에 '1' 데이터가 저장된 경우 해당 트랜지스터(N310)는 턴온 되므로, 상기 제1 체크부(320), 제2 체크부(330) 또는 제3 체크부(340)를 거쳐 접지전압이 검증신호(PBVER) 출력단에 인가된다. 이때, 전체 검증신호(PBVER) 출력단이 플로팅 상태인 경우에 해당 검증동작이 완료된 것으로 판단한다.
상기 제1 체크부(320)는 상기 제1 레지스터에 포함된 래치부(222)의 제1 노드(QC_N)에 저장된 데이터에 따라 턴온되고, 상기 제1 노드(N1)와 상기 검증신호(PBVER) 출력단 사이에 접속된 NMOS 트랜지스터(N320)를 포함한다. 따라서 상기 래치부(222)의 제1 노드(QC_N)에 '1' 데이터가 저장된 경우, 즉 제1 상태, 제2 상태를 목적으로 하는 셀의 경우에 한하여 상기 NMOS 트랜지스터(N320)가 턴온된다.
상기 제1 내지 제3 검증동작을 수행한 후, 패스/페일 체크 동작을 수행할 경우, 먼저 상기 제1 체크부(320)만이 동작한다. 즉, 제2 상태로 프로그램하고자 하는 셀들의 제2 레지스터의 래치부(230)에 저장된 데이터를 근거로, 제2 상태로 프로그램하고자 하는 셀들이 모두 제1 검증전압이상으로 프로그램되었는지를 확인하는 제1 패스/페일 체크 동작을 수행한다. 상기 제1 노드(QC_N)에 저장된 데이터에 의하여 나머지 체크부(330, 340)는 차단된 상태이므로, 상기 제1 검증동작에 대한 패스/페일 체크가 가능하다. 이때, 제2 상태로 프로그램하고자 하는 셀들이 모두 제1 검증전압이상으로 프로그램되면, 상기 프로그램 체크부(310)가 모두 차단되어 상기 검증신호 출력단이 플로팅 상태가 된다. 상기 플로팅 상태가 되면, 상기 제1 검증동작이 완료된 것으로 보고, 이후 동작에서는 제1 검증동작을 더 이상 수행하지 않는다. 또한, 제3 상태로 프로그램하고자 하는 셀들이 모두 제2 검증전압이상으로 프로그램되었는지를 확인하는 제2 패스/페일 체크 동작을 수행하게 된다.
한편, 제1 상태를 목적으로 하는 셀들의 경우에는 상기 래치부(232)의 제2 노드(QM)에 '0' 데이터가 저장되어 있으므로, 해당 셀들의 문턱전압 상태와는 무관하게 프로그램 체크부(310)가 차단된다.
제2 체크부(330)는 제2 검증 체크신호(PV2CHECK)에 따라 턴온되는 제1 NMOS 트랜지스터(N330)와, 상기 제3 레지스터에 포함된 래치부(242)의 제1 노드(QT_N)에 저장된 데이터에 따라 턴온되는 제2 NMOS 트랜지스터(N332)를 포함한다. 이때, 상기 제1 NMOS 트랜지스터(N330)와 제2 NMOS 트랜지스터(N332)는 상기 제1 노드(N1)와 검증신호(PBVER) 출력단 사이에 직렬 접속된다.
제3 상태로 프로그램하고자 하는 셀들이 모두 제2 검증전압이상으로 프로그램되었는지를 확인하는 제2 패스/페일 체크 동작시에는, 상기 래치부(242)의 제1 노드(QT_N)에 저장된 데이터를 기초로 제2 체크부(330)의 차단여부를 제어할 수 있다. 즉, 제3 상태로 프로그램하고자 하는 셀의 경우 제1 노드(QT_N)에 '1' 데이터가 저장되어 있고, 제4 상태로 프로그램하고자 하는 셀의 경우 제1 노드(QT_N)에 '0' 데이터가 저장되어 있으므로, 이를 이용하여 제2 체크부(330)의 차단여부를 제어할 수 있다. 그러나 제1 검증동작 또는 제3 검증동작의 수행시에는 제2 체크부(330)의 동작을 차단하여야 하므로, 제2 검증 체크신호(PV2CHECK)에 따라 턴온되는 제1 NMOS 트랜지스터(N330)를 추가하였다. 따라서 제2 검증 체크신호(PV2CHECK)가 인가되는 경우, 상기 제1 노드(QT_N)에 '1' 데이터가 저장된 셀들에 대해서만 제2 검증동작이 수행될 수 있다. 상기 제2 패스/페일 체크 동작시에는 상기 제2 체크부(330)만이 동작하며, 제3 상태로 프로그램하고자 하는 셀들이 모두 제2 검증전압이상으로 프로그램 되면, 상기 프로그램 체크부(310)가 모두 차단되어 상기 검증신호 출력단이 플로팅 상태가 된다. 상기 플로팅 상태가 되면, 상기 제2 검증동작이 완료된 것으로 보고, 이후 동작에서는 제2 검증동작을 더 이상 수행하지 않는다. 또한, 제4 상태로 프로그램하고자 하는 셀들이 모두 제3 검증전압이상으로 프로그램되었는지를 확인하는 제3 패스/페일 체크 동작을 수행하게 된다.
제3 체크부(340)는 제3 검증 체크신호(PV3CHECK)에 따라 턴온되고, 상기 제1 노드(N1)와 상기 검증신호(PBVER) 출력단 사이에 접속된 NMOS 트랜지스터(N340)를 포함한다.
제4 상태로 프로그램하고자 하는 셀들이 모두 제3 검증전압이상으로 프로그램되었는지를 확인하는 제3 패스/페일 체크 동작의 수행시에는, 앞선 동작에서 제1 패스/페일 체크 동작, 제2 패스/페일 체크 동작이 모두 완료된 상태, 즉 제4 상태로 프로그램하고자 하는 셀이외의 셀들의 제2 레지스터에 포함된 래치부(232)의 제1 노드(QM_N)에는 모두 '1' 데이터가 저장된 상태이다. 따라서 제1 레지스터의 래치부 및 제3 레지스터의 래치부에 저장된 데이터와 관계없이 제3 검증 체크신호(PV3CHECK)에 따라 제3 패스/페일 체크 동작을 수행하면 된다.
상기 제3 패스/페일 체크 동작시에는 상기 제3 체크부(340)만이 동작하며, 제4 상태로 프로그램하고자 하는 셀들이 모두 제3 검증전압이상으로 프로그램 되면, 상기 프로그램 체크부(310)가 모두 차단되어 상기 검증신호 출력단이 플로팅 상태가 된다. 상기 플로팅 상태가 되면, 상기 제3 검증동작이 완료된 것으로 본다.
이제 본원 발명의 프로그램 방법의 순서를 살펴보기로 한다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
먼저, 프로그램 동작을 수행한다(단계 410).
상기 프로그램 방법은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 프로그램 시작전압(Vstart)에 스텝전압(Vstep)을 더하여 반복적으로 프로그램 동작을 수행하게 된다. 그리고 상기 스텝전압을 더 인가하기 전에 검증 동작을 수행하게 된다. 한편 상기 프로그램 방법은 2비트 멀티 레벨 셀 프로그램 방법에서 상위 비트 프로그램 방법에 해당한다.
다음으로, 제1 내지 제3 패스/페일 체크 상태를 확인하고 그 결과에 따라 검증동작을 수행한다(단계 420, 430, 440, 450). 상기 체크 결과는 상기 도 3의 패스/페일 체크부의 결과를 저장하여 판단하게 된다.
패스/페일 체크 결과 제1 검증 대상 셀들 중 페일된 셀이 있는 경우에는 제1 검증동작, 제2 검증동작 및 제3 검증동작을 수행하며, 제1 패스/페일 체크 동작을 수행한다(단계 420, 430, 440, 450, 460).
패스/페일 체크 결과 제1 검증 대상 셀들은 모두 패스되었으나 제2 검증 대상 셀들 중 페일된 셀이 있는 경우에는 제2 검증동작 및 제3 검증동작을 수행하며, 제2 패스/페일 체크 동작을 수행한다(단계 420, 440, 450, 460).
패스/페일 체크 결과 제2 검증 대상 셀들은 모두 패스되었으나 제3 검증 대상 셀들 중 페일된 셀이 있는 경우에는 제3 검증동작을 수행하며, 제3 패스/페일 체크 동작을 수행한다(단계 420, 450, 460).
패스/페일 체크 결과 제3 검증 대상 셀들이 모두 패스된 것으로 판단되면, 즉 제4 상태로 프로그램하고자 하는 셀들이 모두 제3 검증 전압이상으로 프로그램된 것으로 판단되면, 상위 비트 프로그램 동작을 종료한다(단계 420).
한편, 프로그램 동작을 반복할 때에는 스텝전압 만큼 프로그램 전압을 증가시키는 동작을 수행한다(단계 470).
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
먼저, 프로그램 동작을 수행한다(단계 510).
상기 프로그램 방법은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 프로그램 시작전압(Vstart)에 스텝전압(Vstep)을 더하여 반복적으로 프로그램 동작을 수행하게 된다. 그리고 상기 스텝전압을 더 인가하기 전에 검증 동작을 수행하게 된다. 한편 상기 프로그램 방법은 2비트 멀티 레벨 셀 프로그램 방법에서 상위 비트 프로그램 방법에 해당한다.
다음으로, 제1 내지 제3 패스/페일 체크 결과에 따라 검증동작을 수행한다(단계 520, 530, 540). 상기 체크 결과는 상기 도 3의 패스/페일 체크부의 결과를 를 저장하여 판단하게 된다.
제3 패스/페일 체크 결과 제3 검증 대상 셀들이 모두 패스된 것으로 판단되면, 즉 제4 상태로 프로그램하고자 하는 셀들이 모두 제3 검증 전압이상으로 프로그램된 것으로 판단되면, 상위 비트 프로그램 동작을 종료한다(단계 520).
상기 체크 결과 페일된 셀이 있는 경우에는, 제2 패스/페일 체크 결과를 확인한다(단계 520). 상기 제2 패스/페일 체크 결과 제2 검증 대상 셀들이 모두 패스된 것으로 판단되면, 즉 제3 상태로 프로그램하고자 하는 셀들이 모두 제2 검증 전압이상으로 프로그램된 것으로 판단되면, 제3 검증동작부터 수행하며, 제3 패스/페일 체크 동작을 수행한다(단계 520, 530, 532, 534).
상기 제2 패스/페일 체크 결과 페일된 셀이 있는 경우에는, 제1 패스/페일 체크 결과를 확인한다(단계 520, 540). 상기 제1 패스/페일 체크 결과 제1 검증 대상 셀들이 모두 패스된 것으로 판단되면, 즉 제2 상태로 프로그램하고자 하는 셀들이 모두 제1 검증 전압이상으로 프로그램된 것으로 판단되면, 제2 검증동작부터 수행하며, 제2 패스/페일 체크 동작을 수행한다(단계 520, 530, 540, 542, 544, 546).
상기 제1 패스/페일 체크 결과 페일된 셀이 있는 경우에는 제1 검증동작, 제2 검증동작 및 제3 검증동작을 수행하며, 제1 패스/페일 체크 동작을 수행한다(단계 520, 530, 540, 550, 552, 554, 556).
다만, 최초 프로그램 펄스 인가시에는 패스/페일 체크 결과가 초기화된 상태이므로, 초기값에 따르면, 제1 검증동작부터 제3 검증동작까지 순차적으로 수행하게 된다. 상기 제1 검증동작은 제1 검증 대상 셀들이 제1 검증전압(PV1)이상으로 프로그램되었는지를 확인하는 동작이다(단계 550). 이때, 제2, 제3 검증 대상 셀들은 제1 레지스터에 포함된 래치부에 저장된 데이터에 의하여 제1 검증동작이 차단됨은 앞서 살펴본바와 같다.
상기 제2 검증동작은 제2 검증 대상 셀들이 제2 검증전압(PV2)이상으로 프로그램되었는지를 확인하는 동작이다(단계 552, 542). 이때, 제3 검증 대상 셀들은 제3 레지스터에 포함된 래치부에 저장된 데이터에 의하여 제2 검증동작이 차단됨은 앞서 살펴본바와 같다.
상기 제3 검증동작은 제3 검증 대상 셀들이 제3 검증전압(PV3)이상으로 프로그램되었는지를 확인하는 동작이다(단계 554, 544, 532).
상기 제3 검증동작이 수행된 후에는 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복수행하게 된다(단계 560).
한편, 상기 각 패스/페일 체크 동작은 앞서 설명한 바에 따라 수행된다.
즉, 제1 패스/페일 체크 동작은 패스/페일 체크부(250)의 제2 체크부(330), 제3 체크부(340)의 동작을 차단시키고, 제1 체크부(320)만을 이용하여 수행한다(단계 556). 제2 패스/페일 체크 동작은 패스/페일 체크부(250)의 제2 체크부(330)만을 동작시켜 수행한다(단계 546). 제3 패스/페일 체크 동작은 패스/페일 체크부(250)의 제3 체크부(340)만을 동작시켜 수행한다(단계 534).
이와 같은 동작에 따르면, 패스/페일 체크 결과에 따라 특정 검증 동작을 먼저 완료시켜, 검증 동작에 소요되는 시간을 최소화 시킬 수 있다. 즉, 제1 패스/페일 체크 동작의 수행 결과 패스된 것으로 확인되면, 이후에는 제1 검증 동작을 수행하지 않는다. 또한, 제2 패스/페일 체크 동작의 수행 결과 패스된 것으로 확인되면, 이후에는 제2 검증 동작을 수행하지 않는다. 또한, 제3 패스/페일 체크 동작의 수행 결과 패스된 것으로 확인되면, 프로그램 동작을 완료한다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법의 개념을 설명하기 위한 도면이다.
도 4 또는 도 5의 프로그램 방법을 알기 쉽게 도시하였다. 즉 최초 프로그램 펄스 인가후에는 제1 검증 동작, 제2 검증 동작, 제3 검증 동작이 모두 수행된다.
다음으로 제1 패스/페일 체크 동작이 수행된다.
이러한 동작이 반복 수행되다가, 제1 패스/페일 체크 결과 제1 검증동작이 완료된 것으로 판단되면, 제1 검증동작을 수행하지 않고, 제2 검증동작 및 제3 검증동작만을 실시한다. 마찬가지로, 상기 동작이 반복 수행되다가, 제2 패스/페일 체크 결과 제2 검증동작이 완료된 것으로 판단되면, 제2 검증동작을 수행하지 않고, 제3 검증동작만을 실시한다.
이러한 구성에 따라 각 검증동작을 상위 비트 프로그램이 완료될 때까지 지속적으로 수행하는 것이 아니라, 패스/페일 체크 결과에 따라 특정 검증 동작을 선택적으로 생략할 수 있어, 검증동작에 소요되는 시간을 최소화할 수 있다.
도 1은 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법의 개념을 설명하기 위한 도면이다.
도 2는 본원 발명에 적용되는 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 패스/페일 체크부를 도시한 회로도이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법의 개념을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 설명>
250: 패스/페일 체크부
310: 프로그램 체크부
320: 제1 체크부
330: 제2 체크부
340: 제3 체크부

Claims (23)

  1. 검증 대상 셀이 검증전압 이상으로 프로그램되었는지 여부를 확인하는 프로그램 체크부와,
    제1 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제1 체크부와,
    제2 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제2 체크부와,
    제3 검증동작시 상기 프로그램 체크부에서 전달되는 전압을 검증신호 출력단으로 전달하는 제3 체크부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  2. 제1항에 있어서, 상기 제1 내지 제3 체크부는 상기 프로그램 체크부의 출력단과 상기 검증신호 출력단 사이에 병렬접속된 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  3. 제1항에 있어서, 상기 프로그램 체크부는 페이지 버퍼의 제2 레지스터에 포함된 래치부의 제2 노드에 저장된 데이터에 따라 접지전압을 상기 제1 내지 제3 체크부로 전달하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  4. 제1항에 있어서, 상기 제1 체크부는 페이지 버퍼의 제1 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 상기 프로그램 체크부와 검증신호 출력단을 접속시키는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  5. 제1항에 있어서, 상기 제2 체크부는 제2 검증 체크 신호 및 페이지 버퍼의 제3 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 상기 프로그램 체크부와 검증신호 출력단을 접속시키는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  6. 제1항에 있어서, 상기 제3 체크부는 제3 검증 체크 신호에 따라 상기 프로그램 체크부와 검증신호 출력단을 접속시키는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  7. 제1항에 있어서, 상기 프로그램 체크부는 페이지 버퍼의 제2 레지스터에 포함된 래치부의 제2 노드에 인가되는 데이터에 따라 턴온되며, 접지단자와 상기 각체크부 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  8. 제1항에 있어서, 상기 제1 체크부는 페이지 버퍼의 제1 레지스터에 포함된 래치부의 제1 노드에 인가되는 데이터에 따라 턴온되며, 상기 프로그램 체크부의 출력단과 상기 검증신호 출력단 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  9. 제1항에 있어서, 상기 제2 체크부는 제2 검증 체크신호에 따라 턴온되는 제1 NMOS 트랜지스터와,
    페이지 버퍼의 제3 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 턴온되는 제2 NMOS 트랜지스터를 포함하되,
    상기 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터는 상기 프로그램 체크부의 출력단과 상기 검증신호 출력단 사이에 직렬 접속되는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  10. 제1항에 있어서, 상기 제3 체크부는 상기 제3 검증 체크신호에 따라 턴온되며, 상기 프로그램 체크부의 출력단과 상기 검증신호 출력단 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  11. 페이지 버퍼의 제2 레지스터에 포함된 래치부에 저장된 데이터에 따라 제1 전압을 출력 노드로 전달하는 프로그램 체크부와,
    상기 페이지 버퍼의 제1 레지스터에 포함된 래치부에 저장된 데이터에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제1 체크부와,
    상기 페이지 버퍼의 제3 레지스터에 포함된 래치부에 저장된 데이터 및 제2 검증체크신호에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제2 체크부와,
    제3 검증체크신호에 따라 상기 출력 노드에 인가되는 전압을 검증신호 출력단에 전달하는 제3 체크부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  12. 제11항에 있어서, 상기 프로그램 체크부는 상기 제2 레지스터에 포함된 래치부의 제2 노드에 인가되는 데이터에 따라 턴온되며, 접지단자와 상기 출력 노드 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  13. 제11항에 있어서, 상기 제1 체크부는 상기 제1 레지스터에 포함된 래치부의 제1 노드에 인가되는 데이터에 따라 턴온되며, 상기 출력노드와 상기 검증신호 출력단 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  14. 제11항에 있어서, 상기 제2 체크부는 상기 제2 검증 체크신호에 따라 턴온되는 제1 NMOS 트랜지스터와,
    상기 제3 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 턴 온되는 제2 NMOS 트랜지스터를 포함하되,
    상기 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터는 상기 출력 노드와 검증신호 출력단 사이에 직렬 접속되는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  15. 제11항에 있어서, 상기 제3 체크부는 상기 제3 검증 체크신호에 따라 턴온되며, 상기 출력 노드와 검증 신호 출력단 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 패스/페일 체크부.
  16. (a) 프로그램 동작을 수행하는 단계와,
    (b) 제1 검증동작을 수행하는 단계와,
    (c) 제2 검증동작을 수행하는 단계와,
    (d) 제3 검증동작을 수행하는 단계와,
    (e) 제1 패스/페일 체크 동작을 수행하는 단계와,
    (f) 제1 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(a~e)들을 반복수행하는 단계와,
    (g) 상기 제1 검증대상 셀이 모두 패스 된 것으로 확인된 경우 상기 단계(a, c, d)들을 수행하는 단계와,
    (h) 제2 패스/페일 체크 동작을 수행하는 단계와,
    (i) 제2 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(g, h) 들을 반복수행하는 단계와,
    (j) 상기 제2 검증대상 셀이 모두 패스 된 것으로 확인된 경우 상기 단계(a, d)들을 수행하는 단계와,
    (k) 제3 패스/페일 체크 동작을 수행하는 단계와,
    (l) 제3 검증대상 셀이 모두 패스 된 것으로 확인될 때까지 상기 단계(j, k)들을 반복수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  17. 제16항에 있어서, 상기 제1 검증동작을 수행하는 단계는 제2 검증 대상 셀 및 제3 검증 대상 셀에 대하여 상기 제1 검증동작의 수행이 차단되도록 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  18. 제16항에 있어서, 상기 제2 검증동작을 수행하는 단계는 제1 검증 대상 셀 및 제3 검증 대상 셀에 대하여 상기 제2 검증동작의 수행이 차단되도록 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  19. 제16항에 있어서, 상기 제3 검증동작을 수행하는 단계는 제1 검증 대상 셀 및 제2 검증 대상 셀에 대하여 상기 제3 검증동작의 수행이 차단되도록 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  20. 제16항에 있어서, 상기 제1 패스/페일 체크 동작을 수행하는 단계는 페이지 버퍼의 제1 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 패스/페일 체크부의 제1 체크부를 동작시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  21. 제16항에 있어서, 상기 제2 패스/페일 체크 동작을 수행하는 단계는 패스/페일 체크부에 제2 검증체크 신호를 인가하는 단계와,
    페이지 버퍼의 제3 레지스터에 포함된 래치부의 제1 노드에 저장된 데이터에 따라 패스/페일 체크부의 제2 체크부를 동작시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  22. 제16항에 있어서, 상기 제3 패스/페일 체크 동작을 수행하는 단계는 패스/페일 체크부에 제3검증체크 신호를 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  23. 제16항에 있어서, 상기 각 반복수행하는 단계(f, i, l)는 프로그램 전압을 스텝전압 만큼 증가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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