KR20090000332A - 불휘발성 메모리 장치의 데이터 판독 방법 - Google Patents

불휘발성 메모리 장치의 데이터 판독 방법 Download PDF

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Abstract

본원 발명은 불휘발성 메모리 장치의 독출/검증 동작등에 사용되는 데이터 판독방법에 관한 것이다.
본원 발명의 불휘발성 메모리 장치의 데이터 판독 방법은 판독하고자 하는 특정 셀의 비트라인을 하이레벨로 프리차지 하는 단계와, 비선택된 워드라인에 하이레벨 전압을 인가하는 단계와, 상기 비선택된 워드라인에 인가되는 전압이 특정레벨에 도달하는 순간 선택된 워드라인에 기준전압을 인가하는 단계와, 상기 특정 셀의 프로그램 여부에 따라 비트라인 전압이 변화되도록 평가하는 단계를 포함하는 것을 특징으로 한다.
워드라인, 바운싱

Description

불휘발성 메모리 장치의 데이터 판독 방법 {Method for data reading of non volatile memory device}
도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 2는 상기와 같은 불휘발성 메모리 장치에 대하여 멀티 레벨 셀 프로그램 방법을 적용할 경우 각 셀의 문턱전압의 분포를 도시한 도면이다.
도 3은 불휘발성 메모리 장치의 특정 셀의 독출 또는 검증 동작시에 인가되는 전압을 도시한 파형도이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출/검증 방법시에 인가되는 전압을 도시한 파형도이다.
도 5는 본원 발명의 또다른 실시예에 따른 불휘발성 메모리 장치의 독출/검증 방법시에 인가되는 전압을 도시한 파형도이다.
본원 발명은 불휘발성 메모리 장치의 독출/검증 동작등에 사용되는 데이터 판독방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이러한 불휘발성 메모리 장치의 독출 또는 검증 동작을 수행하는 데 있어서, 선택된 워드라인과 비선택된 워드라인에 대하여 동일한 시점에 하이레벨의 전압을 인가함에 따라 선택된 워드라인에 인가되는 전압에 바운싱 현상이 일어나고 있다. 이로 인해, 독출 시간이 길어지고 잘못된 상태로 데이터를 읽어내는 페일 현상등이 발생하게 된다.
전술한 문제점을 해결하기 위하여, 본원 발명에서는 선택된 워드라인과 비선택된 워드라인의 전압 인가 시점을 상이하게 한 불휘발성 메모리 장치의 독출/검증 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 데이터 판독 방법은 판독하고자 하는 특정 셀의 비트라인을 하이레벨로 프리차지 하는 단계와, 비선택된 워드라인에 하이레벨 전압을 인가하는 단계와, 상기 비선택된 워드라인에 인가되는 전압이 특정레벨에 도달하는 순간 선택된 워드라인에 기준전압을 인가하는 단계와, 상기 특정 셀의 프로그램 여부에 따라 비트라인 전압이 변화되도록 평가하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 데이터 판독 방법은 판독하고자 하는 특정 셀의 비트라인을 하이레벨로 프리차지 하는 단계와, 비선택된 워드라인 및 드레인 선택트랜지스터의 게이트에 하이레벨 전압을 인가하는 단계와, 상기 비선택된 워드라인 및 드레인 선택트랜지스터의 게이트에 인가되는 전압이 특정레벨에 도달하는 순간 선택된 워드라인에 기준전압을 인가하는 단계와, 상기 특정 셀의 프로그램 여부에 따라 비트라인 전압이 변화되도록 평가하는 단계를 포함하는 것을 특징으로 한다.
도 1은 본원 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
상기 불휘발성 메모리 장치(100)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(110), 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(120), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리 차지부(130), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(140), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(150), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(160), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(170)를 포함한다.
메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(110)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DST)와, 공통 소스 라인과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SST)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST), 그 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링(string) 이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 비트라인 선택부(120)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N126)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N128)를 포함한다.
또한, 상기 비트라인 선택부(120)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N122), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N124)를 포함한다.
상기 감지노드 프리차지부(130)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P130)를 포함한다. 따라서, 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(140)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV142)의 출력단자를 제2 인버터(IV144)의 입력단자에 접속시키고, 제2 인버터(IV144)의 출력단자를 제1 인버터(IV142)의 입력단자에 접속시켜 구성한다.
이때, 제1 인버터(IV142)의 출력단자와 제2 인버터(IV144)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV144)의 출력단자와 제1 인버 터(IV142)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
예를 들어, 제1 노드(Q)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(Q)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(Qb)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(Q)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
상기 데이터 설정부(150)는 상기 데이터 래치부(140)의 제1 노드(Q)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N150)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N152)를 포함한다.
상기 제1 데이터 설정 트랜지스터(N150)는 상기 감지노드 센싱부(160)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(160)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다.
또한, 상기 제2 데이터 설정 트랜지스터(N152)는 상기 감지노드 센싱부(160)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(160)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(160)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(150)에 인가시킨다. 이를 위해, 상기 데이터 설정부(150)와 접지단자 사이에 접속된 NMOS 트랜지스터(N160)를 포함한다.
따라서, 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(170)는 상기 데이터 래치부(140)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N170)를 포함한다.
도 2는 상기와 같은 불휘발성 메모리 장치에 대하여 멀티 레벨 셀 프로그램 방법을 적용할 경우 각 셀의 문턱전압의 분포를 도시한 도면이다.
상기 도면은 2 비트 멀리레벨 셀 프로그램에 대한 것으로, 총 네가지의 서로 다른 분포 상태가 나타난다.
제1 상태는 하위비트(LSB) 프로그램 및 상위비트(MSB) 프로그램 전의 상태를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '11'데이터가 순차적으로 입력된다.
제2 상태는 하위비트 프로그램은 하지 않고, 상위비트 프로그램만 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '10'데이터가 순차적으로 입력된다.
제3 상태는 상위비트 프로그램은 하지 않고, 하위비트 프로그램만 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '01'데이터가 순차적으로 입력된다.
제4 상태는 하위비트 프로그램 및 상위비트 프로그램을 모두 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '00'데이터가 순차적으로 입력된다.
이와 같이 서로 다른 네 가지 상태를 가질 수 있는 셀에 대하여, 그 셀의 상태를 파악하기 위하여 독출 동작 또는 검증 동작을 수행하게 된다.
독출 동작에서는 판단하고자 하는 특정 셀의 문턱 전압이 제1 독출 전압(RD1), 제2 독출 전압(RD2), 제3 독출 전압(RD3) 보다 높은지 여부를 판단하게 된다.
한편, 프로그램 동작 후의 검증 동작에서는 특정 셀의 문턱 전압이 제1 검증 전압(PV1), 제2 검증 전압(PV2), 제3 검증 전압(PV3) 보다 높은지 여부를 판단하게 된다. 그 구체적인 판단 방법에 대해 살펴보기로 한다.
도 3은 불휘발성 메모리 장치의 특정 셀의 독출 또는 검증 동작시에 인가되는 전압을 도시한 파형도이다.
먼저 판독하고자 하는 셀과 접속된 비트라인을 하이레벨(V1-Vt)로 프리차지 시킨다(T1 구간).
이를 위해, 감지 노드 프리차지부(130)를 통해 감지노드를 하이레벨로 프리차지 시키고, 비트라인 선택부(120)의 NMOS 트랜지스터(N126)에 제1 전압(V1)레벨의 비트라인 선택신호(BSL)를 인가한다. 따라서, 상기 비트라인은 제1 전압(V1)레벨에서 NMOS 트랜지스터(N126)의 문턱전압 만큼이 감소된 하이레벨(V1-Vt)로 프리차지된다.
이와 동시에, 드레인 선택 트랜지스터의 게이트에 하이레벨의 리드전압(Vread)을 인가하여 비트라인과 메모리 셀을 접속시킨다.
또한, 비선택된 워드라인에도 상기 하이레벨의 리드전압(Vread)을 인가한다.
선택된 워드라인에 대해서는 독출 동작의 경우에는 제1 내지 제3 독출 전압(RD1 ~ RD3) 중 어느 하나의 전압을 인가하고, 검증 동작의 경우에는 제1 내지 제3 검증 전압(PV1~PV3) 중 어느 하나의 전압을 인가한다. 이를 통칭하여 기준전압(Vx)으로 정의한다.
다음으로, 판독하고자 하는 특정셀의 상태를 평가하는 동작을 수행한다(T2).
이를 위해, 소스 선택 트랜지스터의 게이트에 하이레벨의 리드전압(Vread)을 인가하여 메모리 셀과 공통 소스라인을 접속시킨다. 이때, 공통 소스라인은 통상적 으로 접지전압과 접속되어 있다. 한편, 비트라인 선택신호(BSL)는 로우레벨로 천이시킨다.
이때, 특정 셀이 워드라인에 인가된 기준전압(Vx) 이상으로 프로그램되지 않은 경우, 즉 해당 셀의 문턱전압이 기준전압(Vx)보다 작은 경우에는 해당 셀이 턴온된다. 또한, 나머지 셀들은 상기 리드전압에 의하여 턴온되므로, 비트라인에서 공통소스라인으로 이어지는 전류 경로가 형성된다. 이에 의해, 하이레벨로 프리차지되었던 비트라인의 전압은 로우 레벨로 천이된다.
한편, 특정 셀이 워드라인에 인가된 기준전압(Vx) 이상으로 프로그램된 경우, 즉 해당 셀의 문턱전압이 기준전압(Vx)이상인 경우에는 해당 셀이 턴온되지 않는다. 따라서, 나머지 셀들이 턴온되어 있다고 하더라도, 비트라인에서 공통소스라인으로이어지는 전류 경로가 차단된다. 이에 의해, 하이레벨로 프리차지되었던 비트라인의 전압은 그대로 유지된다.
이와 같이 독출 또는 검증 동작을 수행하기 위해 선택된 워드라인과 비선택된 워드라인에 동시에 하이레벨의 전압을 인가하게 된다. 그런데, 집적도가 높아지고 공정 사이즈가 축소되어감에 따라 워드라인간 간격이 좁아지고, 페이지 사이즈가 크게 증가하면서 워드라인 로딩이 커지게 되고, 워드라인간 커플링 커패시턴스에 의한 노이즈가 매우 커지게 되었다. 이러한 워드라인간 커플링 커패시턴스에 의한 노이즈는 독출 또는 검증 동작시 선택된 워드라인과 비선택된 워드라인에 인가되는 전압에 영향을 주게 된다. 즉, 선택된 워드라인에 인가되는 기준전압이 비선 택된 워드라인과의 커플링에 의해 바운싱(bouncing)하게 된다. 따라서, 선택된 워드라인에 인가되는 기준전압의 바운싱에 의해 기준전압의 레벨이 높아져 소거된 셀을 독출 또는 검증 할때 셀 전류가 감소하는 현상이 발생한다. 또한, 바운싱에 의해 상승된 기준전압이 원래 기준전압레벨로 돌아올 수 있는 시간만큼 평가 구간을 기다려야 하므로, 동작시간이 증가하게 되거나 소거 셀이 프로그램된 셀로 독출되는 페일 현상이 발생할 수 있다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출/검증 방법시에 인가되는 전압을 도시한 파형도이다.
먼저, 판독하고자 하는 셀과 접속된 비트라인을 하이레벨(V1-Vt)로 프리차지 시킨다(T1 구간).
이를 위해, 감지 노드 프리차지부(130)를 통해 감지노드를 하이레벨로 프리차지 시키고, 비트라인 선택부(120)의 NMOS 트랜지스터(N126)에 제1 전압(V1)레벨의 비트라인 선택신호(BSL)를 인가한다. 따라서, 상기 비트라인은 제1 전압(V1)레벨에서 NMOS 트랜지스터(N126)의 문턱전압 만큼이 감소된 하이레벨(V1-Vt)로 프리차지된다.
이와 동시에, 드레인 선택 트랜지스터의 게이트에 하이레벨의 리드전압(Vread)을 인가하여 비트라인과 메모리 셀을 접속시킨다.
또한, 비선택된 워드라인에도 상기 하이레벨의 전압을 인가하기 시작한다.
이때, 본원 발명의 구성에 따라 선택된 워드라인에는 상기 기준전압(Vx)을 인가하지 않는다.
다음으로, 선택된 워드라인에 하이레벨의 기준전압(Vx)을 인가한다(T2).
상기 기준전압으로서 독출 동작의 경우에는 제1 내지 제3 독출 전압(RD1 ~ RD3) 중 어느 하나의 전압을 인가하고, 검증 동작의 경우에는 제1 내지 제3 검증 전압(PV1~PV3) 중 어느 하나의 전압을 인가한다.
상기 기준전압을 인가하는 시점은 상기 비선택된 워드라인에 인가되는 전압이 리드전압(Vread)에 도달하기 전으로서, 리드전압에서 기준전압을 뺀 전압만큼 상승한 시점에 상기 기준전압(Vx)을 인가한다.
이와 같이 비선택된 워드라인의 전압 인가 시점과 선택된 워드라인의 전압 인가시점을 상이하게 하여 바운싱의 발생을 줄이고자 한다.
즉, 비선택된 워드라인에 인가되는 전압이 특정 전압레벨(Vread-Vx)까지 프리차지되는 동안에는 선택된 워드라인에 기준전압을 인가하지 않아 바운싱 현상을 줄일 수 있으며, 이후 선택된 워드라인과 비선택된 워드라인에 인가되는 전압을 동시에 기준전압(Vx) 만큼 상승시켜 커플링 영향을 최소화 하였다.
다음으로, 판독하고자 하는 특정셀의 상태를 평가하는 동작을 수행한다(T3).
이를 위해, 소스 선택 트랜지스터의 게이트에 하이레벨의 리드전압(Vread)을 인가하여 메모리 셀과 공통 소스라인을 접속시킨다. 이때, 공통 소스라인은 통상적으로 접지전압과 접속되어 있다. 한편, 비트라인 선택신호(BSL)는 로우레벨로 천이 시킨다.
이때, 특정 셀이 워드라인에 인가된 기준전압(Vx) 이상으로 프로그램되지 않은 경우, 즉 해당 셀의 문턱전압이 기준전압(Vx)보다 작은 경우에는 해당 셀이 턴온된다. 또한, 나머지 셀들은 상기 리드전압에 의하여 턴온되므로, 비트라인에서 공통소스라인으로 이어지는 전류 경로가 형성된다. 이에 의해, 하이레벨로 프리차지되었던 비트라인의 전압은 로우 레벨로 천이된다.
한편, 특정 셀이 워드라인에 인가된 기준전압(Vx) 이상으로 프로그램된 경우, 즉 해당 셀의 문턱전압이 기준전압(Vx)이상인 경우에는 해당 셀이 턴온되지 않는다. 따라서, 나머지 셀들이 턴온되어 있다고 하더라도, 비트라인에서 공통소스라인으로이어지는 전류 경로가 차단된다. 이에 의해, 하이레벨로 프리차지되었던 비트라인의 전압은 그대로 유지된다.
도 5는 본원 발명의 또다른 실시예에 따른 불휘발성 메모리 장치의 독출/검증 방법시에 인가되는 전압을 도시한 파형도이다.
전체적인 개념은 앞선 도 4의 실시예와 유사하며 다만, 드레인 선택트랜지스터의 게이트에 인가되는 전압에 대해서 상이한 구성을 취하고 있다.
먼저, 판독하고자 하는 셀과 접속된 비트라인을 하이레벨(V1-Vt)로 프리차지 시킨다(T1 구간).
구체적인 방법은 도 4의 실시예와 같다.
이와 동시에, 드레인 선택 트랜지스터의 게이트에 하이레벨 전압을 인가하기 시작한다.
또한, 비선택된 워드라인에도 상기 하이레벨의 전압을 인가하기 시작한다.
즉, 드레인 선택 트랜지스터의 게이트와 비선택된 워드라인에 동일하게 하이레벨 전압을 인가하기 시작한다.
이때, 본원 발명의 구성에 따라 선택된 워드라인에는 상기 기준전압(Vx)을 인가하지 않는다.
다음으로, 선택된 워드라인에 하이레벨의 기준전압(Vx)을 인가한다(T2).
상기 기준전압으로서 독출 동작의 경우에는 제1 내지 제3 독출 전압(RD1 ~ RD3) 중 어느 하나의 전압을 인가하고, 검증 동작의 경우에는 제1 내지 제3 검증 전압(PV1~PV3) 중 어느 하나의 전압을 인가한다.
상기 기준전압을 인가하는 시점은 상기 비선택된 워드라인에 인가되는 전압과 드레인 선택 트랜지스터의 게이트에 인가되는 전압이 리드전압(Vread)에 도달하기 전으로서, 리드전압에서 기준전압을 뺀 전압만큼 상승한 시점에 상기 기준전압(Vx)을 인가한다.
이와 같이 비선택된 워드라인의 전압 인가 시점 및 드레인 선택트랜지스터의 전압 인가 시점과 선택된 워드라인의 전압 인가시점을 상이하게 하여 바운싱의 발생을 줄이고자 한다.
다음으로, 판독하고자 하는 특정셀의 상태를 평가하는 동작을 수행한다(T3).
구체적인 구성은 상기 도 4의 실시예와 같다.
전술한 본원 발명의 구성에 따라, 본원 발명에서는 선택된 워드라인과 비선택된 워드라인의 전압 인가시점을 상이하게 할 수 있다. 따라서, 상기 전압의 인가시점이 동일함에 따라 발생하는 워드라인 전압의 바운싱 현상등을 방지할 수 있다. 그에 따라, 독출/검증 동작에 소요되는 시간이 감소되며, 잘못된 데이터가 읽히는 페일현상도 감소시킬 수 있다.

Claims (5)

  1. 판독하고자 하는 특정 셀의 비트라인을 하이레벨로 프리차지 하는 단계와,
    비선택된 워드라인에 하이레벨 전압을 인가하는 단계와,
    상기 비선택된 워드라인에 인가되는 전압이 특정레벨에 도달하는 순간 선택된 워드라인에 기준전압을 인가하는 단계와,
    상기 특정 셀의 프로그램 여부에 따라 비트라인 전압이 변화되도록 평가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 셀 데이터 판독방법.
  2. 제1항에 있어서, 상기 특정 레벨은 비선택된 워드라인에 인가되는 전압의 최대치에서 상기 기준전압을 차감한 정도인 것을 특징으로 하는 불휘발성 메모리 장치의 셀 데이터 판독방법.
  3. 제1항에 있어서, 상기 평가하는 단계는 소스 라인 선택 트랜지스터의 게이트에 하이레벨의 리드전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 셀 데이터 판독방법.
  4. 판독하고자 하는 특정 셀의 비트라인을 하이레벨로 프리차지 하는 단계와,
    비선택된 워드라인 및 드레인 선택트랜지스터의 게이트에 하이레벨 전압을 인가하는 단계와,
    상기 비선택된 워드라인 및 드레인 선택트랜지스터의 게이트에 인가되는 전압이 특정레벨에 도달하는 순간 선택된 워드라인에 기준전압을 인가하는 단계와,
    상기 특정 셀의 프로그램 여부에 따라 비트라인 전압이 변화되도록 평가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 셀 데이터 판독방법.
  5. 제4항에 있어서, 상기 특정 레벨은 비선택된 워드라인 및 드레인 선택트랜지스터의 게이트에 인가되는 전압의 최대치에서 상기 기준전압을 차감한 정도인 것을 특징으로 하는 불휘발성 메모리 장치의 셀 데이터 판독방법.
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