KR100967005B1 - 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법 - Google Patents

불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인을 프리차지시키되, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시켜 비트라인과 셀 스트링의 접속을 차단시키는 단계를 포함한다.
또한, 본원 발명의 불휘발성 메모리 장치의 검증 방법은 비트라인을 프리차지시키되, 선택된 메모리 셀 블록의 드레인 선택라인에는 양전압을, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시키는 단계와, 상기 비트라인과 감지노드의 접속을 차단하여 검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 단계와, 상기 비트라인과 감지노드를 접속시켜 감지노드의 전압레벨에 따라 데이터 래치부에 데이터를 저장시키는 단계를 포함한다.
비트라인, 음전압, 드레인 선택 라인

Description

불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법{Voltager supplier for drain select line of non volatile memory device and reading/verifying method thereof}
본원 발명은 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출 및 검증 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다. 상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다.
이러한 불휘발성 메모리 장치에 포함된 비트라인에서 누설전류가 있는 것으 로 알려지고 있다. 특히 독출 동작 또는 검증 동작중에, 독출/ 검증 대상 셀을 포함하지 않는 비선택된 메모리 셀 블록과 비트라인과의 관계에서 발생하는 누설전류는 페일 현상의 직접적인 원인이 된다. 이러한 현상을 감소시키기 위하여 비선택된 메모리 셀 블록과 비트라인과의 접속을 분명하게 차단시킬 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 비선택된 메모리 셀 블록과 비트라인과의 접속을 효과적으로 차단할 수 있는 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치를 제공하는 것이다.
또한, 비선택된 메모리 셀 블록과 비트라인과의 접속을 효과적으로 차단할 수 있는 불휘발성 메모리 장치의 독출/검증 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인을 프리차지시키되, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시켜 비트라인과 셀 스트링의 접속을 차단시키는 단계를 포함한다.
또한, 본원 발명의 불휘발성 메모리 장치의 검증 방법은 비트라인을 프리차지시키되, 선택된 메모리 셀 블록의 드레인 선택라인에는 양전압을, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시키는 단계와, 상기 비트라인과 감지노드의 접속을 차단하여 검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 단계와, 상기 비트라인과 감지노드를 접속시켜 감지노드의 전압레벨에 따라 데이터 래치부에 데이터를 저장시키는 단계를 포함한다.
또한, 본원 발명의 불휘발성 메모리 장치의 드레인 선택라인 전압 공급 장치는 양전압을 생성시키는 양전압 발생부와, 음전압을 생성시키는 음전압 발생부와, 외부에서 입력되는 어드레스를 디코딩하여 양전압이 공급될 메모리 셀 블록을 지시 하는 제어신호 및 음전압이 공급될 메모리 셀 블록을 지시하는 제어신호를 출력하는 어드레스 디코더와, 상기 제어신호에 따라 상기 양전압 또는 음전압을 드레인 선택라인에 공급하는 전압 선택부를 포함한다.
전술한 본원 발명의 과제 해결 수단에 따라 종래의 방법에 비하여 비트라인과 비선택된 메모리 셀 블록의 접속을 더욱 효과적으로 차단할 수 있다. 이러한 차단에 의하여 비트라인에서 발생하는 누설전류를 더욱 감소시킬 수 있다. 따라서 독출 또는 검증 동작중에 발생하는 페일 현상을 최소화할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 통상적으로 사용되는 불휘발성 메모리 장치의 메모리 셀 블록의 구조를 도시한 도면이다.
상기 불휘발성 메모리 장치(100)는 복수의 메모리 셀 블록(110, 120, 130)과 상기 메모리 셀 블록과 접속된 페이지 버퍼부(140)를 포함한다.
단일 메모리 셀 블록(110, 120, 130)은 복수의 메모리 셀(MC0,..., MCj-1, MCj)이 직렬 접속된 메모리 셀 스트링(132), 메모리 셀(MC0)과 공통소스라인(CSL)을 선택적으로 접속시키는 소스 선택 트랜지스터(136, SST), 메모리 셀(MCj)과 비트라인(BLe/o)을 선택적으로 접속시키는 드레인 선택 트랜지스터(134, DST)를 포함한다. 통상적으로 단일 메모리 셀 스트링에는 16개, 32개 또는 64개의 메모리 셀이 포함되며, 이러한 메모리 셀 스트링이 복수 개 포함된다. 또한 각 메모리 셀 스트링은 하나의 비트라인과 선택적으로 접속된다.
한편, 상기 각 메모리 셀 블록은 비트라인을 통하여 단일 페이지 버퍼부(140)와 접속되고, 각 비트라인은 상기 메모리 셀 블록들과 공통으로 접속된다. 예를 들어 이븐 비트라인(BLe<i>)은 메모리 셀 블록(110, 120, 130)에 포함된 각 메모리 셀 스트링과 선택적으로 접속된다.
통상적인 불휘발성 메모리 장치의 동작에 따르면 소거 동작은 메모리 셀 블록 단위로 진행되고, 프로그램 동작, 독출 동작등은 페이지 단위로 진행된다. 그리고 이러한 동작은 페이지 버퍼부(140)와 접속되어 진행된다. 따라서 제n 메모리 셀 블록(130)에 대하여 어떤 동작을 수행하는 경우, 나머지 블록은 특정 동작을 수행하지 않게 된다. 각 메모리 셀 블록이 단일 페이지 버퍼부(140)와 직렬로 접속된 형태이므로, 페이지 버퍼부(140)가 특정 메모리 셀 블록과 접속되어 동작하는 경우, 다른 메모리 셀 블록과 접속되어 병렬적으로 동작할 수 없기 때문이다.
본원 발명에서는 상기와 같은 구조의 비트라인에서 발생하는 누설전류를 감소시키고자 한다. 비트라인에서 발생하는 누설전류는 크게 비트라인간 브리지(bridge)에서 기인하는 누설전류와 독출/검증 동작등에서 비선택된 메모리 셀 블 록에 의하여 발생하는 누설전류로 구분할 수 있다. 전자의 경우는 공정 테스트를 통해 판별하여 리페어 컬럼으로 분류함으로서 구제할 수 있다. 본원 발명에서는 후자의 누설전류를 감소시키고자 하는바, 이에 대하여 상세히 살펴보기로 한다.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 구성으로 도시한 회로도이고, 도 3은 상기 불휘발성 메모리 장치의 독출/검증 동안에 비트라인에서 발생하는 누설전류의 개념을 설명하기 위한 도면이다.
상기 불휘발성 메모리 장치(200)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(210)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(220)를 포함한다.
메모리 셀 어레이(210)의 상세 구성은 앞서 언급한 바와 같다.
상기 페이지 버퍼(220)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(230), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(240), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(250), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(260), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(270), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(280), 검증 또는 독출 동작 동안 메모리 셀의 상태에 따라 비트라인의 전압 레벨을 감지노드에 전달시키는 비트라인 센싱부(290)를 포함한다.
상기 비트라인 선택부(230)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N236)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N238)를 포함한다. 또한, 상기 비트라인 선택부(230)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N232), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N234)를 포함한다.
상기 감지노드 프리차지부(240)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P230)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(250)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV252)의 출력단자를 제2 인버터(IV254)의 입력단자에 접속시키고, 제2 인버터(IV254)의 출력단자를 제1 인버터(IV252)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV252)의 출력단자와 제2 인버터(IV254)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV254)의 출력단자와 제1 인버터(IV252)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
상기 데이터 설정부(260)는 상기 데이터 래치부(250)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N262)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N264)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N262)는 상기 감지노드 센싱부(270)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(270)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N264)는 상기 감지노드 센싱부(270)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(270)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(270)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(260)에 인가시킨다. 이를 위해, 상기 데이터 설정부(260)와 접지단자 사이에 접속된 NMOS 트랜지스터(N270)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(260)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(260)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(280)는 상기 데이터 래치부(250)의 제1 노드(Q)에 저장 된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N280)를 포함한다.
상기 비트라인 센싱부(290)는 상기 비트라인 선택부(230)와 감지노드(SO)사이에 접속된 NMOS 트랜지스터(N290)를 포함한다. 상기 비트라인 센싱부(290)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 즉, 상기 NMOS 트랜지스터(N290)의 게이트에 인가되는 비트라인 센싱신호(PBSENSE)의 전압레벨에 따라 독출 또는 검증 동작이 수행된다. 상세한 동작은 도면을 참조하여 설명하기로 한다.
도 3을 참조하여 설명하기로 한다.
(1) T1 구간
먼저, 각 비트라인을 하이레벨로 프리차지 시킨다. 감지노드(SO)를 하이레벨로 프리차지 시킨 상태에서, 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 하이레벨로 프리차지 시킨다. 이때 독출/검증 대상 셀이 포함된 메모리 셀 블록에는 하이레벨(Vp)의 드레인 선택신호(DSL)를 인가하여, 비트라인과 메모리 셀을 접속시킨다. 그리고 독출/검증 대상 셀이 포함되지 않은 메모리 셀 블록, 즉 비선택된 메모리 셀 블록에는 접지전압 상태의 드레인 선택신호(DSL)를 인 가하여, 비트라인과 메모리 셀의 접속을 차단한다.
한편, 선택된 메모리 셀 블록의 독출/검증 대상 셀의 워드라인에는 독출/검증 기준전압을 인가하고, 나머지 셀의 워드라인에는 패스전압을 인가한다.
(2)T2 구간
상기 비트라인 센싱신호(PBSENSE)의 인가를 중단하고, 독출/검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 독출/검증 대상 셀의 문턱전압이 기준전압이상인 경우에는 해당 셀이 턴오프 상태를 유지하여, 셀 스트링을 경유하여 전하가 방전되지 않으므로, 비트라인의 전압레벨이 프리차지되었던 상태를 유지한다. 그러나 독출/검증 대상 셀의 문턱전압이 기준전압보다 작은 경우에는 해당 셀이 턴온 상태가 되어, 셀 스트링을 경유하여 전하가 방전되므로, 비트라인의 전압레벨이 로우 레벨로 천이된다.
한편, 독출/검증 대상 셀의 문턱전압이 기준전압이상인 경우에도 비트라인의 전압레벨이 낮아지는 경우도 발생한다. 이는 독출/검증 대상 셀이 포함되지 않은 메모리 셀 블록을 통하여 누설 전류가 발생하기 때문이다. 앞서 언급한 바와 같이 비선택된 메모리 셀 블록은 비트라인과의 접속이 차단되도록 하기 위하여 접지전압 레벨의 드레인 선택신호(DSL)를 인가한다. 그러나 메모리 셀의 용량이 커지면서 비트라인과 비선택된 메모리 셀 블록의 접속노드가 증가하면서, 상기와 같은 조치에도 불구하고 누설 전류가 발생하게 된다.
이와 같이 누설 전류가 발생하면, 독출/검증 대상 셀의 문턱전압이 기준전압 이상인 경우에도 비트라인의 전압레벨이 기준점이하로 낮아지는 문제점이 발생한다.
(3)T3 구간
제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 인가하여, 비트라인의 전압 상태가 감지노드(SO)로 전달되도록 한다. 상기 감지노드(SO)의 상태에 따라 상기 페이지 버퍼의 데이터 래치부(250)에 데이터가 설정된다.
다만, 앞서와 같이 독출/검증 대상 셀의 문턱전압이 기준전압이상인 경우에도 비트라인의 전압레벨이 기준점이하로 낮아지면, 상기 데이터 래치부(250)에 설정되는 데이터가 달라지게 되는 문제점이 발생한다. 전술한 문제점을 해결하기 위하여 본원 발명에서는 독출/검증 동작 동안 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터를 더욱 확실히 차단하고자 한다.
도 4는 본원 발명의 일 실시예에 따른 상기 불휘발성 메모리 장치의 독출/검증 방법의 개념을 설명하기 위한 도면이다.
기본적인 독출/검증의 원리는 도 3의 것과 유사하다.
본원 발명에서는 독출/검증 동작 동안 비선택된 메모리 셀 블록의 드레인 선택라인에 음전압을 인가하는 것을 특징으로 한다. 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터의 게이트에 음전압을 인가함으로써, 비트라인들과 비선택된 메모리 셀 블록들과의 접속을 보다 확실히 차단하기 위함이다. 게이트에 인가되는 전 압이 음전압이므로, 게이트-소스간 전압이 더욱 작아져 드레인 선택트랜지스터들의 차단 효과를 더욱 극대화할 수 있다.
이와 같은 구성에 따라 비트라인을 통한 누설전류 발생이 최소화되어 기준전압이상의 문턱전압을 가진 셀들이 기준전압 이하의 문턱전압을 가진 것으로 읽히는 페일현상을 최소화할 수 있다.
도 5은 본원 발명의 일 실시예에 따른 드레인 선택 라인 전압 공급장치를 도시한 도면이다.
상기 드레인 선택 라인 전압 공급장치(500)는 양전압 발생부(510), 음전압 발생부(520), 어드레스 디코더(530), 전압 선택부(540)를 포함한다.
상기 고전압 발생부(510)는 차지 펌프회로를 이용하여 선택된 메모리 셀 블록의 드레인 선택라인에 공급될 양전압(Vp)을 발생시킨다. 바람직하게, 상기 양전압(Vp)은 1~10V 의 전압값을 갖는다.
상기 음전압 발생부(520)역시 차지 펌프회로등을 포함하여 비선택된 메모리 셀 블록의 드레인 선택라인에 공급될 음전압(Vn)을 발생시킨다. 바람직하게, 상기 음전압(Vn)은 -0.2~-3.0V의 전압값을 갖는다.
상기 각 전압 발생부(510, 520)의 상세 내부 구성은 통상적인 구성을 이용하는바, 이에 대한 설명은 생략하기로 한다.
상기 어드레스 디코더(530)는 메모리 셀 블록의 어드레스를 입력받아, 전압 선택부(540)가 상기 양전압 또는 음전압을 선택적으로 공급하도록 한다. 즉, 어드 레스를 디코딩하여 전압 선택부(540)의 동작을 제어하는 제어신호를 생성한다. 외부에서 입력되는 어드레스를 디코딩하여 해당 어드레스가 선택된 메모리 셀 블록을 가리키는 경우에는 양전압이 공급되도록 지시하는 제어신호를 출력한다. 또한 디코딩 결과 해당 어드레스가 비선택된 메모리 셀 블록을 가리키는 경우에는 음전압이 공급되도록 지시하는 제어신호를 출력한다.
상기 전압 선택부(540)는 상기 어드레스 디코더(530)가 출력하는 제어신호에 따라 양전압 또는 음전압을 드레인 선택라인에 공급한다.
이와 같은 드레인 선택라인 전압 공급장치의 구성에 따라 비선택된 메모리 셀 블록의 드레인 선택라인에 음전압을 공급할 수 있다.
도 6은 본원 발명의 일 실시예에 따른 상기 불휘발성 메모리 장치의 독출/검증 방법의 개념을 설명하기 위한 도면이다.
먼저, 비트라인을 프리차지 시키되, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시켜 비트라인과 메모리 셀 스트링의 접속을 차단시킨다(단계 610). 이때, 독출/검증 대상 셀이 포함된 선택된 메모리 셀 블록의 드레인 선택라인에는 양전압을 인가한다.
상기와 같은 구성에 따라 비선택된 메모리 셀 블록의 각 셀 스트링과 비트라인과의 접속이 더욱 확실히 차단되어 누설전류가 감소된다. 한편, 선택된 메모리 셀 블록에서는 독출/검증 대상 셀과 접속된 워드라인에 기준전압을 인가하고, 나머지 셀들과 접속된 워드라인에 패스전압을 인가한다.
상기 비트라인을 프리차지 시키는 동작은 통상의 방법과 같다. 즉, 감지노드(SO)를 하이레벨로 프리차지 시킨 상태에서 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인과 감지노드를 접속시킨다.
다음으로, 비트라인과 감지노드의 접속을 차단하고, 검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되는 평가 단계를 수행한다(단계 620).
독출/검증 대상 셀의 문턱전압이 기준전압이상인 경우에는 해당 셀이 턴오프 상태를 유지하여, 셀 스트링을 경유하여 전하가 방전되지 않으므로, 비트라인의 전압레벨이 프리차지되었던 상태를 유지한다. 그러나 독출/검증 대상 셀의 문턱전압이 기준전압보다 작은 경우에는 해당 셀이 턴온 상태가 되어, 셀 스트링을 경유하여 전하가 방전되므로, 비트라인의 전압레벨이 로우 레벨로 천이된다.
다음으로, 비트라인과 감지노드를 접속시켜 감지노드의 전압 레벨에 따라 데이터 래치부에 데이터를 저장시킨다(단계 630).
즉, 제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 인가하여, 비트라인의 전압 상태가 감지노드(SO)로 전달되도록 한다.
비트라인의 전압레벨이 하이레벨 또는 기준점(도 4)이상의 전압레벨을 유지하게 되면, 제2 전압(V2)의 인가에도 불구하고 비트라인 센싱부(290)가 차단된다. 따라서 이전의 동작에서 미리 프리차지되고 플로팅 상태에 있는 감지노드(SO)는 하이레벨을 그대로 유지하게 된다. 그러나 비트라인의 전압레벨이 기준점 이하이면, 제2 전압(V2)의 인가시 비트라인 센싱부(290)가 턴온되어, 감지노드(SO)가 로우레벨로 천이된다.
상기와 같은 동작을 수행하는 동안 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압이 인가되도록 하여 비트라인과 메모리 셀 스트링의 접속을 확실히 차단한다.
도 1은 통상적으로 사용되는 불휘발성 메모리 장치의 메모리 셀 블록의 구조를 도시한 도면이다.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 구성으로 도시한 회로도이다.
도 3은 상기 불휘발성 메모리 장치의 독출/검증 동안에 비트라인에서 발생하는 누설전류의 개념을 설명하기 위한 도면이다.
도 4는 본원 발명의 일 실시예에 따른 상기 불휘발성 메모리 장치의 독출/검증 방법의 개념을 설명하기 위한 도면이다.
도 5은 본원 발명의 일 실시예에 따른 드레인 선택 라인 전압 공급장치를 도시한 도면이다.
도 6은 본원 발명의 일 실시예에 따른 상기 불휘발성 메모리 장치의 독출/검증 방법의 개념을 설명하기 위한 도면이다.

Claims (11)

  1. 비트라인을 프리차지시키되, 어드레스 신호에 의해 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터가 턴오프 되도록 드레인 선택라인에는 음전압을 인가시켜 비트라인과 상기 비선택된 메모리 셀 블록의 접속을 차단시키는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법.
  2. 제1항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하여 독출 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 단계와,
    상기 비트라인과 감지노드를 접속시켜 감지노드의 전압레벨에 따라 데이터 래치부에 데이터를 저장시키는 단계를 더 포함하는 불휘발성 메모리 장치의 독출 방법.
  3. 제1항에 있어서, 상기 비트라인을 프리차지시키되, 어드레스 신호에 의해 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터가 턴오프 되도록 드레인 선택라인에는 음전압을 인가시켜 비트라인과 상기 비선택된 메모리 셀 블록의 접속을 차단시키는 단계는
    선택된 메모리 셀 블록의 드레인 선택라인에는 양전압을 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  4. 제1항에 있어서, 상기 비트라인을 프리차지시키되, 어드레스 신호에 의해 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터가 턴오프 되도록 드레인 선택라인에는 음전압을 인가시켜 비트라인과 상기 비선택된 메모리 셀 블록의 접속을 차단시키는 단계는
    선택된 메모리 셀 블록의 독출 대상 셀과 접속된 워드라인에 기준전압을 인가하고, 나머지 셀들과 접속된 워드라인에 패스전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법.
  5. 제1항에 있어서, 상기 비트라인을 프리차지시키되, 어드레스 신호에 의해 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터가 턴오프 되도록 드레인 선택라인에는 음전압을 인가시켜 비트라인과 상기 비선택된 메모리 셀 블록의 접속을 차단시키는 단계는
    제1 전압의 비트라인 센싱신호를 인가하여 비트라인과 감지노드를 접속시키는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법.
  6. 제3항에 있어서, 상기 양전압은 1~10V 의 전압값을 갖고, 상기 음전압은 -0.2 ~ -3.0V의 전압값을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  7. 제2항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하여 독출 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 단계는
    독출 대상 셀의 문턱전압이 기준전압이상인 경우 비트라인이 하이레벨 상태를 유지하는 단계와,
    독출 대상 셀의 문턱전압이 기준전압이하인 경우 비트라인이 로우레벨 상태 로 천이되는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법.
  8. 제2항에 있어서, 상기 비트라인과 감지노드를 접속시켜 감지노드의 전압레벨에 따라 데이터 래치부에 독출 데이터를 저장시키는 단계는
    제2 전압의 비트라인 센싱신호를 인가하여 상기 비트라인의 전압레벨에 따라 상기 비트라인과 감지노드를 접속시키는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법.
  9. 비트라인을 프리차지시키되, 선택된 메모리 셀 블록의 드레인 선택라인에는 양전압을, 비선택된 메모리 셀 블록의 드레인 선택라인에는 음전압을 인가시키는 단계와,
    상기 비트라인과 감지노드의 접속을 차단하여 검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 단계와,
    상기 비트라인과 감지노드를 접속시켜 감지노드의 전압레벨에 따라 데이터 래치부에 데이터를 저장시키는 단계를 포함하는 불휘발성 메모리 장치의 검증 방법.
  10. 양전압을 생성시키는 양전압 발생부와,
    음전압을 생성시키는 음전압 발생부와,
    외부에서 입력되는 어드레스를 디코딩하여 양전압이 공급될 메모리 셀 블록 을 지시하는 제어신호 및 음전압이 공급될 메모리 셀 블록을 지시하는 제어신호를 출력하는 어드레스 디코더와,
    상기 제어신호에 따라 상기 양전압 또는 음전압을 드레인 선택라인에 공급하는 전압 선택부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 드레인 선택라인 전압 공급 장치.
  11. 제10항에 있어서, 상기 양전압은 1~10V 의 전압값을 갖고, 상기 음전압은 -0.2 ~ -3.0V의 전압값을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 드레인 선택라인 전압 공급 장치.
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