KR100967000B1 - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본원 발명은 프로그램 검증 동작에서 검증전압의 강하를 방지하여 언더프로그램 문제를 해결할 수 있는 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와, 비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계와, 상기 선택된 메모리 셀 블록에 대하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다. 또한 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와, 비선택된 메모리 셀 블록들을 글로벌 워드라인과 접속시키는 단계와, 공통 소스 라인과 가변전압 입력단을 접지시키는 단계와, 상기 비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계를 포함하는 것을 특징으로 한다.
언더프로그램, 프로그램 검증방법, 누설 전류, 커플링

Description

불휘발성 메모리 장치의 프로그램 방법{Programming method for non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이러한 불휘발성 메모리 장치의 프로그램 검증 동작에 있어서, 프로그램 동작이 수행되지 않는 메모리 셀 블록에 의해서 누설 전류가 발생하는 문제점이 있다. 이로 인해 검증동작이 수행되는 메모리 셀 블록에 인가되는 검증전압의 레벨이 감소되어 프로그램 대상 셀의 문턱전압이 낮아지는 언더 프로그램 현상이 발생하게 된다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 프로그램 검증 동작에서 검증전압의 강하를 방지하여 언더프로그램 문제를 해결할 수 있는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와, 비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계와, 상기 선택된 메모리 셀 블록에 대하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와, 비선택된 메모리 셀 블록들을 글로벌 워드라인과 접속시키는 단계와, 공통 소스 라인과 가변전압 입력단을 접지시키는 단계와, 상기 비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 비선택된 메모리 셀 블록에 의하여, 선택된 메모리 셀 블록에 인가되는 검증전압이 강하되는 현상을 방지할 수 있다. 이에 따라 프로그램 대상 셀의 문턱전압이 낮아지는 언더프로그램 현상을 방지하는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 통상적인 불휘발성 메모리 장치의 메모리 셀 블록의 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치(100)는 복수의 메모리 셀 블록(140, 142, 144, 146), 프로그램 전압, 패스 전압, 독출/검증전압, 소거 전압등의 고전압을 발생하여 전달하는 고전압 발생부(110), 상기 고전압 발생부(110)에 출력되는 각종 고전압을 글로벌 워드라인(GWL)에 전달하는 글로벌 고전압 스위칭부(120), 상기 글로벌 워드라인(GWL)을 통해서 전달되는 각종 고전압을 로컬 워드라인(LWL)을 통해 선택적으로 각 메모리 셀 블록에 전달하는 로컬 고전압 스위칭부(130, 132, 134, 136)를 포함한다.
상기 고전압 발생부(110)는 고전압을 발생시키는 펌프회로(미도시됨), 상기 펌프회로에서 출력되는 고전압을 특정 레벨로 안정시키는 레귤레이터회로(미도시됨)를 포함한다. 따라서 프로그램 동작, 소거동작, 독출/검증 동작 등에 사용되는 각종 고전압을 발생시킬 수 있다.
상기 글로벌 고전압 스위칭부(120)는 상기 고전압 발생부(110)와 글로벌 워 드라인(GWL) 사이에 접속되며, 제어신호(SEL)에 따라 턴온되는 스위칭소자(N120)를 포함한다. 따라서 상기 제어신호(SEL)의 인가에 의하여 상기 고전압이 글로벌 워드라인(GWL)에 인가된다.
상기 로컬 고전압 스위칭부(130, 132, 134, 136)는 상기 글로벌 워드라인(GWL)을 통해서 전달되는 각종 고전압을 로컬 워드라인(LWL)을 통해 선택적으로 각 메모리 셀 블록에 전달하는 제1 내지 제n 로컬 고전압 스위칭 소자(N130, N132, N134, N136)를 포함한다. 상기 각 로컬 고전압 스위칭 소자는 글로벌 워드라인과 각 메모리 셀 블록 사이에 접속되며, 블록 스위치(미도시 됨)에서 전달되는 블록 선택신호(BLKWL)에 의하여 턴온 된다.
이러한 구성에 있어서, 특정 메모리 셀 블록(140)에 대하여 프로그램 동작을 수행하는 경우, 해당 메모리 셀 블록과 접속된 로컬 고전압 스위칭 소자(N130)가 턴온되어, 글로벌 워드라인에 인가되는 프로그램 전압, 패스전압등을 해당 메모리 셀 블록으로 전달한다. 선택되지 않은 메모리 셀 블록과 접속된 로컬 고전압 스위칭 소자들(N132, N134, N136)은 턴 오프되어 글로벌 워드라인에 인가되는 고전압을 차단시킨다. 즉, 비선택된 메모리 셀 블록의 로컬 워드라인(LWL)은 플로팅상태가 된다. 이때 비선택된 메모리 셀 블록에서 누설 전류가 발생하여 선택된 메모리 셀 블록에 인가되는 고전압의 레벨이 낮아지는 문제점이 발생하고 있다.
도 2는 통상적인 불휘발성 메모리 장치에서 프로그램 및 검증동작을 수행하는 경우 비선택된 메모리 셀 블록에서 누설 전류가 발생하는 현상을 설명하기 위한 도면이다.
(a)는 선택된 메모리 셀 블록에서 프로그램 동작이 수행되는 경우, 비선택된 메모리 셀 블록의 상태를 설명하기 위한, 메모리 셀 스트링의 단면도이다. 하나의 메모리 셀 블록에는 다수의 메모리 셀 스트링이 포함되어 있다. 각 메모리 셀(MC0, MC1,..., MCn)은 컨트롤 게이트와 플로팅 게이트를 포함하며, 복수의 메모리 셀이 직렬 접속되어있다. 한편, 상기 메모리 셀(MCn)과 비트라인(BL)을 선택적으로 접속시키는 드레인 선택 트랜지스터(DST), 상기 메모리 셀(MC0)과 공통소스라인(CSL)을 공통으로 접속시키는 소스 선택 트랜지스터(SST)가 포함된다.
프로그램 동작시에는 상기 글로벌 워드라인(GWL)을 통해 프로그램 전압(Vpgm)과 패스전압(Vpass)이 인가되고, 이는 선택된 메모리 셀 블록의 로컬 워드라인(LWL)로 전달된다. 그리고 공통소스라인(CSL)은 하이레벨로 유지된다. 비트라인(BL)의 경우 프로그램 대상 셀은 로우레벨로 유지되어야 하고, 소거 대상 셀은 하이레벨로 유지되어야 한다. 이를 위하여 페이지 버퍼의 가변전압 입력단(VIRPWR)을 하이레벨로 유지시킨 상태에서, 프로그램 대상 셀과 접속되는 비트라인은 로우레벨로 디스차지 시키는 구성을 사용하게 된다. 이때, 상기 공통소스라인(CSL)과 가변전압 입력단(VIRPWR)은 다른 메모리 셀 블록과 공통으로 접속되므로, 해당 블록의 선택 여부와 무관하게 동일한 전압을 갖게 된다. 즉, 상기 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 메모리 셀(MC)의 게이트에 인가되는 전압은 로컬 워드라인(LWL)을 통해 인가되므로, 선택된 메모리 셀에만 인가되나, 상기 공통 소스 라인(CSL)과 가변전압 입력단(VIRPWR)은 전체 메모리 셀 블록이 공통 으로 접속되므로, 해당 블록의 선택 여부와 무관하게 동일한 전압을 갖게 된다.
이때 비선택된 메모리 셀 블록의 메모리 셀 스트링에서도 선택된 메모리 셀 블록의 프로그램 동작의 영향을 일부 받게 된다. 즉, 비선택된 메모리 셀에 대해서도 공통 소스 라인(CSL)과 가변전압 입력단(VIRPWR)을 통해 하이레벨 전압(VCC)이 인가되며, 각 선택 트랜지스터와 메모리 셀의 게이트는 플로팅되어 있는 상태이다. 따라서 비트라인(BL)과 드레인 선택 트랜지스터(DST) 사이의 정션 커플링 커패시턴스(junction coupling capacitance)에 의하여 드레인 선택 트랜지스터(DST)의 게이트 전압이 같이 상승하게 된다. 상승된 게이트 전압으로 인하여 비트라인(BL)의 전하가 메모리 셀 스트링의 채널로 유입된다. 마찬가지로, 공통 소스 라인(CSL)과 소스 선택 트랜지스터(SST) 사이의 정션 커플링 커패시턴스에 의하여 소스 선택 트랜지스터(SST)의 게이트 전압이 같이 상승하게 된다. 상승된 게이트 전압으로 인하여 공통 소스라인(CSL)의 전하가 메모리 셀 스트링의 채널로 유입된다. 프로그램 동작시에는 각 선택 트랜지스터의 바운싱(bouncing)에 의하여 채널에 전하들이 유입되어 일정 전위를 유지하게 된다.
(b)는 선택된 메모리 셀 블록에서 검증 동작이 수행되는 경우, 비선택된 메모리 셀 블록의 상태를 설명하기 위한, 메모리 셀 스트링의 단면도이다.
검증동작시에는 상기 공통소스라인(CSL)과 가변전압 입력단(VIRPWR)에 인가되는 전압이 모두 로우레벨로 천이된다. 검증동작에서는 셀의 프로그램 여부를 확인하기 위하여, 하이레벨로 프리차지 시킨 비트라인과 검증 대상 셀을 포함하는 메모리 셀 스트링을 접속시켜, 비트라인의 전압레벨이 변화하는지를 판단하여 확인한 다. 이때, 공통 소스라인은 접지시키고, 페이지 버퍼의 감지노드를 프리차지 시킴으로서 비트라인을 프리차지시킨다. 즉, 가변전압 입력단(VIRPWR)을 통하지 않고 비트라인을 프리차지 시키게 된다. 검증 대상 셀이 프로그램된 경우에는 해당 셀이 턴오프되어, 셀 스트링을 경유하는 전류 경로가 형성되지 않아 비트라인이 프리차지된 전압 레벨을 그대로 유지하게 된다. 그러나 검증 대상 셀이 프로그램 되지 않은 경우에는 해당 셀이 턴온되어, 전류 경로가 형성되고 비트라인은 접지로 디스차지 된다. 이러한 구성을 위하여 상기 공통소스라인(CSL)과 가변전압 입력단(VIRPWR)에 인가되는 전압이 모두 로우레벨이 되도록 한다. 이는 당업자의 입장에서 통상적인 기술내용에 해당하는바 상세한 내용 설명은 생략하기로 한다.
한편, 이러한 검증 동작에서는 상기 공통소스라인(CSL)과 가변전압 입력단(VIRPWR)이 로우 레벨을 유지하므로, 상기 채널로 전하가 더 이상 유입되지 않고, 채널에 충전된 전하가 누설 전류를 통해 방전되기 시작한다. 선택된 메모리 셀 블록의 검증동작 동안, 비선택된 메모리 셀 블록에서 이와 같은 누설 전류가 발생하므로, 선택된 메모리 셀 블록에 인가되는 검증전압의 레벨도 낮아지게 되는 문제점이 있다. 각 워드라인에 인가되는 검증전압이 낮아지므로, 전체 프로그램 대상 셀의 문턱전압이 목표 전압보다 낮아지는 언더 프로그램(under program) 현상이 발생하게 된다.
도 3은 통상적인 불휘발성 메모리 장치의 프로그램 검증 동작에서 비선택된 메모리 셀 블록에 인가되는 전압을 도시한 파형도이다.
먼저 상기 공통 소스라인(CSL)과 가변전압 입력단(VIRPWR)을 하이레벨로 유지시킨다. 또한, 글로벌 드레인 선택 라인(DSL)과 글로벌 워드라인(GWL)에 하이레벨 전압을 인가하여 프로그램 동작을 수행한다(T1). 앞서 설명한 내용에 따라 프로그램 동작시에는 비선택된 메모리 셀 블록에 포함된 셀 스트링의 채널에 전하가 충전되어 0V 이상의 일정 전위를 갖게 된다.
다음으로, 글로벌 워드라인(GWL)에서 전달되는 검증전압(PV1)에 따라 검증동작을 수행한다(T2). 이때, 앞서 도 2의 b에 대한 설명에 따라 비선택된 메모리 셀 블록의 채널에 충전된 전하가 서서히 방전되면서, 글로벌 워드라인(GWL)의 검증전압(PV1)이 다소 낮아지게 된다. 멀티 레벨 셀 프로그램 동작에 따라 한번의 프로그램 동작후 복수의 검증 동작을 수행하는 경우에도 상기와 마찬가지로 검증전압(PV2)이 낮아지게 된다. 글로벌 워드라인(GWL)의 전압은 로컬 워드라인(LWL)에 그대로 전달되어 각 메모리 셀의 게이트에 인가되는바, 검증전압이 낮아지므로, 전체 프로그램 대상 셀의 문턱전압이 목표 전압보다 낮아지는 언더 프로그램현상이 발생하게 된다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작에서 비선택된 메모리 셀 블록에 인가되는 전압을 도시한 파형도이고, 도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
먼저, 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행한다(단계 510).
이를 위해, 상기 공통 소스라인(CSL)과 가변전압 입력단(VIRPWR)을 하이레벨로 유지시킨다. 또한, 글로벌 드레인 선택 라인(DSL)과 글로벌 워드라인(GWL)에 하이레벨 전압을 인가하여 프로그램 동작을 수행한다(T1). 앞서 설명한 내용에 따라 프로그램 동작시에는 비선택된 메모리 셀 블록에 포함된 셀 스트링의 채널에 전하가 충전되어 0V 이상의 일정 전위를 갖게 된다. 이는 앞서 설명한 도 3의 내용과 같다.
다음으로, 상기 비선택된 메모리 셀 블록에 포함된 셀 스트링들의 채널에 충전된 전하를 방전시킨다(단계 520).
이를 위해, 상기 공통 소스라인(CSL)과 가변전압 입력단(VIRPWR)이 로우레벨로 천이된 후에, 비선택된 메모리 셀 블록의 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)를 일정기간 턴온시킨다(T2). 즉, 블록스위치(미도시 됨)를 통하여 비선택된 메모리 셀 블록의 로컬 고전압 스위칭부(130, 132, 134, 136)를 턴온시킨다. 이와 동시에 고전압 발생부의 패스전압(Vpass)을 글로벌 워드라인(GWL, GSSL, GDSL)을 통하여 각 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가시킨다. 이러한 동작에 따르면, 도 2의 a와 같이 셀 스트링의 채널에 충전된 전하가 접지상태인 공통소스라인(CSL)과 가변전압 입력단(VIRPWR)을 통하여 일시에 방전된다.
다음으로, 선택된 메모리 셀 블록에 대하여 검증 동작을 수행한다(단계 530).
이를 위해, 글로벌 워드라인(GWL)에서 전달되는 검증전압(PV1)에 따라 검증동작을 수행한다(T3, T4). 검증동작의 수행에 앞서, 비선택된 메모리 셀 블록에 포함된 셀 스트링의 채널에 충전된 전하를 일시에 방전시키게 되므로, 검증동작에서 발생하는 누설전류가 최대화될 수 있다. 이는 곧 글로벌 워드라인(GWL)을 통해 전달되는 검증전압의 레벨이 낮아지지 않고, 목표하는 대로 유지될 수 있음을 뜻한다. 이와 같은 구성에 의해서 언더 프로그램 현상을 방지할 수 있다.
도 1은 통상적인 불휘발성 메모리 장치의 메모리 셀 블록의 구성을 도시한 도면이다.
도 2는 통상적인 불휘발성 메모리 장치에서 프로그램 및 검증동작을 수행하는 경우 비선택된 메모리 셀 블록에서 누설 전류가 발생하는 현상을 설명하기 위한 도면이다.
도 3은 통상적인 불휘발성 메모리 장치의 프로그램 검증 동작에서 비선택된 메모리 셀 블록에 인가되는 전압을 도시한 파형도이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작에서 비선택된 메모리 셀 블록에 인가되는 전압을 도시한 파형도이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.

Claims (9)

  1. 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와,
    비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계와,
    상기 선택된 메모리 셀 블록에 대하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서, 상기 프로그램 동작을 수행하는 단계는
    공통 소스 라인과 가변전압 입력단에 전원 전압을 인가시키는 단계와,
    글로벌 워드라인을 통해 전달되는 프로그램 전압 및 패스 전압을 선택된 메모리 셀 블록에 전달시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제1항에 있어서, 상기 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계는
    상기 비선택된 메모리 셀 블록들과 접속된 로컬 고전압 스위칭부를 턴온시키는 단계와,
    공통 소스 라인과 가변전압 입력단을 접지시키는 단계와,
    글로벌 워드라인을 통해 전달되는 패스 전압을 상기 비선택된 메모리 셀 블 록들에 포함된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트에 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  4. 제1항에 있어서, 상기 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계는
    상기 비선택된 메모리 셀 블록들을 글로벌 워드라인과 접속시키는 단계와,
    공통 소스 라인과 가변전압 입력단을 접지시키는 단계와,
    상기 글로벌 워드라인을 통해 고전압을 상기 비선택된 메모리 셀 블록들에 포함된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트에 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  5. 제1항에 있어서, 상기 검증 동작을 수행하는 단계는 상기 비선택된 메모리 셀 블록들과 글로벌 워드라인과의 접속을 차단시키는 단계와,
    상기 선택된 메모리 셀 블록들에 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  6. 선택된 메모리 셀 블록에 대하여 프로그램 동작을 수행하는 단계와,
    비선택된 메모리 셀 블록들을 글로벌 워드라인과 접속시키는 단계와,
    공통 소스 라인과 가변전압 입력단을 접지시키는 단계와,
    상기 비선택된 메모리 셀 블록들에 포함된 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  7. 제6항에 있어서, 상기 선택된 메모리 셀 블록에 대하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제6항에 있어서, 상기 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계는 상기 글로벌 워드라인을 통해 고전압을 상기 비선택된 메모리 셀 블록들에 포함된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트에 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  9. 제6항에 있어서, 상기 메모리 셀 스트링들의 채널에 충전된 전하를 방전시키는 단계는 상기 비선택된 메모리 셀 블록들에 포함된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
KR1020080046603A 2008-05-20 2008-05-20 불휘발성 메모리 장치의 프로그램 방법 KR100967000B1 (ko)

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