CN101587750A - 非易失性存储装置的编程方法 - Google Patents

Abstract

一种非易失性存储装置的编程方法，该方法可以通过防止编程不足检验电压的下降来解决编程不足问题，并对操作进行检验。根据本发明的一方面，对所选择的存储单元块进行编程操作。对充电给包括在未选择的存储单元块中的存储单元串的沟道的电荷进行放电。对所选择的存储单元块进行检验操作。

Description

非易失性存储装置的编程方法

相关申请的交叉引用

本申请要求2008年5月20日提交的韩国专利申请第10-2008-0046603号的优先权，其全部内容通过引用结合于本申请中。

技术领域

本发明涉及对非易失性存储装置进行编程的方法。

背景技术

近年来，对可以被电编程和电擦除并且不需要以特定间隔改写数据的刷新功能的非易失性存储装置的需求日益增加。

非易失性存储单元是能够进行电编程/擦除操作的元件，并且被配置为通过当电子由施加给薄氧化层的强电场所迁移时改变存储单元的阈值电压、来进行编程和擦除操作。

非易失性存储装置一般包括存储单元阵列，其中，用于存储数据的单元被排列成矩阵形式，并包括页缓冲区，用于将存储器写入存储单元阵列的特定单元中、或读取存储在特定单元中的存储器。页缓冲区包括连接至特定存储单元的位线对和寄存器，该寄存器用于暂时存储要被写入存储单元阵列中的数据，或从存储单元阵列读取特定单元的数据并将读取的数据暂时存储在其中。页缓冲区还包括传感节点，用于对特定位线或特定寄存器的电压电平进行感测，和位线选择单元，用于控制是否将特定位线连接至传感节点。

在这种非易失性存储装置的编程和检验操作中，因为由未进行编程操作的存储单元块生成了漏电流，所以产生问题。因此，出现编程不足(underprogram)现象，在该现象中，施加给已进行了检验操作的存储单元块的检验电压的电平被降低，因此，目标编程单元的阈值电压被降低。

发明内容

本发明的目的在于一种对非易失性存储装置进行编程的方法，该方法可以通过防止编程中检验电压的下降来解决编程不足问题，并且可以对操作进行检验。

根据本发明的一方面的一种对非易失性存储装置进行编程的方法包括：对选择的存储单元块执行编程操作，对来自包括在未选择的存储单元块中的存储单元串的沟道的电荷进行放电，以及对所选择的存储单元块执行控验或验证操作。

根据本发明的另一方面的一种非易失性存储装置的编程方法包括：对所选择的存储单元块执行编程操作，连接未选择的存储单元块和全局字线，将公共源极线和可变电压输入端子接地，以及对充电给包括在未选择的存储单元块中的存储单元串的沟道的电荷进行放电。

附图说明

图1是示出了典型的非易失性存储装置的存储单元块的配置的图；

图2A和2B是示出了当在典型的非易失性存储装置中进行编程和检验操作时，在未选择的存储单元块中生成漏电流的现象的视图；

图3表示示出了在典型的非易失性存储装置的编程和检验操作中施加给未选择的存储单元块的电压的波形；

图4表示示出了在根据本发明的实施例的非易失性存储装置的编程和检验操作中施加给未选择的存储单元块的电压；

图5是示出了根据本发明的实施例、对非易失性存储装置进行编程的方法的流程图。

具体实施方式

下面将参照附图来说明根据本发明的具体实施例。然而本发明不限于所公开的实施例，而是可以以各种方法来实施。提供实施例来完成本发明的公开并使得本领域的普通技术人员理解本发明的范围。本发明由权利要求书来限定。

图1是示出了典型的非易失性存储装置的存储单元块的配置的图。

非易失性存储装置100包括存储单元块140、142、144和146，用于生成和传送例如编程电压、通过电压(pass voltage)、读取/检验电压和擦除电压的高电压的高电压发生器110，用于将从高电压发生器110接收到的各种高电压传送至全局字线GWL的全局高电压开关单元120，以及用于将通过全局字线GWL接收到的各种高电压选择性地通过局部字线LWL而传送至各存储单元块的局部高电压开关单元130、132、134和136。

高电压发生器110包括用于生成高电压的泵电路(未示出)和用于将从该泵电路输出的高电压调节至特定电平的调节电路(未示出)。这样，高电压发生器110可以生成在编程操作、擦除操作和读取/检验操作中使用的各种高电压。

全局高电压开关单元120连接在高电压发生器110和全局字线GWL之间，并包括开关元件N120，该开关元件响应于控制信号SEL而接通。因此，当施加了控制信号SEL时，高电压被施加给全局字线GWL。

局部高电压开关单元130、132、134和136包括第1～第n局部高电压开关元件N130、N132、N134和N136，用于将通过全局字线GWL接收到的各种高电压选择性地通过局部字线LWL而传送至各存储单元块。各局部高电压开关单元耦合在全局字线和各存储单元块之间，并响应于从块开关(未图示)传来的块选择信号BLKWL而接通。

在这种配置中，在对特定存储单元块140进行编程操作的情况下，耦合至相应的存储单元块的局部高电压开关元件N130被接通，因此将通过全局字线接收到的编程电压、通过电压等传送至相应的存储单元块。耦合至未选择的存储单元块的局部高电压开关元件N132、N134和N136被断开，从而阻止通过全局字线接收到的高电压。也就是说，未选择的存储单元块的局部字线LWL进入浮动状态。此时，因为在未选择的存储单元块中生成了漏电流，并因此施加给所选择的存储单元块的高电压的电平被降低，所以产生问题。

图2是示出了当在典型的非易失性存储装置中进行编程和检验操作时，在未选择的存储单元块中生成漏电流的现象的视图。

图2A是存储单元串的截面图，示出了在所选择的存储单元块中进行编程操作的情况下，未选择的存储单元块的状态。一个存储单元块包括多个存储单元串。各存储单元MC0、MC1、…MCn包括控制栅和浮栅。存储单元彼此串联地连接。同时，存储单元块包括选择性地连接存储单元MCn和位线BL的漏极选择晶体管DST、以及公共地连接存储单元MC0和公共源极线CSL的源极选择晶体管SST。

在编程操作时，通过全局字线GWL来施加编程电压Vpgm和通过电压Vpass。这些电压被传送至所选择的存储单元块的局部字线LWL。公共源极线CSL保持在高电平。在位线BL的情况下，目标编程单元必须保持在低电平，而目标擦除单元必须保持在高电平。为此，在页缓冲区的可变电压输入端子VIRPWR保持在高电平的状态下，连接至目标编程单元的位线被放电至低电平。这里，公共源极线CSL和可变电压输入端子VIRPWR公共地连接至不同的存储单元块，因此不管是否已经选择了相应的块，它们都具有相同的电压。换句话说，施加给漏极选择晶体管DST、源极选择晶体管SST和存储单元MC的栅极的电压是通过局部字线LWL施加的，并且因此仅施加给所选择的存储单元。然而，公共源极线CSL和可变电压输入端子VIRPWR使它们的整个存储单元块公共地连接，并且因此不管是否已经选择了相应的块，都具有相同的电压。

此时，未选择的存储单元块的存储单元串也部分地受到所选择的存储单元块的编程操作的影响。也就是说，未选择的存储单元块也是通过公共源极线CSL和可变电压输入端子VIRPWR而被施加高电平电压VCC，并且各选择晶体管和各存储单元的栅极是浮动的。因此，漏极选择晶体管DST的栅电压也由于位线BL和漏极选择晶体管DST之间的结耦合电容而升高。因为增加的栅电压，而将位线BL上的电荷引入至存储单元串的沟道。类似地，源极选择晶体管SST的栅电压也由于公共源极线CSL和源极选择晶体管SST之间的结耦合电容而升高。因为增加的栅电压，而将公共源极线CSL上的电荷引入至存储单元串的沟道。在编程操作时，由于各选择晶体管的振动(bouncing)而将电荷引入沟道，然后将电荷保持在特定水平。

图2B是存储单元串的截面图，示出了在所选择的存储单元块中进行检验操作的情况下，未选择的存储单元块的状态。

在检验操作时，施加于公共源极线CSL的电压和施加于可变电压输入端子VIRPWR的电压二者都变换为低电平。在检验操作中，为了检查是否已经对存储单元进行编程，将预充电至高电平的位线连接至包括目标检验单元的存储单元串，从而检查位线的电压电平是否已经改变。这里，将公共源极线接地并对页缓冲区的传感节点进行预充电，从而对位线进行预充电。换句话说，没有经过可变电压输入端子VIRPWR而对位线进行预充电。在对目标检验单元进行编程的情况下，相应的单元被切断，从而不形成经由单元串的电流路径，因此将位线保持在预充电的电压电平。然而，在不对目标检验单元进行编程的情况下，相应的单元被导通，从而形成电流路径并将位线放电至接地。对于这种配置，施加于公共源极线CSL的电压和施加于可变电压输入端子VIRPWR的电压二者都成为低电平。对本领域的普通技术人员来说这是明显的，因而为简便起见而省略其说明。

同时，在该检验操作中，公共源极线CSL和可变电压输入端子VIRPWR保持在低电平。因此，不再将电荷引入沟道，且沟道的电荷开始通过漏电流而放电。在所选择的存储单元块的检验操作期间，在未选择的存储单元块中生成这种漏电流。因而，因为施加至所选择的存储单元块的检验电压的电平被降低，所以产生问题。结果，出现由于施加给各字线的检验电压被降低，因而整个目标编程单元的阈值电压被降低至低于目标电压的编程不足现象。

图3表示示出了在典型的非易失性存储装置的编程和检验操作中施加给未选择的存储单元块的电压的波形。

首先，为了进行编程操作，而将公共源极线CSL和可变电压输入端子VIRPWR保持在高电平，并且对全局漏极选择线GDSL和全局字线GWL施加高电平电压(T1)。如前文所述，当执行编程操作时，包括在未选择的存储单元块中的存储单元串的沟道被充电，并因此具有0V或更高的特定电压电平。

接着根据从全局字线GWL传送来的检验电压PV1来进行检验操作(T2)。此时，如以上参照图2B所述，由于在未选择的存储单元块的沟道中的电荷逐渐地被放电，全局字线GWL的检验电压PV1略微地被降低。即使在这种情况下：即在根据多电平单元编程操作而进行了一次编程操作后执行多次检验操作的情况下，也以与上述同样的方式使检验电压PV2降低。全局字线GWL的电压没有改变地被传送至局部字线LWL，然后被施加给相应的存储单元的栅极。此处，由于检验电压被降低，因此出现了整个目标编程单元的阈值电压变得低于目标电压的编程不足现象。

图4表示示出了在根据本发明的实施例的非易失性存储装置的编程和检验操作中施加给未选择的存储单元块的电压的波形。图5是示出了根据本发明的实施例、对非易失性存储装置进行编程的方法的流程图。

首先，在步骤510中，对所选择的存储单元块进行编程操作。

为此，公共源极线CSL和可变电压输入端子VIRPWR保持在高电平，并将高电平电压施加给全局漏极选择线GDSL和全局字线GWL(T1)。如前文所述，当进行编程操作时，包括在未选择的存储单元块中的存储单元串的沟道被充电，并因此具有0V或更高的特定电压电平。这与图3的情况是相同的。

接下来，在步骤520中，对包括在未选择的存储单元块中的存储单元串的沟道中的电荷进行放电。

为此，在公共源极线CSL和可变电压输入端子VIRPWR变换成低电平后，未选择的存储单元块的漏极选择晶体管DST和源极选择晶体管SST在一段特定的时间(T2)内被导通。即，通过块开关(未示出)而使未选择的存储单元块的局部高电压开关单元130、132、134和136导通。同时，将高电压发生器的通过电压Vpass通过全局字线GWL以及全局源极选择线和全局漏极选择线GSSL和GDSL而施加给漏极选择晶体管DST和源极选择晶体管SST。根据这一操作，如图2A所示，单元串的沟道中的电荷通过处于接地状态的公共源极线CSL和可变电压输入端子VIRPWR而被暂时地放电。

接下来，在步骤530中，对所选择的存储单元块进行检验操作。

此处，使用从全局字线GWL传送来的检验电压PV1来进行检验操作(T3、T4)。在执行检验操作之前，包括在未选择的存储单元块中的单元串的沟道中的电荷被暂时地放电，因此出现在检验操作中的漏电流可以被最大化。其目的在于使通过全局字线GWL传送的检验电压的电平不被降低，而是保持在目标电平。这种构造可以防止编程不足现象的出现。

根据本发明的配置，可以防止由于未选择的存储单元块所造成的施加给所选择的存储单元块的检验电压下降的现象。因而，本发明的优点在于：它可以防止目标编程单元的阈值电压被降低的编程不足现象的出现。

已经提出在此公开的本实施例以使得本领域的技术人员容易实施本发明，并且本领域的技术人员可以以各种方式来实施本发明。因此，本发明的范围不由上述实施例所限制或限于上述实施例，而是应该被理解为仅由所附权利要求书及其等价物所限定。

Claims (9)

1.一种对非易失性存储装置进行编程的方法，所述方法包括：

对选择的存储单元块执行编程操作；

对来自包括在未选择的存储单元块中的存储单元串的沟道的电荷进行放电；以及

对所述选择的存储单元块执行检验操作。

2.根据权利要求1所述的编程方法，其中所述执行编程操作包括将电源电压施加给公共源极线和可变电压输入端子，并将通过全局字线传送的编程电压和通过电压传送至所述选择的存储单元块。

3.根据权利要求1所述的编程方法，其中所述放电包括

使连接至所述未选择的存储单元块的局部高电压开关单元导通，

将公共源极线和可变电压输入端子接地，以及

将通过全局字线传送的通过电压施加给包括在所述未选择的存储单元块中的漏极选择晶体管和源极选择晶体管的栅极。

4.根据权利要求1所述的编程方法，其中所述放电包括

将所述未选择的存储单元块连接至全局字线，

将公共源极线和可变电压输入端子接地，以及

通过全局字线将高电压施加给包括在所述未选择的存储单元块中的漏极选择晶体管和源极选择晶体管的栅极。

5.根据权利要求1所述的编程方法，其中所述执行检验操作包括阻止所述未选择的存储单元块和全局字线的连接并将检验电压施加给所述选择的存储单元块。

6.一种对非易失性存储装置进行编程的方法，所述方法包括：

对选择的存储单元块执行编程操作；

连接未选择的存储单元块和全局字线；

将公共源极线和可变电压输入端子接地；以及

对来自包括在所述未选择的存储单元块中的存储单元串的沟道的电荷进行放电。

7.根据权利要求6所述的编程方法，还包括对所述选择的存储单元块执行检验操作。

8.根据权利要求6所述的编程方法，其中对来自所述存储单元串的沟道的电荷进行放电包括：通过全局字线将高电压施加给包括在所述未选择的存储单元块中的漏极选择晶体管和源极选择晶体管的栅极。

9.根据权利要求6所述的编程方法，其中对来自所述存储单元串的沟道的电荷进行放电包括：导通包括在所述未选择的存储单元块中的漏极选择晶体管和源极选择晶体管。

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