CN101461008B - 页面擦除的非易失性半导体存储器 - Google Patents

页面擦除的非易失性半导体存储器 Download PDF

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Abstract

在非易失性存储器中，可以擦除少于整块的一个或者多个页面。通过导通晶体管施加选择电压到多个所选择字线中的每一个并且通过导通晶体管施加未选择电压到所选择块的多个未选择字线中的每一个。衬底电压被施加到所选择块的衬底。可以施加公共选择电压到每一所选择字线并且施加公共未选择电压到每一未选择字线。选择和未选择电压可以被施加到选择块的任意字线。可以应用页面擦除验证操作到具有多个所擦除页面和多个未擦除页面的块。

Description

页面擦除的非易失性半导体存储器
相关申请
【0001】本申请要求申请日2006年3月29日提交的美国临时申请60/786897、申请日2006年9月11日提交的美国临时申请60/843593和2007年3月8日提交的美国发明申请11/715838的权益。以上申请的所有教导通过引用全部包括在本申请中。
背景技术
【0002】移动电子设备(诸如数字照相机、便携式数字助手、便携式音频/视频播放器和移动终端)持续要求大容量的存储器，优选的是具有不断增加的容量和速度能力的非易失性存储器。例如，现有可用的音频播放器可以具有256M字节到40G字节的存储器用于存储音频/视频数据。由于数据需要在电力缺失时保持，优选诸如闪烁存储器和硬盘驱动器的非易失性存储器。
【0003】目前，具有高密度的硬盘驱动器可以存储40到500G字节的数据，但相对而言体积较大。而闪烁存储器(也称为固态驱动器)由于其高的密度、非易失性和相对于硬盘驱动器较小的尺寸而流行。闪烁存储器技术基于EPROM和EEPROM技术。选择术语“闪烁”是由于不同于每一字节单独擦除的EEPROM，其可以在同一时间擦除大量的存储器单元。本领域内的普通技术人员可以理解闪烁存储器可以被配置为或非、与非或者其它闪烁，其中与非闪烁由于其更为紧密的存储器阵列结构而在每给定区域具有更高的密度。为了进一步讨论，所涉及到的闪烁存储器应该理解为任意类型的闪烁存储器。
【0004】与非闪烁存储器的单元阵列结构包括n个可擦除块。每一块被分为m个可编程页面，用于说明包括n个可擦除块的示例与非闪烁存储器的单元阵列结构。在此例中，n＝2048。如图1到图3中所示，每一块被分为m个可编程页面，其中，m＝64。
【0005】图3中示出每一页面包括(j+k)字节(×8位)。在此例中，j＝2048并且k＝64。该页面被进一步分为j字节数据存储区域(数据域)和分开的k字节区域(空闲域)。K字节区域通常用于错误管理功能。
·1个页面＝(j+k)字节；
·1块＝m个页面＝(j+k)字节*m；
·总的存储器阵列尺寸＝n个块＝(j+k)字节*m*n。
【0006】在传统与非闪烁设备中，基于页面执行读取和编程操作，而基于块执行擦除操作。所有的操作由命令驱动(参见三星的2Gb与非闪烁规范：ds_k9f2gxxu0m_rev10，其在此全部引入)。
【0007】基于页面访问内部存储器阵列。在通过共用I/O引脚(I/O0到I/O7)写紧随以地址的READ命令到设备之后开始读操作。如图4所示，在少于tR(从闪烁阵列到页面寄存器的数据传输时间)的时间内，读出所选择页面内的2112字节的数据并传输到页面寄存器。一旦2112字节的数据从单元阵列中的所选择页面被读出并传输到数据寄存器，该数据寄存器中的数据可以例如以每循环8位或者16位从该设备顺序读取。
【0008】传统的存储器阵列基于页面编程。对于编程操作，紧随以地址和2112字节的输入数据的PROGRAM命令通过共用I/O引脚(I/O0到I/O7)发送到该设备。在输入数据载入循环期间，2112字节的数据被传输到数据寄存器，并且最终在少于t PROM(页面编程时间)的时间内被编程到单元阵列的所选择页面，如图5所示。
【0009】基于块来擦除存储器阵列。对于块擦除操作，紧随以块地址的BLOCK ERASE命令通过共用I/O引脚(I/O0到I/O7)被发送到该设备。如图6中所示，在少于t BERS(块擦除时间)的时间内，擦除128k字节的数据。参考与非闪烁规范(三星2Gb与非：d s_k9f2gxxu0m_r ev10)用于详细说明设备操作。
【0010】如图7所示，与非单元串通常包括串联的一个串选择器晶体管71、i个存储器单元72和一个接地选择晶体管73。根据处理技术每串的单元数量(i)可以不同，例如，每串8个单元或者每串16个单元或者每串32个单元。在现有的90nm和70nm技术中，每串32个存储器单元较为普遍。此后，如图7所示，‘32’用于i。
【0011】存储器单元栅极对应于字线0-31(W/L0到W/L31)。串选择晶体管的栅极连接到串选择线(SSL)，而串选择晶体管的漏极连接到位线(B/L)。接地选择晶体管的栅极连接到接地选择线(GSL)，而接地选择晶体管的源极连接到公共电源线(CSL)。每一字线对应于页面，并且每一串对应于块。
【0012】图8和图9示出每个与非单元串具有32个单元的块的物理结构。如图8中所示，一个块中存在(j+k)*8个与非串。因此，单位块共具有(j+k)*8*32个单元。每一字线被限定为单位页面。图9中示出n个块。
【0013】通常，通过福勒诺德海姆(Fowler-Nordheim，F-N)隧穿或者热电子注入来编程和擦除闪烁存储器单元。在与非闪烁存储器中，由F-N隧穿控制擦除和编程二者。以下的擦除和编程操作基于与非闪烁存储器。
【0014】在擦除操作期间，单元的顶部极(top poly)(即，顶栅极)被偏置为Vss(接地)，而单元的衬底被偏置为擦除电压Vers(例如，大约20v，由于从P-衬底到n+源极/漏极的结正向偏置，源极和漏极被自动偏置为Vers)。根据此擦除偏置条件，浮极(floating poly)(即浮栅极)中俘获的电子(电荷)如图10A所示通过隧道氧化物被发送到该衬底。如图10B所示，所擦除单元的单元电压Vth为负值。换句话说，所擦除单元为导通晶体管(由0V栅极偏置电压Vg正常导通)。
【0015】相反，在编程操作期间，单元的顶部极(即，顶栅极)偏置为编程电压Vpgm(例如，大约18v)，而单元的衬底、源极和漏极被偏置为Vss(接地)。根据此编程偏置条件，衬底中的电子(电荷)如图11A所示通过隧道氧化物被注入浮极(即，浮栅极)。所编程单元的单元电压Vth如图11B所示为正值。换句话说，所编程单元为截止晶体管(由0V栅极偏置电压Vg正常截止)。
【0016】因此，通过双向(即，对称)F-N隧穿机制擦除和编程与非闪烁。
【0017】一种公知的擦除方案如图12和13所示。图12中示出擦除操作期间的偏置条件。P阱衬底被偏置到擦除电压Vers，而所选择块中的位线和公共电源线(CSL)通过SSL和GSL晶体管的S/D二极管被钳位为Vers-0.6v。同时所选择块中的所有字线被偏置为0v，而串选择线(SSL)和接地选择线(GSL)被偏置为擦除电压Vers。从而，如上所述，由F-N隧穿擦除所选择块中的全部单元。
【0018】由于基于块的擦除操作，必须防止具有相同P阱衬底的未选择块中的存储器单元的擦除(即擦除禁止)。图13示出对未选择块的擦除禁止方案：
·所选择块中的所有字线偏置为0V。
·未选择块中的所有字线被偏置为Vers以由来自衬底的Vers补偿电场。
【0019】表1示出在擦除操作期间由现有技术1用于所选择块和未选择块的偏置条件。
表1.擦除期间的偏置条件—现有技术1
 
所选择块 未选择块
位线(B/L) 钳位为Vers-0.6V 钳位为Vers-0.6V
串选择线(SSL) Vers Vers
字线(W/L0-W/L31) 0V Vers
接地选择线(GSL) Vers Vers
公共电源线(CSL) 钳位为Vers-0.6V 钳位为Vers-0.6V
衬底(袋(pocket)P阱) Vers Vers
【0020】使用此擦除禁止方案，需要很长的总擦除时间将未选择块中的所有字线充电到擦除电压Vers。同时，由于充放电未选择块中的全部字线，使得功耗非常高。此外，由于存储器密度增加，使得擦除时间更长并且擦除操作期间的功耗更高。
【0021】为了解决上述方法中的问题，提出了自升压擦除禁止方案(美国专利5473563)且该方案广泛用于与非闪烁存储器。
【0022】对于所选择块，如图14所示，擦除偏置条件基本上和上面所述相同，除了SSL和GSL是浮置的而不是被偏置为Vers。
【0023】为了防止在未选择块中的存储器单元的擦除，图15中示出擦除操作期间浮置未选择块中的所有字线。因此，当将擦除电压Vers施加到衬底时，通过该衬底和未选择块中的字线之间的电容耦合，未选择块中的所浮置字线被升压到接近于擦除电压Vers。(当单元阵列的衬底电压为Vers时，所浮置字线被升压到大约Vers的90％；但是由衬底和字线之间的耦合比率确定所浮置字线上的所提升的电压电平)。未选择块中的字线上所提升的电压降低该衬底和字线之间的电场，由此可以防止未选择块中的存储器单元的擦除。
·所选择块中的所有字线偏置为0V。
·未选择块中的所有字线是浮置的。
【0024】表2示出使用此方法的擦除期间的偏置条件。不需要施加擦除电压Vers到未选择块中的字线，由于未选择块中的全部字线不需要被偏置到Vers，因此该方法降低了擦除期间的功耗并且减少了擦除时间。
表2.擦除期间的偏置条件—现有技术2
 
所选择块 未选择块
位线(B/L) 钳位为Vers-0.6V 钳位为Vers-0.6V
串选择线(SSL) 升压到Vers的大约90％ 升压到Vers的大约90％
字线(W/L0-W/L31) 0V 升压到Vers的大约90％
接地选择线(GSL) 升压到Vers的大约90％ 升压到Vers的大约90％
公共电源线(CSL) 钳位为Vers-0.6V 钳位为Vers-0.6V
衬底(袋(pocket)P阱) Vers Vers
【0025】由于单元的衬底被偏置为擦除电压Vers并且所选择块中的单元的源极/漏极/衬底是电连接，所以必须基于块发生擦除操作。换句话说，最小的可擦除阵列尺寸为块。
【0026】上述的闪烁存储器存在三个限制。第一，仅在擦除目标存储器阵列之后可以编程位。第二，每一个单元仅可以擦除有限次，之后其不能再可靠存储数据。换句话说，对于单元存在擦除和编程循环次数的限制(即，耐久性，通常为10000到100000个循环)。第三，最小可擦除阵列尺寸远大于最小可编程阵列尺寸。由于这些限制，需要复杂的数据结构和算法来有效地使用闪烁存储器(例如参见美国专利5937425、6732221和6594183)。
【0027】在美国专利5995417和美国专利申请2006/0050594中已经提出基于页面的存储器单元的擦除。
发明内容
【0028】此处提供用于非易失性存储器(尤其是与非闪烁存储器应用)中的基于页面的新的擦除方法的技术细节。虽然此处使用与非闪烁存储器来描述基于页面的擦除方法，但是本领域内的普通技术人员可以将其更普遍应用于其它闪烁存储器设备。
【0029】非易失性存储器阵列(诸如与非闪烁存储器)具有衬底上的多个存储器单元串、越过所述串到存储器单元页面的字线和将电压施加到每一字线的导通晶体管。在擦除页面的方法中，例如，通过块解码器启用所选择块的每一导通晶体管。字线解码器可以施加选择电压到在所选择块的多个所选择字线中的每一个的导通晶体管；并且施加未选择电压到在所选择块的多个未选择字线中的每一个的导通晶体管。衬底电压被施加到所选择块的衬底。衬底电压和每一所选择的字线的结果电压之间的电压差值使得所选择字线的存储器单元的页面被擦除，并且所述衬底电压和每一未选择字线的结果电压之间的电压差值低于擦除未选择字线的存储器单元的页面的电压。
【0030】在某些实施例中，公共选择电压被施加到每一所选择字线并且公共未选择电压被施加到每一未选择字线。选择电压和未选择电压可以被施加到所选择块的任一字线。
【0031】将选择和未选择电压施加到所选择块的任一字线，由至少一个未选择字线可以隔离所选择字线并且由至少一个所选择字线可以隔离未选择字线。使用与未选择线路相邻的所选择线路，其中，字线的升压依赖于导致可以降低该升压的电容耦合。从而，优选从未选择电压施加的较高的初始电压。为了确保不擦除和两个所选择存储器单元相邻的未选择存储器单元，优选的，未选择电压与所施加的衬底电压比未选择电压与选择电压更接近。
【0032】在一个实施例中，每一所选择字线的结果电压基本上等于选择电压，每一未选择字线的结果电压为从未选择电压拉向衬底电压的浮置电压。施加到所选择块的每一导通晶体管的公共栅极信号的值为V2，未选择电压大于V2并且未选择字线预充电到V2-Vtn。V2基本上小于所施加的衬底电压，但其优选为所施加的衬底电压的至少50％。因此，所选择块中的未选择电压大于通常施加到未选择块中的导通晶体管的电压。
【0033】在其它实施例中，每一所选择字线的结果电压基本等于选择电压，并且每一未选择字线的结果电压基本等于未选择电压。例如，选择电压可以大约为0V，并且所述未选择电压可以大约等于所施加的衬底电压。
【0034】在擦除验证操作期间，选择验证电压可以被施加到所选择块中的多个所擦除页面的每一字线，并且未选择验证电压可以被施加到所选择块中的多个未擦除页面的每一字线。随后读出所选择块的串的状态。每一串连接到终端电压，特别是电源电压。根据所选择字线的数量，可以从多个电压电平的其中之一选择终端电压的电平。
附图说明
【0035】通过结合附图说明，根据下述本发明的示例性实施例的更具体描述，本发明的前述内容是清楚的，图中类似参考标号在不同视图中表示相同部件。所示附图并不必要按比例画出，而是重点用于说明本发明的实施例。
图1为与非闪烁单元阵列结构；
图2为与非闪烁块结构；
图3为与非闪烁页面结构；
图4为与非闪烁中的基于页面读取操作；
图5为与非闪烁中的基于页面编程操作；
图6为与非闪烁中的基于块的擦除操作；
图7为具有32个单元的与非单元串；
图8为与非闪烁中的块和页面的定义；
图9为与非闪烁中的多个块；
图10A为福勒诺德海姆(F-N)隧穿的擦除操作；
图10B为福勒诺德海姆(F-N)隧穿的擦除操作；
图11A为福勒诺德海姆(F-N)隧穿的编程操作；
图11B为福勒诺德海姆(F-N)隧穿的编程操作；
图12为现有技术1的擦除期间所选择块的偏置条件；
图13为现有技术1的块擦除和静态擦除禁止方案；
图14为现有技术2的擦除期间所选择块的偏置条件；
图15为现有技术2的块擦除和自升压擦除禁止方案；
图16为块复制过程用于修改页面或者页面的一部分；
图17为擦除期间所选择块的偏置条件--页面擦除方案1；
图18为页面擦除和擦除禁止—页面擦除方案1；
图19为页面擦除偏置条件—页面擦除方案2A；
图20为页面擦除和擦除禁止—页面擦除方案2A；
图21为页面擦除偏置条件—页面擦除方案2B；
图22为页面擦除和擦除禁止—页面擦除方案2B；
图23为多个页面擦除—页面擦除方案1；
图24为多个页面擦除—页面擦除方案2A；
图25为多个页面擦除—页面擦除方案2B；
图26为块擦除—页面擦除方案2A；
图27为块擦除—页面擦除方案2B；
图28为无需源极偏置的页面擦除验证；
图29为使用源极偏置的页面擦除验证；
图30为块擦除验证；
图31为页面擦除流程—单个擦除和擦除验证循环；
图32为页面擦除流程—多个擦除和擦除验证循环；
图33为与非闪烁核心的简化框图；
图34为用于页面擦除方案1的块解码器示意图；
图35为用于页面擦除方案2A和2B的块解码器示意图；
图36为示例的页面缓存器和列选择器；
图37为页面擦除/多个页面擦除时序图—页面擦除方案1；
图38为页面擦除/多个页面擦除时序图—页面擦除方案2A；
图39为页面擦除/多个页面擦除时序图—页面擦除方案2B；
图40为块擦除时序图—页面擦除方案2A；
图41为块擦除时序图—页面擦除方案2B；
图42为用于页面擦除方案1的使用源极偏置的页面擦除验证时序图；
图43为用于页面擦除方案1的块擦除验证时序图；
图44为用于页面擦除方案2A和2B的页面擦除验证时序图；
图45为用于页面擦除方案2A和2B的块擦除验证时序图；
图46为擦除期间所选择块的偏置条件—页面擦除方案3；
图47为擦除期间所选择块的偏置条件—页面擦除方案3；
图48为页面擦除和擦除禁止—页面擦除方案3；
图49为多个页面擦除和擦除禁止—页面擦除方案3；
图50为页面擦除方案3期间的寄生电容；
图51为页面擦除/多个页面擦除时序图—页面擦除方案3。
具体实施方式
【0036】以下描述本发明的示例性实施例。
【0037】这里引用的所有专利、公开申请和参考文件的教导在此通过引用全部包括在本申请中。
【0038】闪烁存储器中，尤其与非闪烁设备中，基于页面执行读取和编程操作，而基于块执行擦除操作。通常页面尺寸为512字节、2048字节或者4096字节，而块尺寸为16页、32页或者64页。从而，最小可擦除块的尺寸至少比页面尺寸大16倍。此外，在芯片尺寸增大时，可擦除块的此最小尺寸(即单位擦除块)也会变得更大。
【0039】编程/读取和擦除之间的阵列尺寸不匹配产生设备可靠性(即设备寿命)和闪烁文件系统中的系统性能降低的两个严重问题。
【0040】与硬盘(HDD)不同，在由输入数据编程闪烁存储器设备中的存储器单元之前，存储器单元必须被擦除。一旦系统中的CPU或者闪烁控制器发出编程命令，应该立即执行数据写操作。因此，编程前擦除降低了整体系统性能。为了克服此问题，闪烁控制器通常提前准备空的已擦除块(即，擦除单位回收)。此回收可能发生在后台(当CPU空闲)或者在空闲空间的数量低于预定阈值时根据需要。
【0041】当闪烁控制器请求数据写或者数据修改甚至到页面的一小部分，包含要修改页面的块通常将被重写到擦除单位回收所声明的空闲(空)块的其中之一。在此情况中，初始块中包含初始数据的有效页面如图16所示应被复制到所选择的空闲块。然后读取、修改并复制所修改的页面到新的块，具有其余页面中的初始数据的页面中具有所修改数据的新块通过闪烁控制器中的虚拟映射系统被重新映射到有效的块地址。(虚拟映射系统为闪烁控制器访问的逻辑地址和闪烁存储器中的物理地址之间的地址转换系统)。初始块现在不再使用并且将被擦除单位回收过程声明为空闲块。(参见Eran Gal、Sivan Toledo的“Algorithms and Data StructuresFor Flash Memories(闪烁存储器的算法和数据结构)”ACM ComputingSurveys(ACM计算纵览)2005年6月，卷37第二部分第138-163页，闪烁存储器的算法和数据结构在此通过引用全部包括在本申请中)。为了最小化由于上述块复制操作带来的性能下降，通常与非闪烁设备支持无需闪烁设备和闪烁控制器之间的外部处理的页面复制功能。然而，编程/读取和擦除操作之间的阵列尺寸不匹配导致巨大的系统开销和复杂度。
【0042】由福勒诺德海姆(F-N)隧穿或热电子注入来编程和擦除闪烁存储器单元。在编程或者擦除操作期间，通过围绕浮栅的电介质，电荷被发送到浮栅或者从浮栅发送。这种频繁的电荷发送导致电子在浮栅和电介质中被俘获，从而降低了单元的编程和擦除特性。由于伴随擦除-编程循环的次数的增加的此电子俘获，随之生成的单元需要逐渐更高的编程电压和擦除电压；因此，单元上擦除-编程循环的次数受限。通常擦除-编程循环(即单元耐久特性)的最大次数为10000到100000之间。
【0043】擦除-编程循环的受限次数(耐久性)限制了闪烁设备的寿命。具有尽可能长的寿命是有益的，并且这依赖于访问闪烁设备的模式。反复和频繁重写到单个单元或者一小部分单元将导致很快就开始故障并且设备的使用寿命快速结束。
【0044】此外，在具有多个闪烁设备的闪烁存储器系统中，如果在闪烁存储器系统中的设备之间存在显著不均衡的使用状况，则会导致一个设备寿命结束而其它设备还留有显著长的寿命。当一个设备寿命结束，整个存储器系统可能必须被替换，因此这极大的降低了闪烁存储器系统的寿命。
【0045】如果重写可以被均衡地分布在设备的所有单元，每一单元将经历接近于其所能承受的最大的擦除次数，则故障发生将会尽可能被延迟，从而最大化了设备的寿命。为了通过均衡使用设备的所有单元来延长设备寿命，已经提出多种耗损平衡技术和算法并且在闪烁存储器系统中被执行。
【0046】因为块的页面中的未受影响的数据应该被重写(复制)到具有所修改数据的新块，由于前述部分中描述的读取/编程和擦除之间的阵列尺寸不匹配的块复制操作导致不必要的重写。由于仅是要被重写的页面需要被擦除，如果最小可擦除阵列的尺寸是页面(即，基于页面擦除)而非块(即，基于块擦除)，则可以显著延长设备寿命。此外，基于页面擦除将会极大降低块复制操作的次数。
【0047】尽管对于设备的与非单元串而言单元衬底公用，但是与非闪烁存储器中的每一与非单元串可以被独立控制。擦除操作期间块中的所有字线被偏置到典型与非闪烁设备中的同一电压条件。这就是与非闪烁存储器中最小可擦除阵列尺寸为块的原因。
【0048】为了基于页面擦除闪烁存储器单元，对应于与非单元串的页面的每一字线必须被分别且独立地控制。
页面擦除方案1
【0049】表3和图17示出根据页面擦除方案1(例如，字线27的擦除)的页面擦除期间的偏置条件。使用页面擦除方案1，未选择字线被偏置到用于阻止一个或多个未选择页面被擦除的电压，例如，偏置为Vers，而一个或多个所选择字线被偏置为用于擦除一个或多个所选择页面的另一电压，例如0V。
【0050】如图17所示，在所选择块中：
·所选择块中的一个或多个所选择字线被偏置为0V用于擦除，并且
·所选择块中的一个或多个未选择字线被偏置为Vers，用于禁止擦除。
【0051】为了禁止未选择块中的存储器单元的擦除，在擦除操作期间浮置未选择块中的所有字线，与现有技术2相同，而表3中所示的偏置条件被应用到图18所示的所选择块。从而，当擦除电压Vers施加到衬底时通过衬底和未选择块中的字线之间的电容性耦合，未选择块中的所浮置字线被升压到接近擦除电压Vers。(当单元阵列的衬底达到Vers时，字线被升压到Vers的大约90％，但是，通过衬底和字线之间的耦合比率来确定所浮置字线上的所提升的电压电平)。未选择块中的字线上的所提升的电压降低衬底和字线之间的电场；从而，防止了未选择块中存储器单元的擦除。
·未选择块中的所有字线是浮置的。
表3.页面擦除期间的偏置条件—页面擦除方案1
 
所选择块 未选择块
位线(B/L) 钳位为Vers-0.6V 钳位为Vers-0.6V
串选择线(SSL) 升压到Vers的大约90％ 升压到Vers的大约90％
所选择字线 0V 升压到Vers的大约90％
未选择字线 Vers 升压到Vers的大约90％
接地选择线(GSL) 升压到Vers的大约90％ 升压到Vers的大约90％
公共电源线(CSL) 钳位为Vers-0.6V 钳位为Vers-0.6V
衬底(袋(pocket)P阱) Vers Vers
页面擦除方案2A和2B
【0052】页面擦除方案2A和2B的偏置条件如下所述：
·单元栅极(字线)被偏置为负电压-V1(第一电平电压)。
·单元衬底被偏置为第二电平电压。
·单元栅极和衬底之间的电场应满足通过单元的隧道氧化物产生F-N隧穿的需求。
·单元的浮极(即，浮栅)中的所俘获电子(电荷)通过隧道氧化物被发射到衬底。
·具有0V的单元栅极电压的第二电平电压的最大量不应该导致未选择相邻页面上的单元擦除干扰(例如，偏移阈值电压或者软擦除)。
·可以根据处理技术和单元特性改变-V1和第二电平电压。
【0053】图19示出使用页面擦除方案2A用于在擦除操作期间所选择块中的所选择页面(此例中为字线27)的电压偏置条件。所选择字线27(页面)被偏置到负电压-18V(-V1)，而未选择字线被偏置到0V。单元阵列的衬底被偏置到0V(V2＝0V)。根据处理技术和单元特性可以再次改变电压，此后结合图21、22和表5说明。使用新的擦除条件，由于单元栅极和衬底之间的电场的非有效量级(magnitude)，所选择页面的所有单元被擦除，而未选择页面的所有单元不被擦除。
【0054】表4和图20示出用于所选择块和未选择块的偏置条件。在擦除期间，未选择块的所有字线是浮置的，由于衬底被偏置为0V并且未选择块的所有字线在用于擦除而处于浮置的之前被放电为0V，因此所有字线的电势保持在0V。
表4.擦除期间的偏置条件—页面擦除方案2A
 
所选择块 未选择块
位线(B/L) 0V 0V
串选择线(SSL) 0V 浮置于0V
所选择字线 -18V(-V1) 浮置于0V
未选择字线 0V 浮置于0V
接地选择线(GSL) 0V 浮置于0V
公共电源线(CSL) 0V 0V
衬底(P阱或袋(pocket)P阱) 0V 0V
【0055】图21示出使用页面擦除方案2B用于擦除操作期间所选择块中的所选择页面(此例中为字线27)的电压偏置条件。所选择字线27(页面)被偏置到负电压-13V(-V1)，而未选择字线被偏置到0V。单元阵列的衬底被偏置到5V。栅极和单元衬底之间的总的电场与第一例子的相同。衬底电压应该被确定为不导致对同一与非单元串中的未选择字线(页面)上的单元的擦除干扰(即软擦除)。
【0056】表5和图22示出用于所选择块和未选择块的偏置条件。在擦除操作期间，未选择块的所有字线是浮置的，当电压施加到衬底时，通过衬底和未选择块中的字线之间的电容性耦合，未选择块的所有字线被升压到接近衬底电压。(所提升的电压是衬底电压的大约90％，但是，通过衬底和字线之间的耦合比率确定所浮置字线上的所提升的电压电平)。未选择块中的字线上的所提升的电压降低衬底和字线之间的电场，从而，防止了未选择块中存储器单元的擦除。
表5.擦除期间的偏置条件—页面擦除方案2B
 
所选择块 未选择块
位线(B/L) 钳位为衬底电压-0.6V 钳位为衬底电压-0.6V
串选择线(SSL) 升压到衬底电压的大约90％ 升压到衬底电压的大约90％
所选择字线 -13V(-V1) 升压到衬底电压的大约90％
未选择字线 0V 升压到衬底电压的大约90％
接地选择线(GSL) 升压到衬底电压的大约90％ 升压到衬底电压的大约90％
公共电源线(CSL) 钳位为衬底电压-0.6V 钳位为衬底电压-0.6V
衬底(袋P阱) 5V衬底电压 5V衬底电压
多页面擦除和块擦除
【0057】使用新的页面擦除构思，可以擦除所选择块中的多个页面(多个字线)。实际上，通过选择性控制字线电压，可以擦除所选择块的任意一个或者多个页面。此外，也可以擦除所选择块的全部页面，也就是基本地块擦除。
【0058】图23示出使用页面擦除方案1的偏置条件同时擦除所选择块中的三个页面(字线1、27、29)。
【0059】图24示出使用页面擦除方案2A的偏置条件同时擦除所选择块中的三个页面(字线1、27、29)。
【0060】图25示出使用页面擦除方案2B的偏置条件同时擦除所选择块中的三个页面(字线1、27、29)。
【0061】图26示出使用页面擦除方案2A的偏置条件同时擦除所选择块中的所有页面，其为块擦除。
【0062】图27示出使用页面擦除方案2B的偏置条件同时擦除所选择块中的所有页面，其为块擦除。
擦除验证
【0063】在擦除所选择块中的单个页面或者多个页面或者所有页面之后，必须执行擦除验证来确保所擦除的单元具有正确的阈值电压裕度以被读取。由以下描述的页面缓存器执行此擦除验证。图28、图29、图30和表6示出页面擦除验证和块擦除验证期间的电压偏置条件。对于多页面验证，在擦除之后可以顺序(依次序)验证每一所选择的页面，但是在优选方法中，同时验证全部页面。表6中的电压数值(即，Vread、Versvf、Vcslevf和Vbersvf)可以根据处理技术和单元特性而被改变。
【0064】图28示出无需源极偏置的单个页面擦除验证，图29示出使用来自CSL的源极偏置的单个页面擦除验证。图30示出块擦除验证。
表6.擦除验证期间的偏置条件
 
具有源极偏置的页面擦除验证 不具有源极偏置的页面擦除验证 块擦除验证
位线(B/L) 预充电并读出 预充电并读出 预充电并读出
串选择线(SSL) Vread(4～5V) Vread(4～5V) Vread(4～5V)
所选择字线 0V或者Versvf Versvf(～-1.5V) 0V或者Vbersvf
未选择字线 Vread(4～5V) Vread(4～5V) N/A
接地选择线(GSL) Vread(4～5V) Vread(4～5V) Vread(4～5V)
公共电源线(CSL) Vcslevf(～0.4V) 0V 0V
衬底(袋P阱) 0V 0V 0V
【0065】表6的最后一列示出块擦除验证，其中所有的字线被选择。那些条件可以与传统块擦除验证相比较。0V或者对于较小容许验证的诸如-1.5V的负电压被施加到每一字线。正如参见图10B所示，正确地被擦除的存储器单元将使用施加到字线的0V导通。但是，如果存储器单元尚未被完全擦除，存储器单元将导通很少或者一点也不导通。在块擦除验证中，任意一个存储器单元不能全面导通将导致位线上的较高电压，其可以被读出为全面擦除故障。
【0066】在使用单个所选择页面的擦除验证情况中，其中，仅该页面已经被擦除，串的其它存储器单元的每一个可以是处于导通态或者是截止态。考虑到此原因，施加例如4-5V的高电压到每一未选择单元的字线。如图11B所示，甚至当单元已经被编程到截止状态时，该电压高于阈值电压。从而，该单元甚至在被编程到截止状态时也将导通，并且所有未选择存储器单元将导通。将所选择字线设置为0V将启动只对所选择字线的验证。
【0067】使用串中所有未选择单元的高导通性，在验证操作期间位线上与典型的相比的较低电压是可预期的。为了抵消未选择存储器单元的所增长的导通性，诸如表6中的第二列的-1.5V的负电压可以被施加到所选择的字线，或者诸如表6中第一列所示的0.4V的高于0V的电压可以被施加到公共电源线。所以，对于验证，所选择存储器单元必须更具用于验证的导通性以抵消未选择单元的较高导通性。
【0068】通常优选产生高于负电压的正偏置电压，从而通常优选具有正公共源极偏置的页面擦除验证。例如，公共电源线的合适电压可以落入用于单个页面的0.3V-0.5V的范围。对于少于整块的多页面擦除验证，较低的电压是适合的。例如，对于整块擦除验证使用0V的公共电源电压并且对于一个页面验证使用0.5V，对于与第一页同时被验证的每一附加页，电源电压从0.5V下降增量0.5/32可能是合适的。不需要对电源电压进行这样的精准控制。但是，0.5V的电源电压可以例如被用于0到8个所选择字线的同时验证，0.4V可以被用于9到16个选择字线的验证，0.3V用于17-24个字线并且0V用于25-32个字线。
页面擦除流程
【0069】与编程操作不同，通常由于单个擦除和擦除验证循环之后单元的阈值电压被紧紧地固定到目标值，擦除操作并不需要多擦除和擦除验证循环。但是也可以使用多擦除和擦除验证循环来确保所擦除单元的目标阈值电压。
【0070】图31示出使用单个擦除和擦除验证循环的页面擦除流程，图32示出使用多擦除和擦除验证循环的页面擦除流程。可以预定并将根据处理技术和单元特性改变用于多擦除和擦除验证循环方法的擦除和擦除验证循环的最大数量。发出闪烁存储器设备中的页面擦除命令之后，自动执行此页面擦除算法(流程)。
【0071】在图31的步骤311，擦除一个或者多个所选择页面，一直到和包括整块。在步骤312，验证该一个或者多个页面已经擦除。从步骤313，如果存储器通过验证，在步骤314，更新状态寄存器为通过，并且如果没有通过验证，在步骤315，状态寄存器更新为失败。
【0072】可选的，如图32所示，在步骤320，ERS_loop值设为1。在步骤313没有通过的情况中，在步骤321比较ERS_loop值和最大值。如果还没有达到最大值，在步骤322增加该值并且重复擦除和验证程序。一旦已经达到循环的最大值，在步骤315寄存器中指示失败。
【0073】可选的，多页面擦除之后，可以单独验证每一所选择页面。对单独页面顺序验证，在任意一个页面失败之后可以重复多页面擦除或者仅再次擦除失败页面。
电路实现例子
【0074】图33示出与非闪烁核心的简化框图。与非单元阵列331包括如同传统与非闪烁的n个块332。页面缓存器电路333在读取、编程验证和擦除验证期间读出并锁存单元数据。此外，页面缓存器电路临时保持输入数据并且根据编程操作期间的输入数据确定位线的电压。来自与非单元阵列的所有(j+k)*8个位线连接到页面缓存器电路。对应于每一与非单元块的块解码器334提供信号SSL(串选择线)、字线0(WL0)到31(WL31)和GSL(接地选择线)。由来自行预解码器335的行预解码地址信号Xp/Xq/Xr/Xt和来自公共字线解码器336的串选择信号SS、接地选择信号GS和公共串解码信号S0到S31来驱动块解码器。衬底电压被施加到来自电荷泵337的PP阱。
【0075】在本申请中，由于在多个公开文件和专利中充分地描述了输入和输出电路、控制电路、行和列预解码器电路、内部高电压发生器，所以在此没有描述。可以参见Kang-Deog Suh等人所著“A 3.3V 32Mb NANDFlash Memory with Incremental Step Pulse Programming Scheme”，IEEEJ Solid-State，第30卷，第11期第1149-1156页，1995年4月；Jin-KiKim等人所著“A120-mm 64-Mb NAND Flash Memory Achieving 180 ns/ByteEffective Program Speed”，IEEE J Solid-State，第32卷，第5期第670-680页，1997年4月；Ken Takeuchi等人所著“A56nm CMOS 99mm2 8GbMulti-level NAND Flash Memory with 10MB/s Program Throughput”，ISSCC DIG.Tech.Paper，第144-145页，2006年2月；和June Lee等人所著“A90-nm CMOS 1.8-V2-Gb NAND Flash Memory for Mass StorageApplications”，IEEE J Solid-State，第38卷，第11期第1934-1942页，2003年11月；以上参考文件通过引用全部包括在本申请中。
【0076】如图9的传统闪烁设备，与非单元阵列包括n个块并且每个块分为32(m)个可擦除且可编程页面(即，字线)。与非单元阵列中存在(j+k)*8个位线。注意，块的数量n、页面数量m和数量(j+k)*8都可以改变。
【0077】图34示出为用于本发明的、特别用于页面擦除方案1的其中一个可能例子的块解码器的电路示意图。注意，对于块解码器的电路实现有多种变化。块解码器的总数为n。
【0078】串选择线SSL、字线WL0到WL31和接地选择线GSL由公共信号SS、S0-S31和GS通过由块解码器的输出信号BD_out共同控制的导通晶体管TSS、TS0到TS31和TGS来驱动。
【0079】本地电荷泵341为高电压开关电路，用于提供编程电压Vpgm、导通电压Vpass、读取电压Vread7和擦除电压Vers。其包括增强型NMOS晶体管(ENH)、耗尽NMOS晶体管(DEP)、原生NMOS晶体管(NAT)和2输入与非门G1。当块解码器锁存器输出BDLCH_out为Vdd、HVenb为0V并且0SC被振荡时，块解码器的输出信号BD_out上升为Vhv(注意到，本地电荷泵为公知电路技术)。
【0080】当到块解码复位晶体管的RST_BD为高(实际上为短脉冲)时，BDLCH_out复位为0V，并且当到块解码使能晶体管的LCHBD输入为高(实际上短脉冲)和具有到与非门G2的有效行预解码地址信号Xp、Xq、Xr和Xt时来锁存BDLCH_out。由反相器I1和I2锁存BDLCH_out。
【0081】图35示出用于页面擦除方案2A和2B的块解码器的电路示意图。注意，对于块解码器的电路实现有多种变化。块解码器的总数为n。
【0082】串选择线SSL、字线WL0到WL31和接地选择线GSL由公共信号SS、S0-S31和GS通过由块解码器的输出信号BD_out共同控制的导通晶体管TSS、TS0到TS31和TGS来驱动。导通晶体管TSS、TS0到TS31和TGS的衬底由负的高电压Vnhv来控制。
【0083】高电压电平移位器351为高电压开关电路，用于提供正的高电压Vhv和负的高电压Vnhv。电平移位器电路包括交叉耦合的P沟道晶体管Q1和Q2以及n沟道下拉器件Q3和Q4。当到Q3和I3的输入为高，由于通过Q1施加Vhv，则BD_out被拉高，当其为低，BD-out通过Q4被拉低至Vnhv。
【0084】当RST_BD为高(实际上为短脉冲)时，BD_out复位为0V，并且当LCHBD为高(实际上短脉冲)和具有到门G2的有效行预解码地址信号Xp、Xq、Xr和Xt时，由反相器I1和I2来锁存BD_out。
【0085】表7示出用于不同操作模式的Vhv和Vnhv条件的一个例子。其中的所有电压值可以被改变。
表7 Vhv和Vnhv条件—页面擦除方案2A和2B
 
VHV VNHV
读取 ～7V(Vread7) 0V
编程 ～18V 0V
编程验证 ～7V(Vread7) 0V
擦除 VDD ～-18V或者-13V
擦除验证 ～7V(Vread7) ～-1.5V或者0V
【0086】如图36所示，页面缓存器和列选择器电路与传统与非闪烁相同。在图36中示出的页面缓存器和列选择器电路再次为本发明的一个可能例子。
【0087】一个页面缓存器对应于一个位线。但是，当阵列密度增加时，多个位线可以共享页面缓存器(参见June Lee等人所著“A90-nm CMOS1.8-V 2-Gb NAND Flash Memory for Mass Storage Applications”，IEEEJ Solid-State Circuits，第38卷，第11期第1934-1942页，2003年11月，该文件通过引用全部包括在本申请中)。
【0088】图36的页面缓存器和列选择器电路用于读取、编程验证和擦除验证操作。在擦除验证操作中，由LCHDA复位锁存器以锁存节点B为高。位线BL被预充电到Vcc。如果所有的所选择存储器单元被正确擦除，存储器单元的串将在擦除验证操作期间导通，从而拉低位线和节点PBSO。位线隔离晶体管保持截止。使用低于大约.5v的PBSO，锁存器下面的读出晶体管将不导通，从而节点B保持高。节点B上的高电压保持通/断p沟道读出晶体管为截止。从而，读出晶体管将不会充电初始接地线PASSb。如果所有的串被正确擦除，线路PASSb保持低并且从该线路读出“通过”。
【0089】另一方面，如果任意串没有被全部擦除，节点PBSO上电压将保持足够高，使得当发出LCHDB时，导通读出晶体管。结果拉低节点B。当所选择块中的任意页面缓存器上的节点B为低时，通/断读出晶体管将导通并且将PASSb提高为高电平。读出该高电平以指示“失败”。
【0090】操作中
·W/L0到W/L31为与非单元串中的32个字线。SSL为串选择线，GSL为接地选择线。CSL为公共电源线并且DL/DLb为差动数据线。
·在读取操作期间，CSL被偏置为0V，而在编程期间，CSL被偏置为Vdd。
·YAh和YBi分别是列选择信号的第一电平和第二电平。
·DCB为高时，将位线(BL)放电为0V。
·PBSO为页面缓存器的读出节点。
·PREBLb为预充电位线的使能信号。
·当PBSO节点在读出位线之后具有足够电压差异时，LCHDA和LCHDB为数据锁存控制信号。此外，LCHDA和LCHDB控制页面缓存器(即节点A和节点B)中所读出数据的极性。读取和编程验证期间的页面缓存器上的节点A和B与读出PBSO时的擦除验证和用于复制的读取期间的节点A和B相反。
·通过位线预充电晶体管PBSO节点高电平(VDD)，由LCHDA或者LCHDB复位页面缓存器中的锁存。
·ISOPBb为BL隔离晶体管的控制信号用于将页面缓存器与位线隔离。
·PASSb为用于探测编程完成的共用读出节点。当通过内部编程算法使用编程和编程验证成功将输入数据写到单元时，所有页面缓存器中的节点B将为Vdd。因此PASSb将成为0V，并且由读出放大器读出。类似，如果所选块中的所有串被成功擦除，在擦除验证期间所有页面缓存器中的节点B将为Vdd。在读取循环期间，不使用PASSb并且停用PASSb上的读出放大器。
【0091】擦除操作
图37示出使用页面擦除方案1的页面擦除或者多页面擦除的核心时序。如图37所示，擦除操作主要包括三个子时期，为擦除设置(从t1到t2)、擦除(t2到t3)和擦除恢复(从t3到t4)。
【0092】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器并且块解码器中的锁存器的BDLCH_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(擦除期间Vhv被设为Vers)，锁存器的BDLCH_out被设为Vdd。
·当HVneb为0V并且OSC被振荡，本地电荷泵将块解码器的输出信号BD_out提升到(Vers+Vth)。
·未选择块的BD_out被设为0V。从而，浮置未选择块中的所有的字线、SSL、GSL、CSL。
【0093】擦除(t2到t3)
·在此期间，单元衬底(袋p阱)被偏置为Vers。
·单个页面擦除的所选择字线或者多个页面擦除的多个所选择字线被偏置为0V，而S0-S31的公共信号通过导通晶体管TS0到TS31将未选择字线驱至Vers。
·浮置串选择线SSL、接地选择线GSL和公共电源CSL。当单元衬底变成Vers时，通过衬底和SSL/GSL之间的电容耦合，将所选择块中的SSL和GSL升压到Vers的接近90％。由于从衬底(PP阱)到源极(n+)的结正向偏置，CSL变为Vers。
·在此期间，擦除(一个或者多个)所选择页面上的所有单元。通过0电场(即，字线＝Vers并且单元衬底＝Vers)防止所选择块中的未选择字线中的存储器单元的擦除。
·未选择块解码器的输出BD_out截止未选择块中的所有导通晶体管TS0到TS31。因此，浮置未选择块中的所有字线，并且通过单元衬底和字线之间的电容解耦合将该所有字线升压到接近90％。
【0094】擦除恢复(t3到t4)
·在此期间，单元衬底上的所有高电压、未选择的所选择字线、SSL、GSL和CSL被放电为初始状态(0V)。
图38示出使用页面擦除方案2A的页面擦除或者多页面擦除的核心时序。
【0095】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器并且块解码器的BD_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(擦除期间Vhv被设为Vdd)，块解码器的BD_out被设为Vdd。
·未选择块的BD_out被设为Vnhv。
【0096】擦除(t2到t3)
·导通晶体管TS、TS0到TS31和TG的衬底被Vnhv偏置为-V1(-18V)用于传输负电压-V1(-18V)。
·在此期间，单个页面擦除的所选择字线或者多个页面擦除的所选择字线被驱至-V1(-18V)，而S0-S31的公共信号通过导通晶体管TS0到TS31将未选择的字线偏置为0V。
·串选择线SSL和接地选择线GSL被偏置为0V。
·未选择块中的导通晶体管TS0到TS31的栅极在擦除设置期间偏置为Vnhv并且在此期间Vnhv变为-V1(-18V)。因此，截止导通晶体管TS0到TS31，并且浮置未选择块的所有字线。
·在此期间，擦除(一个或者多个)所选择页面上的所有单元。
【0097】擦除恢复(t3到t4)
·在此期间，所选择字线上的负电压和导通晶体管的衬底返回初始状态(0V)。
图39示出使用页面擦除方案2B的具有-13V的-V1和5V的V2的页面擦除或者多页面擦除的核心时序。
【0098】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器并且块解码器中的BD_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(擦除期间Vhv被设为Vdd)，块解码器的BD_out被设为Vdd。
·未选择块的BD_out被设为Vnhv。
擦除(t2到t3)
·导通晶体管TS、TS0到TS31和TG的衬底被Vnhv偏置为-V1(-13V)用于传输负电压-V1(-13V)。
·单元阵列的衬底被偏置为V2(5V)。
·在此期间，单个页面擦除的所选择字线或者多个页面擦除的多个所选择字线被驱至-V1(-13V)，而S0-S31的公共信号通过导通晶体管TS0到TS31将未选择的字线偏置为0V。
·浮置串选择线SSL、接地选择线GSL，并且由于来自单元阵列的衬底的电容耦合，SSL和GSL升压到V2(5V)的90％。
·由于来自单元阵列的衬底的结正向偏置，公共电源线CSL和位线为V2(5V)。
·未选择块中的导通晶体管TS0到TS31的栅极在擦除设置期间偏置并且Vnhv在此期间变为-V1(-13V)。因此，截止导通晶体管TS0到TS31，并且浮置未选择块的所有字线。
·在此期间，擦除(一个或者多个)所选择页面上的所有单元。
【0099】擦除恢复(t3到t4)
·在此期间，所选择字线上的负电压和导通晶体管的衬底返回初始状态(0V)。
·单元阵列的衬底、SSL、GSL和CSL上的电压返回初始状态(0V)。
使用页面擦除方案1的块擦除的核心时序与现有技术的专利5472563的相同，其通过引用全部包括在本申请中。
图40示出了使用页面擦除方案2A的具有-18V的-V1和0V的V2的块擦除的核心时序。
【0100】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器并且块解码器中的BD_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(擦除期间Vhv被设为Vdd)，块解码器的BD_out被设为Vdd。
·未选择块的BD_out被设为Vnhv。
【0101】擦除(t2到t3)
·导通晶体管TS、TS0到TS31和TG的衬底被Vnhv偏置为-V1(-18V)用于传输负电压-V1(-18V)。
·在此期间，由S0-S31的公共信号通过导通晶体管TS0到TS31将所选择块中的所有字线驱至-V1(-18V)。
·串选择线SSL、接地选择线GSL被偏置为0V。
·在擦除设置期间偏置未选择块中的导通晶体管TS0到TS31的栅极并且Vnhv在此期间变为-V1(-18V)。因此，导通晶体管TS0到TS31截止并且未选择块的所有字线被浮置。
·在此期间，擦除所选择块中的所有单元。
【0102】擦除恢复(t3到t4)
·在此期间，所选择块的所有字线上的负电压和导通晶体管的衬底返回初始状态(0V)。
图41示出使用页面擦除方案2B的具有-13V的-V1与5V的V2的块擦除的核心时序。
【0103】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器并且块解码器中的BD_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(擦除期间Vhv被设为Vdd)，块解码器的BD_out被设为Vdd。
·未选择块的BD_out被设为Vnhv。
【0104】擦除(t2到t3)
·导通晶体管TS、TS0到TS31和TG的衬底被Vwpt偏置为-V1(-13V)用于传输负电压-V1(-13V)。
·单元阵列的衬底被偏置为V2(5V)。
·在此期间，由S0-S31的公共信号通过导通晶体管TS0到TS13将所选择块中的所有字线驱至-V1(-13V)。
·浮置串选择线SSL、接地选择线GSL并且由于来自单元阵列的衬底的电容耦合，SSL和GSL被升压到V2(5V)的90％。
·由于来自单元阵列的衬底的结正向偏置，公共电源线CSL为V2(5V)。
·未选择块中的导通晶体管TS0到TS31的栅极在擦除设置期间偏置并且Vnhv在此期间变为-V1(-13V)。因此，导通晶体管TS0到TS31截止并且浮置未选择块的所有字线。
·在此期间，擦除所选择块中的所有单元。
【0105】擦除恢复(t3到t4)
·在此期间，所选择块的所有字线上的负电压和导通晶体管的衬底返回初始状态(0V)。
·单元阵列的衬底上的电压、SSL、GSL和CSL返回初始状态(0V)。
【0106】擦除验证操作
擦除验证操作包括五个子时期，分别为图42、43、44和45所示的擦除验证设置(从t1到t2)、BL预充电(t2到t3)、BL读出(从t3到t4)、数据锁存(从t4到t5)和擦除验证恢复(从t5到t6)。
图42示出用于页面擦除方案1的页面擦除验证的核心时序。此处描述的电压源的电压电平为可能的实施例并且可以被修改。
【0107】页面擦除验证设置(t1到t2)
·在之前擦除操作中，块解码器的BD_out被设为Vdd(在擦除验证期间Vhv被设为Vdd)。
·在之前擦除操作中未选择块的BD_out被设为0V。
·由DCB脉冲将位线放电为地电平。
·由LCHDA脉冲和PREBLb脉冲复位页面缓存器中的锁存器。在此短脉冲周期期间，由BL预充电晶体管将PBSO节点设为Vdd。节点A和B分别被复位为0V和Vdd。
·在复位锁存器之后，由SELBL将PBSO节点放电为0V。
【0108】BL预充电(t2到t3)
·当HVneb为0V并且OSC被振荡，本地电荷泵将块解码器的BD_out上升到Vread7(～7V)。从而，所选择块中的导通晶体管TSS、TS0到TS31和TGS的栅极提升到Vread7(～7V)。
·由SS、未选择S和GS将SSL、未选择字线和GSL充电为Vread(4～5V)。
·所选择S将所选择字线偏置为0V，而所选择块的CSL偏置为Vcslevf(～0.4V)，以验证具有所选择页面的负单元Vth的所擦除单元(即，用于具有负单元Vth的单元的源偏置读出方案)。
·当PREBLb变为‘低’时，位线被预充电到预定的预充电电平(～1.3V)。SELBL变为Vblpre(～2.3V)，其确定使用BL选择晶体管的位线预充电电平。
【0109】BL读出(t3到t4)
·通过关闭BL选择晶体管(SELBL＝0V)将位线从页面缓存器断开，并且BL预充电晶体管截止。
·基于单元状态，产生所预充电的位线的电平。如果该单元没有被完全擦除，由于单元仍旧是截止单元并且不能放电所预充电的位线电压，每一位线保持所预充电电压电平。相反，如果该单元被完全擦除，则单元为导通单元并且在此期间放电所预充电的位线。
【0110】数据锁存(t4到t5)
·在此期间，SELBL偏置为Vbldcp1(～1.3V)，允许位线和PBSO之间的电容性解耦合。
·使用电容性解耦合读出方案，通过位线和相对于所选择位线具有相对很小的寄生电容的读出节点PBSO之间的电荷共享，快速下降对应于所擦除单元(导通单元)的位线的PBSO节点上的电压。
·一旦通过位线和PBSO节点之间的电容性解耦合操作该位线产生足够的电压电平，通过启用LCHDB信号执行数据锁存操作。
·由于与非串上的未被完全擦除的单元，PBSO节点的电压Vdd导通页面缓存器中的读出晶体管。从而，一旦施加LCHDB，节点A就从Vdd翻转至0V(节点B从0V翻转至Vdd)。
·由于与非串上的所擦除单元(导通单元)，PBSO节点的低电压(0.3～0.4V)并不影响页面缓存器数据。从而页面缓存器保持初始状态(即，节点A为Vdd并且节点B为0V)。
·如果与非串上的所选择单元被成功擦除，则在擦除验证期间的BL读出和锁存操作之后，节点A和节点B分别为0V和Vdd。
·如果与非串上的所选择单元未完全擦除，则在擦除验证期间的BL读出和锁存操作之后，节点A和节点B分别为Vdd和0V。
【0111】页面擦除验证恢复(t5和t6)
·在此期间，由DCB放电所有位线，而页面缓存器中的所有锁存器保持所读出数据。
·在此期间，SSL、未选择字线、GSL和CSL被放电为0V。所选择字线以及导通晶体管TSS、TS0到TS31和TGS的衬底同样从擦除验证电压Versvf返回到0V。
·如果所选择字线(页面)上的所有单元被成功擦除，则所有页面缓存器中的锁存器的节点A和节点B分别被设为0V和Vdd。由于每一PMOS晶体管的栅极连接到锁存器的节点B，因此PASSb上的所有上拉PMOS晶体管(导通/截止读出晶体管)关闭。最后，通过用于产生擦除通过/失败标志的探测电路中的读出放大器可以来读出PASSb。虽然没有描述用于读出PASSb的读出放大器，但是其可以通过公知的简易读出放大器实现。
【0112】对于多页面擦除验证，顺序验证所选择页面(即，以页面为基础的擦除验证)。
【0113】图43示出使用页面擦除方案1的块擦除验证的核心时序。块擦除验证的核心信号时序基本上与页面擦除验证的时序相同，但也存在一些不同：
·如图43所示同时验证所选择块的所有单元(即，与非单元串)。
·无需电源偏置(即，CSL＝0V)或者使用电源偏置(即，CSL＝Vcslevf)时，所选择块的所有字线被偏置为0V。
【0114】图44示出用于页面擦除方案2A和2B的页面擦除验证的核心时序。此处描述的电压源的电压电平为可能实例并且可以被修改。
【0115】页面擦除验证设置(t1到t2)
·在之前擦除操作中块解码器的BD_out被设为Vdd(在擦除验证期间Vhv被设为Vdd)。
·在之前擦除操作中未选择块的BD_out被设为Vnhv。
·由DCB脉冲将位线放电为地电平。
·由LCHDA脉冲和PREBLb脉冲复位页面缓存器中的锁存器。在此短脉冲期间，由BL预充电晶体管将PBSO节点设为Vdd。节点A和B分别被复位为0V和Vdd。
·在复位锁存器之后，由SELBL将PBSO节点放电为0V。
【0116】BL预充电(t2到t3)
·在此期间，Vhv变为Vread7(～7V)，而Vnhv变为Versvf(～-1.5V)。从而所选择块中的导通晶体管TSS、TS0到TS31和TGS的栅极上升为Vread7(～7V)。同样，导通晶体管的衬底被Vnhv偏置为Versvf(～-1.5V)。
·由SS、未选择S和GS将SSL、未选择字线和GSL充电为Vread(4～5V)。
·所选择S将所选择字线偏置为擦除验证电压Versvf(～-1.5V)。
·当PREBLb变为‘低’时，位线被预充电到预定的预充电电平。SELBL变为Vblpre(～2.1V)，其确定使用BL选择晶体管的位线预充电电平。
【0117】BL读出(t3到t4)
·通过关闭BL选择晶体管(SELBL＝0V)将位线从页面缓存器断开，并且BL预充电晶体管截止。
·基于单元状态产生所预充电的位线的电平。如果该单元没被完全擦除，由于单元仍旧是截止单元并且不能放电该预充电位线电压，每一位线保持所预充电电压电平。相反，如果该单元被完全擦除，则单元为导通单元并且在此期间放电所预充电的位线。
【0118】数据锁存(t4到t5)
·在此期间，SELBL偏置为Vbldcp1(～1.3V)，允许位线和PBSO之间的电容性解耦合。
·使用电容性解耦合读出方案，通过位线和相对于所选择位线具有相对很小的寄生电容的读出节点PBSO之间的电荷共享，快速下降对应于所擦除单元(导通单元)的位线的PBSO节点上的电压。
·一旦通过位线和PBSO节点之间的电容性解耦合操作该位线产生足够的电压电平，通过启用LCHDB信号执行数据锁存操作。
·由于与非串上的未被完全擦除的单元，PBSO节点的电压Vdd导通页面缓存器中的读出晶体管。从而，一旦施加LCHDB，节点A就从Vdd翻转至0V(节点B从0V翻转至Vdd)。
·由于与非串上的所擦除单元(导通单元)，PBSO节点的低电压(0.3～0.4V)并不影响页面缓存器数据。从而页面缓存器保持初始状态(即，节点A为Vdd并且节点B为0V)。
·如果与非串上的所选择单元被成功擦除，则在擦除验证期间的BL读出和锁存操作之后，节点A和节点B分别为0V和Vdd。
·如果与非串上的所选择单元未被完全擦除，则在擦除验证期间的BL读出和锁存操作之后，节点A和节点B分别为Vdd和0V。
【0119】页面擦除验证恢复(t5和t6)
·在此期间，由DCB放电所有位线，而页面缓存器中的所有锁存器保持所读出数据。
·在此期间，SSL、未选择字线和GSL被放电为0V。所选择字线以及导通晶体管TSS、TS0到TS31和TGS的衬底同样从擦除验证电压Versvf返回到0V。
·如果所选择字线(页面)上的所有单元被成功擦除，则所有页面缓存器中的锁存器的节点A和节点B分别被设为0V和Vdd。由于每一PMOS晶体管的栅极连接到锁存器的节点B，因此PASSb上的所有上拉PMOS晶体管(导通/截止读出晶体管)关闭。最后，通过用于产生擦除通过/失败标志的探测电路中的读出放大器可以来读出PASSb。虽然没有描述用于读出PASSb的读出放大器，但是其可以通过公知的简易读出放大器实现。
【0120】对于多页面擦除验证，顺序验证所选择页面(即，以页面为基础的擦除验证)。
【0121】图45示出块擦除验证的核心时序。块擦除验证的核心信号时序基本上与页面擦除验证的时序相同，但也存在一些不同：
·如图45所示，同时验证所选择块的所有单元(即，与非单元串)。
·擦除验证电压Vbersvf可以是0V或者负电压以确保所擦除单元上的阈值电压的正确裕度。
·如果擦除验证电压Vbersvf为负电压，导通晶体管TSS、TS0到TS31和TGS的衬底将由Vnhv偏置为Vbersvf，其类似于页面擦除验证的条件。
【0122】页面擦除方案3
【0123】表8和图46及47示出根据页面擦除方案3的页面擦除期间的偏置条件。使用页面擦除方案3，未选择字线被升压到接近擦除电压Vers(当单元阵列的衬底为Vers时，为Vers的α％，其中α为衬底和字线之间的耦合比率)用于防止未选择页面被擦除，而所选择字线被偏置为用于擦除所选择页面的另一电压，例如，0V。
【0124】如图46和47中所示，在所选择块中：
·所选择块中的所选择字线被偏置为0V用于擦除。
·所选择块中的未选择字线被预充电并且升压到Vers的α％用于擦除禁止(由衬底和字线之间的耦合比率α确定所浮置字线上的提升的电压电平，α～90％)。
【0125】为了防止未选择块中的存储器单元的擦除，在与专利5473563的现有技术相同的擦除操作期间浮置未选择块中的所有字线。由于擦除电压Vers施加到衬底，因此通过衬底和未选择块中的字线之间的电容性耦合将未选择块中的所浮置字线升压到接近于擦除电压Vers。(当单元阵列的衬底为Vers时，字线被升压到Vers的α％；但是由衬底和字线之间的耦合比率确定所浮置字线上的所提升的电压电平)。未选择块中的字线上的所提升电压降低了衬底和字线之间的电场，从而防止未选择块中的存储器单元的擦除。
·未选择块中的所有字线是浮置的。
表8 页面/多页面擦除期间的偏置条件—页面擦除方案3
 
所选择块 未选择块
位线(B/L) 钳位为Vers-0.6V 钳位为Vers-0.6V
串选择线(SSL) 升压到Vers的大约90％ 升压到Vers的大约90％
所选择字线 0V 升压到Vers的大约90％
未选择字线 升压到Vers的大约90％ 升压到Vers的大约90％
接地选择线(GSL) 升压到Vers的大约90％ 升压到Vers的大约90％
公共电源线(CSL) 钳位为Vers-0.6V 钳位为Vers-0.6V
衬底(袋P阱) Vers Vers
【0126】图48和49说明了用于未选择块以及所选择块中的所选择页面和未选择页面的页面擦除条件。
·串选择线SSL、字线WL0到WL31和接地选择线GSL由公共信号SS、S0-S31和GS通过由块预解码器的输出信号BD_out共同控制的导通晶体管TSS、TS0到TS31和TGS来驱动。
·公共信号SS、S0-S31和GS连接到全部块的导通晶体管TSS、TS0到TS31和TGS的漏极。
·公共电源线CSL连接通过全部块。
·对应于所选择页面的所选择公共信号S(此例中的S27)被偏置为0V，而未选择公共信号S(S0～S26&S28～S31)、SS和GS被偏置为V1。浮置公共电源线CSL。
·连接到所有导通晶体管TSS、TS0到TS31和TGS的栅极的n-1个未选择块预解码器的未选择输出信号BD_out为0V。因此，未选择块中的串选择线SSL、字线WL0到WL31和接地选择线GSL被初始浮置，并且当单元衬底(袋P阱)升为Vers时，通过单元衬底和字线之间的电容性耦合，被升压到擦除电压Vers的接近90％(α)。此未选择块中的所有字线上的所提升电压防止单元擦除。
·连接到所有导通晶体管TSS、TS0到TS31和TGS的栅极的所选择块预解码器的输出信号BD_out为V2。因此，由公共信号S27通过导通晶体管TS27驱动，所选择字线(此例中的W/L27)偏置为0V，这擦除所选择页面上的单元。
·所选择块中的未选择字线(W/L0～W/L26和W/L28～W/L31)由公共信号S0～S26和S28～S31通过导通晶体管TS0～TS26和TS28～TS31(即，导通晶体管漏极＝V1，栅极＝V2，源极＝V2-Vtn并且V1≥V2)初始偏置为V2-Vtn(Vtn：导通晶体管TS0～TS31的阈值电压)。之后，当单元衬底(袋P阱)提升到Vers时，单元衬底和字线之间的电容性耦合升压未选择字线。当未选择字线(即导通晶体管的源极)被升压，由于导通晶体管上的偏置条件：漏极＝V1，栅极＝V2并且源极＝Vers的(α)(所提升后电压)，导通晶体管(TS0～TS26和TS28～TS31)被完全截止。从而，在擦除期间保持未选择块中的未选择字线上的所提升的高电压并且防止单元擦除。
·V1必须等于或者大于V2以防止通过导通晶体管的所提升电压的泄漏，并且允许字线浮置。
【0127】在选择V1和V2中，应该意识到电容性耦合因素α依赖于单独字线选择。同时，在未选择块中，α在每一字线大约为90％，相邻于所选择，α被减小。耦合依赖于电路特性，但是可以如图50所示将α减小到50％。给定所减小的耦合，字线的初始电压应该更高，从而确保字线浮置到防止擦除的电平。
【0128】为了允许浮置，施加到导通晶体管中的漏极的V1必须大于施加到栅极的V2。因此：
V1≥V2，
Vers≥V2>Vcc
Vboosted＝(V2-Vtn)+α*(Vers-(V2-Vtn)).
如果V2仅等于Vcc，字线WL28(相邻于所选择页面)和字线WL27(从所选择页面被移除)的随后所提升的电压可能导致：
如果Vtn＝0.8V，Vcc＝2.5V，Vers＝20V并且V2＝Vcc＝2.5V
WL28(所提升电压)＝(V2-Vtn)+α(Vers-(V2-Vtn))＝
(2.5V-0.8V)+0.5*(20V-1.7V)＝10.85V
WL27(所提升电压)＝(V2-Vtn)+α(Vers-(V2-Vtn))＝
(2.5V-0.8V)+0.9*(20V-1.7V)＝18.17V
【0129】可以看出WL27被升压到接近于Vers并且因此将避免意外的擦除。但是字线WL28仅提升到小于11伏，导致字线和衬底电压Vers之间的大于9伏的差。结果很可能出现WL28的无意擦除。为了安全地避免擦除，字线应该至少为Vers的70％，或者此例中的14伏。
【0130】通过提升栅极电压V2和因此漏极电压V1，尽管α下降，字线上的初始电压更高并且因此所提升的电压更高。使用较高电压10V的V2，此例中如下结果为：
如果Vtn＝0.8V，Vcc＝2.5V，Vers＝20V并且V2＝10V
WL28(所提升电压)＝(V2-Vtn)+α(Vers-(V2-Vtn))＝
(10V-0.8V)+0.5*(20V-9.2V)＝14.6V
WL27(所提升电压)＝(V2-Vtn)+α(Vers-(V2-Vtn))＝
(10V-0.8V)+0.9*(20V-9.2V)＝18.92V
【0131】在此例中，相邻字线WL28上的所提升电压足够高到14.6V。将改变所减小值α和字线与衬底之间的可接受的电压差，从而改变V2的可接受电平。但是，通常，V2应该至少为大约Vers的50％。更通常地，V2以及因此V1应该更接近于衬底电压而不是施加到所选择字线的导通晶体管的选择电压。
【0132】图49示出使用页面擦除方案3的偏置条件同时擦除所选择块中的多页面(字线1、27、29)。
【0133】在先描述的图34图示了块解码器的电路示意图，其为用于页面擦除方案3且V1>V2的其中一个可能例子。
【0134】当RST_BD为高(实际上为短脉冲)时，将BDLCH_out复位为0V，并且当LCHBD为高(实际上为短脉冲)时，使用有效的行预解码地址信号Xp、Xq、Xr和Xt，将其锁存。
【0135】块预解码器的最终输出信号BD_out通常被连接到所有导通晶体管TSS、TS0到TS31和TGS的栅极。串选择线SSL、字线WL0到WL31和接地选择线GSL由公共信号SS、S0-S31和GS通过由块预解码器的输出信号BD_out共同控制的导通晶体管来驱动
【0136】本地电荷泵为高电压切换装置，用于提供V2到块解码器的输出信号BD_out。其包括增强型NMOS晶体管、耗尽NMOS晶体管(DEP)、原生NMOS晶体管(NAT)和2输入与非门。当块解码器锁存器输出BDLCH_out为Vdd、HVenb为0V并且OSC被振荡时，块解码器的输出信号BD_out上升为Vhv(＝V2)。
【0137】图51示出使用页面擦除方案3的页面擦除或多页面擦除的核心时序。
【0138】擦除操作基本上包括三个子时期，如图51所示的擦除设置(从t1到t2)、擦除(t2到t3)和擦除恢复(从t3到t4)。
【0139】擦除设置(t1到t2)
·由RST_BD脉冲复位块解码器锁存器并且块解码器中的锁存器的BDLCH_out变为0V。
·一旦行预解码信号Xp/Xq/Xr/Xt有效，则块解码器的锁存器使能信号LCHBD被加以脉冲。
·当行预解码信号Xp/Xq/Xr/Xt匹配(即被选)，锁存器的BDLCH_out被设为Vdd。
·块预解码器的输出信号BD_out为V2。
·对应于所选择页面的所选择公共信号S被设为0V，而未选择公共信号S、SS和GS被设为V1。浮置公共电源线CSL。
·未选择块的BD_out被设为0V。从而，浮置未选择块中的所有的字线、SSL、GSL、CSL。
·所选择块的BD_out设为V2，并且所有导通晶体管SST、TS0到TS31、GST导通。从而所选择字线被偏置为0V，而未选择字线、SSL、GSL被预充电为V2-Vtn(Vtn：导通晶体管的阈值电压)。
【0140】擦除(t2到t3)
·在此期间，单元衬底(袋p阱)上升到擦除电压Vers。
·所选择块中的单个页面擦除的所选择字线或者多个页面擦除的所选择字线被偏置为0V。
·串选择线SSL、接地选择线GSL和所选择块中的未选择字线初始被预充电为V2-Vtn，并且当单元衬底变成Vers时，通过衬底和字线和SSL/GSL之间的电容耦合其被升压到Vers的α％(通过衬底和字线之间的耦合比率(α)确定所浮置字线上所提升的电压电平)。
·由于从衬底(PP阱)到源极(n+)的结正向偏置，CSL和所有位线(BL)变为Vers。
·在此期间，擦除(一个或者多个)所选择页面上的所有单元。通过所提升的字线电压防止所选择块中的未选择字线中的存储器单元的擦除。
·当单元衬底变为Vers，未选择块中的所有字线、SSL、GSL、CSL通过衬底和字线和SSL/GSL之间的电容性耦合被升压到Vers的α％。
·当未选择的字线(即导通晶体管的漏极)被升压(即导通晶体管的源极>V2-Vtn)，由于导通晶体管上的偏置条件：漏极＝V1≥V2，栅极＝V2并且源极＝Vers的α(所提升电压)，导通晶体管(TS0～TS26和TS28～TS31)被完全截止。从而在擦除期间保持未选择块中的未选择字线上的所提升的高电压并且防止单元擦除。
【0141】擦除恢复(t3到t4)
·在此期间，单元衬底上的所有高电压、未选择的所选择字线、SSL、GSL和CSL被放电为初始状态(0V)。
【0142】虽然本发明参考其示例性实施例已经被具体显示和描述，本领域内的普通技术人员可以理解，在不脱离由所附的权利要求包括的本发明范围的前提下，可以在形式和细节上做出各种修改。

Claims (56)

1.一种非易失性存储器阵列中的页面的擦除方法，所述非易失性存储器阵列具有衬底上的多个存储器单元串、越过所述串到存储器单元的页面的字线和将电压施加到每一字线的导通晶体管，所述方法包括：
启用所选择块的每一导通晶体管；
在所选择块的多个所选择字线的每一个，施加公共选择电压到所述导通晶体管；
在所选择块的多个未选择字线的每一个，施加公共未选择电压到所述导通晶体管；并且
施加衬底电压到所述所选择块的所述衬底，所述衬底电压和每一所选择字线的结果电压之间的电压差值使得所选择字线的存储器单元的页面被擦除，并且所述衬底电压和每一未选择字线的结果电压之间的电压差值低于擦除未选择字线的存储器单元的页面的电压。
2.根据权利要求1所述的方法，其中，选择电压和未选择电压通过字线解码器施加到所选择块的所述导通晶体管，所述字线解码器适用于施加选择电压到任意导通晶体管以及施加未选择电压到任意其它导通晶体管。
3.根据权利要求1所述的方法，其中，所选择字线包括由至少一个未选择字线隔离的所选择字线。
4.根据权利要求1所述的方法，其中，所述未选择字线包括由至少一个所选择字线隔离的未选择字线。
5.根据权利要求1所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
6.根据权利要求1所述的方法，其中，选择电压为0伏，并且未选择电压等于所施加的衬底电压。
7.根据权利要求1所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向所述衬底电压耦合的浮置电压。
8.根据权利要求7所述的方法，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2并且所述未选择字线预充电到V2-Vtn，并且其中V2小于所施加的衬底电压，Vtn是导通晶体管的阈值电压。
9.根据权利要求8所述的方法，其中，V2至少为所施加的衬底电压的50%。
10.根据权利要求8所述的方法，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
11.根据权利要求1所述的方法，其中，所述未选择电压与所施加到衬底的电压比与所述选择电压更接近。
12.一种非易失性存储器阵列中的页面的擦除方法，所述非易失性存储器阵列具有衬底上的多个存储器单元串、越过所述串到存储器单元的页面的字线和将电压施加到每一字线的导通晶体管，所述方法包括：
启用所选择块的每一导通晶体管；
在所选择块的至少一个所选择字线的每一个，施加选择电压到所述导通晶体管；
在所选择块的至少一个未选择字线的每一个，施加未选择电压到所述导通晶体管；并且
施加衬底电压到所述所选择块的所述衬底，所述未选择电压与所述施加的衬底电压比与所述选择电压更接近，所述衬底电压和每一所选择字线的结果电压之间的电压差值使得所选择字线的存储器单元的页面被擦除，并且所述衬底电压和每一未选择字线的结果电压之间的电压差值低于擦除未选择字线的存储器单元的页面的电压。
13.根据权利要求12所述的方法，其中，选择电压和未选择电压通过字线解码器施加到所选择块的所述导通晶体管，所述字线解码器适用于施加选择电压到任意导通晶体管以及施加未选择电压到任意其它导通晶体管。
14.根据权利要求12所述的方法，其中，所选择字线包括由至少一个未选择字线隔离的所选择字线。
15.根据权利要求12所述的方法，其中，所述未选择字线包括由至少一个所选择字线隔离的未选择字线。
16.根据权利要求12所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
17.根据权利要求12所述的方法，其中，选择电压为0伏，并且未选择电压等于所施加的衬底电压。
18.根据权利要求12所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向所述衬底电压耦合的浮置电压。
19.根据权利要求18所述的方法，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2，并且所述未选择字线预充电到V2-Vtn，并且其中，V2小于所述所施加的衬底电压，Vtn是导通晶体管的阈值电压。
20.根据权利要求19所述的方法，其中，V2至少为所述所施加的衬底电压的50%。
21.根据权利要求19所述的方法，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
22.一种非易失性存储器阵列中的页面的擦除方法，所述非易失性存储器阵列具有衬底上的多个存储器单元串、越过所述串到存储器单元的页面的多个字线和多个导通晶体管，其中多个导通晶体管的每一个被配置为将电压施加到多个字线的相应的一个，所述方法包括：
启用所选择块的多个导通晶体管的每一个；
通过适用于施加选择电压到任意导通晶体管，并且施加未选择电压到任意其它导通晶体管的字线解码器：
在所选择块的多个所选择字线的每一个或者一个所选择字线，施加所述选择电压到所述导通晶体管；和
在所选择块的多个未选择字线的每一个或者一个未选择字线，施加所述未选择电压到所述导通晶体管；并且
施加衬底电压到所述所选择块的所述衬底，所述衬底电压和每一所选择字线的结果电压之间的电压差值使得所选择字线的存储器单元的页面被擦除，并且所述衬底电压和每一未选择字线的结果电压之间的电压差值低于擦除未选择字线的存储器单元的页面的电压。
23.根据权利要求22所述的方法，其中，所选择字线包括由至少一个未选择字线隔离的所选择字线。
24.根据权利要求22所述的方法，其中，所述未选择字线包括由至少一个所选择字线隔离的未选择字线。
25.根据权利要求22所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
26.根据权利要求22所述的方法，其中，所选择电压为0伏，并且未选择电压等于所施加的衬底电压。
27.根据权利要求22所述的方法，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向所述衬底电压耦合的浮置电压。
28.根据权利要求27所述的方法，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2，并且所述未选择字线预充电到V2-Vtn，并且其中，V2小于所述所施加的衬底电压，Vtn是导通晶体管的阈值电压。
29.根据权利要求28所述的方法，其中，V2至少为所述所施加的衬底电压的50%。
30.根据权利要求28所述的方法，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
31.根据权利要求22所述的方法，其中，所述未选择电压与所施加到衬底的电压比与选择电压更接近。
32.一种非易失性存储器，包括：
存储器阵列，其包括衬底上的多个存储器单元串和越过所述串到存储器单元的页面的字线；
用于施加电压到每一字线的导通晶体管；
块解码器，在擦除操作期间其启用所选择块的每一导通晶体管；
衬底电压源，在擦除操作期间其施加擦除电压到所述衬底；和
字线解码器，其施加公共选择电压到所述所选择块中的将擦除的页面的每一导通晶体管以及施加公共未选择电压到所选择块中的每一其他页面的每一字线，所述字线解码器响应于地址指令以施加所述选择电压到所选择块的多个所选择字线并且施加未选择电压到所述所选择块的多个未选择字线。
33.根据权利要求32所述的存储器，其中，所述字线解码器适用于施加选择电压到任意字线并且施加未选择电压到任意字线。
34.根据权利要求32所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
35.根据权利要求32所述的存储器，其中，所述选择电压为0伏并且未选择电压等于所述擦除电压。
36.根据权利要求32所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向擦除电压耦合的浮置电压。
37.根据权利要求36所述的存储器，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2，并且所述未选择字线预充电到V2-Vtn，并且其中，V2小于所述所施加的衬底电压，Vtn是导通晶体管的阈值电压。
38.根据权利要求37所述的存储器，其中，V2至少为所述擦除电压的50%。
39.根据权利要求37所述的存储器，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
40.根据权利要求32所述的存储器，其中，所述未选择电压与所施加到衬底的擦除电压比与选择电压更接近。
41.一种非易失性存储器，包括：
存储器阵列，其包括衬底上的多个存储器单元串和越过所述串到存储器单元的页面的字线；
用于施加电压到每一字线的导通晶体管；
块解码器，在擦除操作期间其启用所选择块的每一导通晶体管；
衬底电压源，在擦除操作期间其施加擦除电压到所述衬底；和
字线解码器，其施加选择电压到所述所选择块中的将擦除的页面的每一导通晶体管以及施加未选择电压到所选择块中的每一其他页面的每一字线，所述未选择电压与擦除电压比与所述选择电压更接近。
42.根据权利要求41所述的存储器，其中，所述字线解码器适用于施加所述选择电压到任意字线以及施加未选择电压到任意字线。
43.根据权利要求41所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
44.根据权利要求41所述的存储器，其中，所述选择电压为0伏，并且未选择电压等于所述擦除电压。
45.根据权利要求41所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向所述擦除电压耦合的浮置电压。
46.根据权利要求45所述的存储器，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2，并且所述未选择字线预充电到V2-Vtn，并且其中，V2小于所述所施加的衬底电压，Vtn是导通晶体管的阈值电压。
47.根据权利要求46所述的存储器，其中，V2至少为所述擦除电压的50%。
48.根据权利要求46所述的存储器，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
49.一种非易失性存储器，包括：
存储器阵列，其包括衬底上的多个存储器单元串和越过所述串到存储器单元的页面的字线；
用于施加电压到每一字线的导通晶体管；
块解码器，在擦除操作期间其启用所选择块的每一导通晶体管；
衬底电压源，在擦除操作期间其施加擦除电压到所述衬底；和
字线解码器，其适用于施加选择电压到所述所选择块中的将擦除的任一页面的每一导通晶体管以及施加公共未选择电压到所选择块中的每一其他页面的任一字线，所述字线解码器响应于地址指令以施加所述选择电压到所选择块的多个所选择字线并且施加未选择电压到所述所选择块的多个未选择字线。
50.根据权利要求49所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压等于所述未选择电压。
51.根据权利要求49所述的存储器，其中，所述选择电压为0伏，并且未选择电压等于所述擦除电压。
52.根据权利要求49所述的存储器，其中，每一所选择字线的结果电压等于所述选择电压，并且每一未选择字线的结果电压为从未选择电压向所述擦除电压耦合的浮置电压。
53.根据权利要求52所述的存储器，其中，到所述所选择块的每一导通晶体管的公共栅极信号的值为V2，所述未选择电压大于V2，并且所述未选择字线预充电到V2-Vtn，并且其中，V2小于所述所施加的衬底电压，Vtn是导通晶体管的阈值电压。
54.根据权利要求53所述的存储器，其中，V2至少为所述擦除电压的50%。
55.根据权利要求53所述的存储器，其中，在未选择块中，低于所述未选择电压的电压被施加到每一导通晶体管之后，截止到字线的所有导通晶体管，并且浮置所述字线以防止擦除。
56.根据权利要求49所述的存储器，其中，所述未选择电压与施加到衬底的擦除电压比与所述选择电压更接近。
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Granted publication date: 20130424

Termination date: 20160326