TWI761183B - 對記憶體裝置執行操作之方法 - Google Patents

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徐子軒
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一種對記憶體裝置執行操作之方法。對記憶體裝置執行操作之方法包括以下步驟。對記憶體裝置之一條已選擇字元線執行一抹除程序(erasing operation)，以使欲編程之數個第一記憶胞及欲抹除之數個第二記憶胞之臨界電壓低於一第一預定準位。對已選擇字元線執行一編程程序(programming operation)，使得這些第一記憶胞被施加一第一編程偏壓且這些第二記憶胞被施加一第二編程偏壓。第二編程偏壓低於第一編程偏壓。

Description

對記憶體裝置執行操作之方法
本揭露是有關於一種執行操作之方法，且特別是有關於一種對記憶體裝置執行操作之方法。
隨著記憶體技術的發展，快閃記憶體(Flash memory)已廣泛使用於各種電子裝置。快閃記憶體試種非揮發性記憶體，其可以進行抹除與編程。
一般而言，快閃記憶體之編程單位例如是256Bytes的分頁(page)，其遠小於快閃記憶體之抹除單位(如4K Bytes的區塊(block))。抹除時間通常相當的長，如25毫秒(milliseconds,ms)。因此，為了要對一個分頁進行寫入，必須等待25毫秒以上的抹除時間，才能夠進行編程。此現象造成了寫入延遲的情況。
本揭露係有關於一種對記憶體裝置執行操作之方法，在對記憶體裝置執行就地寫入的過程中，僅有一個分頁需要被抹除，並且可以直接對同一分頁進行編程。在此過程中，無須再抹除整個區塊，進而可以大幅改善寫入延遲的情況。
根據本揭露之第一方面，提出一種對記憶體裝置執行操作之方法。對記憶體裝置執行操作之方法包括以下步驟。對記憶體裝置之一條已選擇字元線執行一抹除程序(erasing operation)，以使欲編程之數個第一記憶胞及欲抹除之數個第二記憶胞之臨界電壓低於一第一預定準位。對已選擇字元線執行一編程程序(programming operation)，使得這些第一記憶胞被施加一第一編程偏壓且這些第二記憶胞被施加一第二編程偏壓。第二編程偏壓低於第一編程偏壓。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:記憶體裝置
BL:位元線
BL1:第一位元線
BL2:第二位元線
CL,CL0:記憶胞
CL11:第一記憶胞
CL12:第二記憶胞
CH:通道
D:汲極
E:抹除狀態
G:閘極
L1:第一預定準位
L2:第二預定準位
P:編程狀態
PG,PG1:分頁
S:源極
S110,S120,S130:步驟
SL:源極線
SL1:第一源極線
SL2:第二源極線
WL:字元線
WL0:未選擇字元線
WL1:已選擇字元線
第1圖繪示根據一實施例之記憶體裝置之示意圖。
第2圖繪示記憶體裝置之電路圖。
第3圖繪示根據一實施例之對記憶體裝置執行操作之方法的流程圖。
第4A圖繪示根據一實施例之第3圖之步驟S110的電壓控制 情況。
第4B圖繪示根據一實施例之第3圖之步驟S110的電壓分布。
第5A圖繪示根據一實施例之第3圖之步驟S120的電壓控制情況。
第5B圖繪示根據一實施例之第3圖之步驟S120的電壓分布。
第6A圖繪示根據一實施例之第3圖之步驟S130的電壓控制情況。
第6B圖繪示根據一實施例第3圖之步驟S130之臨界電壓分布。
第7圖繪示在就地寫入的過程中對於鄰近記憶胞的干擾情況。
第8圖繪示根據另一實施例之對記憶體裝置執行操作之方法的流程圖。
第9A圖繪示根據一實施例之第8圖之步驟S110的電壓控制情況。
第9B圖繪示根據一實施例之第8圖之步驟S110的電壓分布。
第10A圖繪示根據一實施例之第8圖之步驟S130’的電壓控制情況。
第10B圖繪示根據一實施例之第8圖之步驟S130’的電壓分布。
第11A圖繪示根據一實施例之第8圖之步驟S120的電壓控制情況。
第11B圖繪示根據一實施例第8圖之步驟S120之臨界電壓分布。
請參照第1圖，其繪示根據一實施例之記憶體裝置100之示意圖。記憶體裝置100例如是三維AND記憶體。記憶體裝置100之結構並非用以侷限分發明所主張之範圍。記憶體裝置100包括沿Z軸堆疊之數個記憶胞CL。每一記憶胞CL包括一閘極G、一源極S、一汲極D及一通道CH。這些源極S與這些汲極D可由N型擴散多晶矽插栓所形成。這些通道CH可由ONO結構、ONONO結構、SONOS結構、BE-SONOS結構或BE-MANOS結構所形成。
請參照第2圖，其繪示記憶體裝置100之電路圖。連接於一條字元線WL之多個記憶胞CL組成一個分頁(page)PG。分頁PG的大小例如是256Bytes。垂直堆疊之多個記憶胞CL連接於一位元線BL及一源極線SL。記憶胞CL之閘極G連接於字元線WL，記憶胞CL之汲極D連接於位元線BL，且記憶胞CL之源極S連接於源極線SL。
在本揭露中，提供了一種對記憶體裝置100執行操作之方法。執行之操作例如是就地寫入(Write-in-Place)，在就地寫入的過程中，僅有一個分頁PG需要被抹除，並且可以直接對同一分頁PG進行編程。請參照第3圖，其繪示根據一實施例之對記憶體裝置100執行操作之方法的流程圖。執行之操作例如是就地 寫入。在第3圖之實施例中，對記憶體裝置100執行就地寫入之方法包括步驟S110~S130。在其他實施例中，對記憶體裝置100執行就地寫入之方法可以僅包括步驟S110~S120。
請參照第4A圖，其繪示根據一實施例之第3圖之步驟S110的電壓控制情況。在步驟S110中，對記憶體裝置100之一條已選擇字元線WL1執行一抹除程序(erasing operation)。對已選擇字元線WL1執行抹除程序之步驟S110係執行100微秒(microseconds,μs)至1毫秒(milliseconds,ms)的時間。連接於已選擇字元線WL1之欲編程之數個第一記憶胞CL11及欲抹除之數個第二記憶胞CL12形成一分頁PG1。每一欲編程之第一記憶胞CL11連接於一第一位元線BL1及一第一源極線SL1。每一欲抹除之第二記憶胞CL12連接於一第二位元線BL2及一第二源極線SL2。數條未選擇字元線WL0則未被執行抹除程序。
在此步驟中，+10V之相同的電壓施加於第一位元線BL1、第一源極線SL1、第二位元線BL2及第二源極線SL2。-9V之負電壓施加於已選擇字元線WL1，且+10V之正電壓施加於這些未選擇字元線WL0。於是，這些欲編程之第一記憶胞CL11受到-19V的第一抹除偏壓，並且這些欲抹除之第二記憶胞CL12受到-19V的第二抹除偏壓。因此，連接於已選擇字元線WL1之這些第一記憶胞CL11及這些第二記憶胞CL12會被抹除，連接於未選擇字元線WL0之這些記憶胞CL0則會被抑制(inhibited)。
在其他實施例中，步驟S110之抹除偏壓可以按照以下條件設定：(1)欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓皆比一抹除臨界電壓負更多。抹除臨界電壓例如是-17V。(2)欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓實質上相同。舉例來說，欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓兩者之差低於2V。第一抹除偏壓與第二抹除偏壓例如是-19V。
請參照第4B圖，其繪示根據一實施例之第3圖之步驟S110的電壓分布。在對已選擇字元線WL1執行抹除程序後，連接於已選擇字元線WL1之這些欲編程之第一記憶胞CL11與這些欲抹除之第二記憶胞CL12之臨界電壓低於一第一預定準位L1。
接著，請參照第5A圖，其繪示根據一實施例之第3圖之步驟S120的電壓控制情況。在步驟S120中，對已選擇字元線WL1執行一棋盤圖樣(checkerboard pattern)之一編程程序(programming operation)。對已選擇字元線WL1執行編程程序之步驟S120係以10微秒(microseconds,μs)的時間執行一次編程擊發(shot)。+14V之電壓施加於已選擇字元線WL1，且0V之電壓施加於數條未選擇字元線WL0。-9V之負電壓施加於第一位元線BL1及第一源極線SL1，+2V之正電壓施加於第二位元線BL2及第二源極線SL2。因此，這些第一記憶胞CL11會受到+23V 的第一編程偏壓，這些第二記憶胞CL12會受到+12V的第二編程偏壓。第二編程偏壓低於第一編程偏壓。
在其他實施例中，步驟S120之編程偏壓可以按照以下條件進行設定：(1)欲編程之第一記憶胞CL11受到的第一編程偏壓高於一編程臨界電壓。編程臨界電壓例如是+20V，並且第一編程偏壓例如是+23V。(2)欲抹除之第二記憶胞CL12受到的第二編程偏壓低於編程臨界電壓。第二編程偏壓例如是+12V。(3)連接於未選擇字元線之記憶胞CL0受到的第三編程偏壓遠低於編程臨界電壓。第三編程偏壓例如是+9V~-2V。
請參照第5B圖，其繪示根據一實施例之第3圖之步驟S120的電壓分布。在對已選擇字元線WL1執行棋盤圖樣之編程程序後，這些欲編程之第一記憶胞CL11的臨界電壓高於這些欲抹除之第二記憶胞CL12的臨界電壓。
相較於第4B圖，由於編程干擾的因素，第5B圖之這些第二記憶胞CL12之臨界電壓的分布向右偏移了一小段。
接著，請參照第6A圖，其繪示根據一實施例之第3圖之步驟S130的電壓控制情況。在步驟S130中，對這些第二記憶胞CL12執行一軟編程程序(soft-programming operation)。在軟編程程序中，+5.5V至+9V之逐步增加脈衝編程(Incremental Step Pulse Programming,ISPP)電壓係施加於已選擇字元線WL1，0V之電壓係施加於這些未選擇字元線WL0。這些第二記憶胞CL12被以每次5微秒(microseconds,μs)的時間執行多次編 程擊發(shots)的軟編程。編程擊發次數低於或等於8。舉例來說，這些第二記憶胞CL12可以依序被+5.5V、+6V、+6.5V、+7V、+7.5V、+8V、+8.5V、+9V等電壓進行八次編程擊發。
在其他實施例中，步驟S130之ISPP偏壓可以按照以下條件進行設定：(1)欲編程之第一記憶胞CL11受到的第一ISPP偏壓遠低於編程臨界電壓。編程臨界電壓例如是+20V，並且第一ISPP偏壓例如是低於+9V。(2)欲抹除之第二記憶胞CL12受到的第二ISPP偏壓略微低於編程臨界電壓。第二ISPP偏壓例如是+12.5V~+16V。(3)記憶胞CL0受到的第三ISPP偏壓遠低於編程臨界電壓。舉例來說，第三ISPP偏壓例如是+7V~0V。
0V之電壓施加於第一位元線BL1及第一源極線SL1，-7V之負電壓施加於第二位元線BL2及第二源極線SL2。於是，這些欲編程之第一記憶胞CL11會受到低於+9V的軟編程偏壓；這些欲抹除之第二記憶胞CL12會受到+12.5V~+16V的軟編程偏壓。
請參照第6B圖，其繪示根據一實施例第3圖之步驟S130之臨界電壓分布。在對這些第二記憶胞CL12執行軟編程程序後，這些第二記憶胞CL12之臨界電壓高於一第二預定準位L2。因此，這些第二記憶胞CL12之臨界電壓分布變得較緊密。
根據上述說明，即可對記憶體裝置100執行就地寫入。在對記憶體裝置100執行就地寫入的過程中，僅有一個分頁PG1需要被抹除，並且可以直接對同一分頁PG1進行編程。在此 過程中，無須再抹除整個區塊，進而可以大幅改善寫入延遲的情況。
請參照第7圖，其繪示在就地寫入的過程中對於鄰近記憶胞的干擾情況。如第7圖左側圖式所示，第一記憶胞CL11位於抹除狀態E，第二記憶胞CL12位於編程狀態P。在執行就地寫入後，如第7圖之右側圖式所示，第一記憶胞CL11變更為編程狀態P，第二記憶胞CL12變更為抹除狀態E。比較第7圖之左側圖式與右側圖式可知，連接於未選擇字元線WL0之這些記憶胞CL0皆未變更。也就是說，執行於已選擇字元線WL1之就地寫入並不會對鄰近的未選擇字元線WL0造成干擾。
請參照第8圖，其繪示根據一實施例之對記憶體裝置100執行操作之方法的流程圖。執行之操作例如是就地寫入。在第8圖之實施例中，對記憶體裝置100執行就地寫入之方法包括步驟S110、S130’、S120。
請參照第9A圖，其繪示根據一實施例之第8圖之步驟S110的電壓控制情況。在步驟S110中，對記憶體裝置100之一條已選擇字元線WL1執行一抹除程序(erasing operation)。對已選擇字元線WL1執行抹除程序之步驟S110係執行100微秒(microseconds,μs)至1毫秒(milliseconds,ms)的時間。連接於已選擇字元線WL1之欲編程之數個第一記憶胞CL11及欲抹除之數個第二記憶胞CL12形成一分頁PG1。每一欲編程之第一記憶胞CL1連接於一第一位元線BL1及一第一源極線SL1。每一欲編 程之第二記憶胞CL2連接於一第二位元線BL2及一第二源極線SL2。數條未選擇字元線WL0則未被執行抹除程序。
在此步驟中，+10V之相同的電壓施加於第一位元線BL1、第一源極線SL1、第二位元線BL2及第二源極線SL2。-9V之負電壓施加於已選擇字元線WL1，且+10V之正電壓施加於這些未選擇字元線WL0。於是，這些欲編程之第一記憶胞CL11受到-19V的第一抹除偏壓，並且這些欲抹除之第二記憶胞CL12受到-19V的第二抹除偏壓。因此，連接於已選擇字元線WL1之這些第一記憶胞CL11及這些第二記憶胞CL12會被抹除，連接於未選擇字元線WL0之這些記憶胞CL0則會被抑制(inhibited)。
在其他實施例中，步驟S110之抹除偏壓可以按照以下條件設定：(1)欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓皆高於一抹除臨界電壓。抹除臨界電壓例如是-17V。(2)欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓實質上相同。舉例來說，欲編程之第一記憶胞CL11受到的第一抹除偏壓與欲抹除之第二記憶胞CL12受到的第二抹除偏壓兩者之差低於2V。第一抹除偏壓與第二抹除偏壓例如是-19V。
請參照第9B圖，其繪示根據一實施例之第8圖之步驟S110的電壓分布。在對已選擇字元線WL1執行抹除程序後，連 接於已選擇字元線WL1之這些欲編程之第一記憶胞CL11與這些欲抹除之第二記憶胞CL12之臨界電壓低於一第一預定準位L1。
接著，請參照第10A圖，其繪示根據一實施例之第8圖之步驟S130’的電壓控制情況。在步驟S130’中，對這些第一記憶胞CL11及這些第二記憶胞CL12執行一軟編程程序(soft-programming operation)。在軟編程程序中，+5.5V至+9V之逐步增加脈衝編程(Incremental Step Pulse Programming,ISPP)電壓係施加於已選擇字元線WL1，0V之電壓係施加於這些未選擇字元線WL0。這些第一記憶胞CL11及這些第二記憶胞CL12被以每次5微秒(microseconds,μs)的時間執行多次編程擊發(shots)的軟編程。編程擊發次數低於或等於8。舉例來說，這些第一記憶胞CL11及這些第二記憶胞CL12可以依序被+5.5V、+6V、+6.5V、+7V、+7.5V、+8V、+8.5V、+9V等電壓進行八次編程擊發。
在其他實施例中，步驟S130’之ISPP偏壓可以按照以下條件進行設定：(1)欲編程之第一記憶胞CL11受到的第一ISPP偏壓與欲抹除之第二記憶胞CL12受到的第二ISPP偏壓略微低於編程臨界電壓。編程臨界電壓例如是+20V，並且第一ISPP偏壓及第二ISPP偏壓例如是+12.5V~+16V。(2)記憶胞CL0受到的第三ISPP偏壓遠低於編程臨界電壓。舉例來說，第三ISPP偏壓例如是+7V~0V。
-7V之負電壓施加於第一位元線BL1、第一源極線SL1、第二位元線BL2及第二源極線SL2。於是，這些欲編程之第一記憶胞CL11與這些欲抹除之第二記憶胞CL12會受到+12.5V~+16V的軟編程偏壓。
請參照第10B圖，其繪示根據一實施例第8圖之步驟S130’之臨界電壓分布。在對這些第一記憶胞CL11及這些第二記憶胞CL12執行軟編程程序後，這些第一記憶胞CL11及這些第二記憶胞CL12之臨界電壓高於一第二預定準位L2。因此，這些第一記憶胞CL11及這些第二記憶胞CL12之臨界電壓分布變得較緊密。
接著，請參照第11A圖，其繪示根據一實施例之第8圖之步驟S120的電壓控制情況。在步驟S120中，對已選擇字元線WL1執行一棋盤圖樣(checkerboard pattern)之一編程程序(programming operation)。對已選擇字元線WL1執行編程程序之步驟S120係以10微秒(microseconds,μs)的時間執行一次編程擊發(shot)。+14V之電壓施加於已選擇字元線WL1，且0V之電壓施加於數條未選擇自源線WL0。-9V之負電壓施加於第一位元線BL1及第一源極線SL1，+2V之正電壓施加於第二位元線BL2及第二源極線SL2。因此，這些第一記憶胞CL11會受到+23V的第一編程偏壓，這些第二記憶胞CL12會受到+12V的第二編程偏壓。第二編程偏壓低於第一編程偏壓。
在其他實施例中，步驟S120之編程偏壓可以按照以下條件進行設定：(1)欲編程之第一記憶胞CL11受到的第一編程偏壓高於一編程臨界電壓。編程臨界電壓例如是+20V，並且第一編程偏壓例如是+23V。(2)欲抹除之第二記憶胞CL12受到的第二編程偏壓低於編程臨界電壓。第二編程偏壓例如是+12V。(3)連接於未選擇字元線之記憶胞CL0受到的第三編程偏壓遠低於編程臨界電壓。第三編程偏壓例如是+9V~-2V。
請參照第11B圖，其繪示根據一實施例之第8圖之步驟S120的電壓分布。在對已選擇字元線WL1執行棋盤圖樣之編程程序後，這些欲編程之第一記憶胞CL11的臨界電壓高於這些欲抹除之第二記憶胞CL12的臨界電壓。
相較於第10B圖，由於編程干擾的因素，第11B圖之這些第二記憶胞CL12之臨界電壓向右偏移了一小段。
根據上述說明，即可對記憶體裝置100執行就地寫入。在對記憶體裝置100執行就地寫入的過程中，僅有一個分頁PG1需要被抹除，並且可以直接對同一分頁PG1進行編程。在此過程中，無須再抹除整個區塊，進而可以大幅改善寫入延遲的情況。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
S110,S120,S130:步驟

Claims (10)

  1. 一種對記憶體裝置執行操作之方法，包含：對該記憶體裝置之一條已選擇字元線執行一抹除程序(erasing operation)，以使欲編程之複數個第一記憶胞及欲抹除之複數個第二記憶胞之臨界電壓低於一第一預定準位；以及對該已選擇字元線執行一編程程序(programming operation)，使得該些第一記憶胞被施加一第一編程偏壓且該些第二記憶胞被施加一第二編程偏壓，該第二編程偏壓低於該第一編程偏壓。
  2. 如請求項1所述之方法，其中在對該已選擇字元線執行該抹除程序之步驟中，該些第一記憶胞受到的一第一抹除偏壓與該些第二記憶胞受到的一第二抹除偏壓皆比一抹除臨界電壓負更多。
  3. 如請求項2所述之方法，其中在對該已選擇字元線執行該抹除程序之步驟中，該些第一記憶胞受到的該第一抹除偏壓與該些第二記憶胞受到的該第二抹除偏壓實質上相同。
  4. 如請求項1所述之方法，其中在對該已選擇字元線執行該編程程序的步驟中，該些第一記憶胞受到的該第一編程偏壓高於一編程臨界電壓，該些第二記憶胞受到的該第二編程偏壓低於該編程臨界電壓。
  5. 如請求項4所述之方法，其中在對該已選擇字元線執行該編程程序的步驟中，連接於複數條未選擇字元線之複數個記憶胞受到的一第三編程偏壓低於該編程臨界電壓。
  6. 如請求項1所述之方法，更包括：對該些第二記憶胞執行一軟編程程序(soft-programming operation)，以使該些第二記憶胞之臨界電壓高於一第二預定準位。
  7. 如請求項6所述之方法，其中該第二預定準位低於該第一預定準位。
  8. 如請求項1所述之方法，更包括：對該些第一記憶胞及該些第二記憶胞執行一軟編程程序(soft-programming operation)，以使該些第一記憶胞及該些第二記憶胞之臨界電壓高於一第二預定準位。
  9. 如請求項8所述之方法，其中在對該些第一記憶胞及該些第二記憶胞執行該軟編程程序的步驟中，該些第一記憶胞受到的一第一逐步增加脈衝編程(ISPP)偏壓與該些第二記憶胞受到的一第二ISPP偏壓低於一編程臨界電壓。
  10. 如請求項9所述之方法，其中在對該些第一記憶胞及該些第二記憶胞執行該軟編程程序的步驟中，該第一ISPP偏壓與該第二ISPP偏壓實質上相同。
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