KR20100013956A - 플래시 메모리 소자 및 이의 프로그램 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들과, 공통 소스 라인에 연결되는 제2 선택 트랜지스터들과, 상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들의 중간 부분에 배치된 더미 메모리 셀들을 포함하는 플래시 메모리 소자의 프로그램 방법에 있어서, 기 더미 메모리 셀들과 인접한 메모리 셀부터 상기 제1 선택 트랜지스터들 및 상기 제2 선택 트랜지스터들과 인접한 메모리 셀들 방향으로 프로그램 동작을 순차적으로 실시하는 플래시 메모리 소자 및 이의 프로그램 방법을 개시한다.
플래시, 인터퍼런스, 디스터번스, 더미셀

Description

플래시 메모리 소자 및 이의 프로그램 방법{Flash memory device and method of program thereof}
본 발명은 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 특히 프로그램 동작시 디스터브 현상 및 인터퍼런스 현상을 감소시킬 수 있는 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것이다.
플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플래시로 나뉘어진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸다.
도 1을 참조하면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들(MC0~MC31)의 개수는 디바이스(device) 및 밀도(density)를 고려하여 16개, 32개, 또는 64개 등으로 한다.
도 1에서는 32개의 메모리 셀을 하나의 스트링으로 하여 N개의 스트링이 존재한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 도 1에서는 32개의 페이지가 존재한다.
도 1과 같은 낸드형 플래시 메모리 소자는 소스 선택 라인(SSL)과 인접한 첫번째 워드라인(WL0)과 비선택된 비트라인(BL0)에 접속된 메모리 셀들(MC0)과 드레인 선택 라인(DSL)과 인접한 마지막 워드라인(WL31)과 비선택된 비트라인(BL0)에 접속된 메모리 셀들(MC31)에서 프로그램 디스터브가 발생된다. 그 이유는 프로그램 동작 시에 인접한 소스 선택 라인(SSL)에는 접지전압(0V)이 인가되고 드레인 선택 라인(DSL)에는 전원전압(VCC)이 인가되며 나머지 워드라인(WL0, WL1-WL31)에 프로그램 금지전압(Vpass)가 인가됨으로써, 소스 선택 트랜지스터(SST)의 채널이 0V, 드레인 선택 트랜지스터(DST)의 채널이 1V, 메모리 셀(MC0, MC1-MC31)의 채널이 대 략 8V 정도로 부스팅되기 때문이다.
좀더 구체적으로 설명하면, 소스 선택 트랜지스터(SST)의 0V의 채널전압과 메모리 셀(MC0)의 8V의 채널전압 간의 전압 차에 의해서, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에, 강한 횡방향의 전기장이 존재하고, 드레인 선택 트랜지스터(DST)의 1V의 채널전압과 메모리 셀(MC31)의 8V의 채널전압 간의 전압차에 의해 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에도 강한 횡방향의 전기장이 존재하게 된다. 이러한 전압차에 의해 횡방향으로 강한 전기장이 발생되면, 소스 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 계면에서 발생되는 전자(electron)가 실리콘 기판(Si-Sub)의 표면을 따라 메모리 셀(MC0)쪽으로 이동하면서 핫 일렉트론(hot electron)이 된다. 이렇게 발생된 핫 일렉트론은 종방향으로 이동하여 프로그램을 원하지 않는 메모리 셀(MC0, MC31)의 플로팅 게이트로 유입되어 디스터브 현상에 취약하다.
또한 플래시 메모리 소자는 프러그램 동작시 선택된 비트라인(BL1)의 프로그램 동작시 프로그램 동작을 마친 인접한 비트라인(예를 들어 BL0)의 메모리 셀의 문턱 전압 분포가 변화한다. 이는 셀간 캐패시턴스에 의한 인터퍼런스(interference) 효과에 기인한다.
이로 인하여 가장 먼저 프로그램되는 메모리 셀(MC0)은 소스 선택 트랜지스터(SST)에 의해 디스터브 현상에 영향을 받고 제일 먼저 프로그램 동작이 진행되기 때문에 다른 메모리 셀의 프로그램 동작시 인터퍼런스 현상에 따른 영향을 가장 많이 받게 되어 문턱 전압 분포가 불안정하게 된다.
본 발명이 이루고자 하는 기술적 과제는 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 중단부에 더미 워드라인을 형성하고 더미 워드라인에 인접한 워드라인에 연결된 메모리 셀부터 프로그램 동작을 시작하여 메모리 셀 어레이의 상단부와 하단부 방향으로 프로그램 동작을 순차적으로 진행함으로써 디스터브현상과 인터퍼런스 현상을 감소시킬 수 있는 플래시 메모리 소자 및 이의 프로그램 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자는 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들과, 공통 소스 라인에 연결되는 제2 선택 트랜지스터들과, 상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들의 중간 부분에 배치된 제1 더미 메모리 셀들을 포함한다.
상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제2 더미 메모리 셀들, 및 상기 복수개의 메모리 셀들 중에는 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 각각 접속되는 제3 더미 메모리 셀들을 더 포함 한다.
상기 제1 내지 제3 더미 메모리 셀들은 프로그램 동작이 수행되지 않는다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들과, 공통 소스 라인에 연결되는 제2 선택 트랜지스터들과, 상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들의 중간 부분에 배치된 더미 메모리 셀들을 포함하는 플래시 메모리 소자의 프로그램 방법에 있어서,
상기 더미 메모리 셀들과 인접한 메모리 셀부터 상기 제1 선택 트랜지스터들 및 상기 제2 선택 트랜지스터들과 인접한 메모리 셀들 방향으로 프로그램 동작을 순차적으로 실시한다.
상기 더미 메모리 셀들과 인접한 메모리 셀을 프로그램한 후, 프로그램 완료한 상기 메모리 셀과 인접하며, 상기 제2 선택 트랜지스터들 방향으로 배치된 메모리 셀을 프로그램 하고, 이 후 상기 제1 선택 트랜지스터들 방향으로 배치된 메모리 셀을 프로그램한다.
상기 프로그램 동작시 상기 프로그램 동작이 완료된 메모리 셀은 제1 전압이 인가되어 채널이 형성된다.
상기 프로그램 동작은 소프트 프로그램 동작 및 ISPP 동작을 포함한다.
상기 더미 메모리 셀들과 인접한 메모리 셀의 프로그램 동작을 진행한 후, 상기 제1 선택 트랜지스터들 및 상기 제2 선택 트랜지스터들과 인접한 메모리 셀들 방향으로 프로그램 동작을 진행하기 전에, 상기 더미 메모리 셀들과 인접한 메모리 셀과 인접한 비트라인의 메모리 셀의 프로그램 동작을 진행하는 단계를 더 포함한다.
본 발명의 일실시 예에 따르면, 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 중단부에 더미 워드라인을 형성하고 더미 워드라인에 인접한 워드라인에 연결된 메모리 셀부터 프로그램 동작을 시작하여 메모리 셀 어레이의 상단부와 하단부 방향으로 프로그램 동작을 순차적으로 진행함으로써 디스터브현상과 인터퍼런스 현상을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자를 나타내는 회로도이다.
도 2를 참조하면, 플래시 메모리 소자는 32개의 메모리 셀(MC0 내지 MC31)이 직렬로 연결된 다수의 셀 스트링을 포함한다. 셀 스트링 각각은 공통 소스 라인(CSL)에 접속되는 소스 선택 트랜지스터(SST)와, 비트라인(BLe, BLo) 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 32개의 메모리 셀(MC0 내지 MC31)의 중간 부분 즉, 메모리 셀(MC16)과 메모리 셀(MC15) 사이에 형성된 더미 메모리 셀(DMC)을 포함한다.
더미 메모리 셀(DMC)은 프로그램 동작시 메모리 셀(MC16)과 메모리 셀(MC15)간의 인터퍼런스 효과를 감소시켜준다.
본 발명의 일실시 예에서는 32개의 메모리 셀(MC0 내지 MC31)을 갖는 메모리 셀 어레이를 예를 들어 설명하였으나 이에 국한되지 아니하고, 16, 64개의 메모리 셀을 갖는 메모리 소자에 적용가능하며, 이때 더미 메모리 셀은 다수의 메모리 셀 중단부에 위치한다.
도 3은 본 발명의 다른 실시 예에 따른 플래시 메모리 소자를 나타내는 회로도이다.
도 3을 참조하면, 플래시 메모리 소자는 32개의 메모리 셀(MC0 내지 MC31)이 직렬로 연결된 다수의 셀 스트링을 포함한다. 셀 스트링 각각은 공통 소스 라인(CSL)에 접속되는 소스 선택 트랜지스터(SST)와, 비트라인(BLe, BLo) 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 32개의 메모리 셀(MC0 내지 MC31)의 중간 부분 즉, 메모리 셀(MC16)과 메모리 셀(MC15) 사이에 형성된 제1 더미 메모리 셀(DMC1), 소스 선택 트랜지스터(SST)과 최외각 메모리 셀(MC0) 사에에 형성된 제2 더미 메모리 셀(DMC2), 및 드레인 선택 트랜지스터(DST)와 최외각 메모리 셀(MC31) 사에에 형성된 제3 더미 메모리 셀(DMC3)을 포함한다.
본 발명의 일실시 예에서는 32개의 메모리 셀(MC0 내지 MC31)을 갖는 메모리 셀 어레이를 예를 들어 설명하였으나 이에 국한되지 아니하고, 16, 64개의 메모리 셀을 갖는 메모리 소자에 적용가능하며, 이때 더미 메모리 셀은 다수의 메모리 셀 중단부에 위치한다.
상술한 플래시 메모리 소자는 소스 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 계면에는 전자와 홀 쌍(e-h pair)의 전류에 의한 누설전류가 발생한다. 이렇게 발생한 홀(hole)은 실리콘 기판(Si-Sub)으로 빠져나가고, 전자(electron)는 실리콘 기판(Si-Sub)의 표면을 따라 메모리 셀(MC0)쪽으로 이동하게 된다. 이때, 전자는 제1 더미 메모리 셀(DMC1)을 통과해서 메모리 셀(MC0)로 이동하게 된다. 이러한 제1 더미 메모리 셀(DMC1)은 단순히 전자를 전달하는 기능만 수행하는 것으로서, 이 제1 더미 메모리 셀(DMC1)에서는 프로그램이 수행되지 않는다. 제1 더미 메모리 셀(DMC1)에 의해서 전자가 메모리 셀(MC0)까지 이동하는 거리는 종래보다 길어지게 된다. 이렇게 되면, 전자가 메모리 셀(MC0)쪽으로 이동하는 동안 전자의 에너지가 약해져서(weak), 전자는 에너지가 약한 핫 일렉트론이 된다. 에너지가 약한 핫 일렉트론은 메모리 셀(MC0)의 근처에서 산란을 해도, 메모리 셀(MC0)의 플로팅 게이트(FG)로 유입되지 못한다. 왜냐하면, 핫 일렉트론의 에 너지가 약해져서 이들 전자들이 종방향으로 이동하지 못하기 때문이다. 이로 인해 디스터브 현상을 억제할 수 있다. 이는 드레인 선택 트랜지스터(DST)와 인접한 메모리 셀(MC31)에도 적용된다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 동작의 순서를 나타내는 순서표이다.
도 2 내지 도 4를 참조하여 플래시 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
본 발명의 실시예는 멀티 레벨 셀을 갖는 플래시 메모리 소자의 하위 비트 프로그램(LSB)과 상위 비트 프로그램(MSB) 동작을 실시하는 것을 예로 들어 설명한다.
먼저 이븐 비트라인(BLe)에 연결된 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC15)의 하위 비트 프로그램 동작을 먼저 실시한다.
이 후, 이븐 비트라인(BLe)과 인접한 오드 비트라인(BLo)의 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC15)의 하위 비트 프로그램 동작을 실시한다.
이 후, 이븐 비트라인(BLe)에 연결된 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC16)의 하위 비트 프로그램 동작을 실시한다.
이 후, 오드 비트라인(BLo)의 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC16)의 하위 비트 프로그램 동작을 실시한다.
이 후, 이븐 비트라인(BLe)에 연결된 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC15)의 상위 비트 프로그램 동작을 실시한다.
이 후, 이븐 비트라인(BLe)과 인접한 오드 비트라인(BLo)의 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC15)의 상위 비트 프로그램 동작을 실시한다.
이 후, 이븐 비트라인(BLe)에 연결된 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC16)의 상위 비트 프로그램 동작을 실시한다.
이 후, 오드 비트라인(BLo)의 제1 더미 메모리 셀(DMC1)과 인접한 메모리 셀(MC16)의 상위 비트 프로그램 동작을 실시한다.
이 후, 이븐 비트라인(BLe)에 연결된 메모리 셀(MC13)의 하위 비트 프로그램 동작을 실시한다.
상술한 바와 같이 제1 더미 메모리 셀(DMC1)과 인접한 이븐 비트라인(BLe) 및 오드 비트라인(BLo)에 연결된 메모리 셀부터 프로그램 동작을 실시하여 점차 제2 더미 메모리 셀(DMC2) 및 제3 더미 메모리 셀(DMC3) 방향으로 메모리 셀들을 순차적으로 프로그램한다.
프로그램 동작이 진행될때 이미 프로그램 동작이 완료된 메모리 셀들의 워드라인에는 제1 전압을 인가하여 메모리 셀들이 턴온되어 채널이 형성될수 있도록 하는 것이 바람직하다.
상술한 프로그램 동작은 먼저 메모리 셀을 소프트 프로그램하여 문턱 전압 분포가 0V에 인접한 음(-)의 영역으로 이동시킨 후, 통상적인 ISPP(incremental step pulse programming) 방식을 이용한 프로그램 동작으로 진행하는 것이 바람직하다.
상술한 바와 같이 프로그램 동작을 진행하게 되면 디스터브 현상에 취약했던 최외각 메모리 셀(MC0 및 MC31)의 프로그램 동작이 상대적으로 마지막에 진행되어 인터퍼런스 효과가 감소하게 된다. 또한 제2 및 제3 더미 메모리 셀(DMC2 및 DMC3)에 의해 디스터번스 효과도 감소하게 된다. 이로 인하여 프로그램 동작시 균일한 문턱 전압 분포를 갖게 되어 플래시 메모리 소자의 전기적 특성이 개선된다.
제2 및 제3 더미 메모리 셀(DMC2 및 DMC3)들에는 프로그램 동작이 진행되지 않는다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸다.
도 2 및 도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자를 나타내는 회로도이다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 동작의 순서를 나타내는 순서표이다.
<도면의 주요 부분에 대한 부호 설명>
MC0 내지 MC31 : 메모리 셀
DMC, DMC1 내지 DMC3 : 더미 메모리 셀, 제1 내지 제3 더미 메모리 셀
SST : 소스 선택 트랜지스터 DST : 드레인 선택 트랜지스터

Claims (10)

  1. 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들;
    상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며,
    상기 복수개의 메모리 셀들의 중간 부분에 배치된 제1 더미 메모리 셀들을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되는 제2 더미 메모리 셀들; 및
    상기 복수개의 메모리 셀들 중에는 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 각각 접속되는 제3 더미 메모리 셀들을 더 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제1 내지 제3 더미 메모리 셀들은 프로그램 동작이 수행되지 않는 플래시 메모리 소자.
  4. 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들;
    상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며,
    상기 복수개의 메모리 셀들의 중간 부분에 배치된 더미 메모리 셀들을 포함하는 플래시 메모리 소자의 프로그램 방법에 있어서,
    상기 더미 메모리 셀들과 인접한 메모리 셀부터 상기 제1 선택 트랜지스터들 및 상기 제2 선택 트랜지스터들과 인접한 메모리 셀들 방향으로 프로그램 동작을 순차적으로 실시하는 플래시 메모리 소자의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 더미 메모리 셀들과 인접한 메모리 셀을 프로그램한 후,
    프로그램 완료한 상기 메모리 셀과 인접하며, 상기 제2 선택 트랜지스터들 방향으로 배치된 메모리 셀을 프로그램 하고, 이 후 상기 제1 선택 트랜지스터들 방향으로 배치된 메모리 셀을 프로그램하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 프로그램 동작시 상기 프로그램 동작이 완료된 메모리 셀은 제1 전압이 인가되어 채널이 형성되는 플래시 메모리 소자의 프로그램 방법.
  7. 제 4 항에 있어서,
    상기 프로그램 동작은 소프트 프로그램 동작 및 ISPP 동작을 포함하는 플래시 메모리 소자의 프로그램 방법.
  8. 제 4 항에 있어서,
    상기 더미 메모리 셀들과 인접한 메모리 셀의 프로그램 동작을 진행한 후, 상기 제1 선택 트랜지스터들 및 상기 제2 선택 트랜지스터들과 인접한 메모리 셀들 방향으로 프로그램 동작을 진행하기 전에,
    상기 더미 메모리 셀들과 인접한 메모리 셀과 인접한 비트라인의 메모리 셀의 프로그램 동작을 진행하는 단계를 더 포함하는 플래시 메모리 소자의 프로그램 방법.
  9. 다수의 메모리 셀을 포함하며, 상기 다수의 메모리 셀 중간 부분에 더미 메모리 셀을 포함하는 다수의 비트라인으로 구성된 플래시 메모리 소자의 프로그램 방법에 있어서,
    상기 더미 메모리 셀과 인접한 제1 메모리 셀부터 점차 외각 방향에 배치된 메모리 셀 순으로 프로그램 동작을 진행하는 플래시 메모리 소자의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제1 메모리 셀의 프로그램 동작을 진행한 후, 인접한 비트라인의 상기 더미 메모리 셀과 인접한 제2 메모리 셀의 프로그램 동작을 진행하는 플래시 메모리 소자의 프로그램 방법.
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