CN109979509A - 一种三维存储器及其编程操作方法 - Google Patents

一种三维存储器及其编程操作方法 Download PDF

Info

Publication number
CN109979509A
CN109979509A CN201910252053.5A CN201910252053A CN109979509A CN 109979509 A CN109979509 A CN 109979509A CN 201910252053 A CN201910252053 A CN 201910252053A CN 109979509 A CN109979509 A CN 109979509A
Authority
CN
China
Prior art keywords
voltage
layer
memory module
redundant layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910252053.5A
Other languages
English (en)
Other versions
CN109979509B (zh
Inventor
王明
刘红涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to CN201910252053.5A priority Critical patent/CN109979509B/zh
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to EP19923391.7A priority patent/EP3899950B1/en
Priority to JP2021557434A priority patent/JP7297922B2/ja
Priority to CN202110195004.XA priority patent/CN112700812B/zh
Priority to CN201980001386.9A priority patent/CN110896665B/zh
Priority to PCT/CN2019/088966 priority patent/WO2020199335A1/en
Priority to KR1020217024799A priority patent/KR102636957B1/ko
Publication of CN109979509A publication Critical patent/CN109979509A/zh
Priority to US16/542,270 priority patent/US10892023B2/en
Priority to TW108129059A priority patent/TWI713204B/zh
Application granted granted Critical
Publication of CN109979509B publication Critical patent/CN109979509B/zh
Priority to US17/100,866 priority patent/US11062782B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本申请提供的三维存储器及其编程操作方法，应用于包括多个存储模块堆叠的三维存储器，通过将位于当前编程存储模块下方的某一多层中间冗余层中最下方的中间冗余层的阈值电压编程到小于阈值电压，使该中间冗余层关断。这样就确保耦合电势只发生在该中间冗余层上方，使得原来全局耦合电势的情况变为局部耦合电势。从而能够通过减小沟道耦合有效长度使耦合电势升高，减小编程电压干扰；同时，由于实现了局部耦合电势，关断的中间冗余层下方的存储层的沟道导通电压可以相对于第一沟道导通电压减小，进而减小导通电压干扰。

Description

一种三维存储器及其编程操作方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维存储器及其编程操作方法。
背景技术
随着微电子产业的发展，半导体存储器的集成度越来越高。三维存储器被提出，尤其3D NAND的应用越来越广泛。
3D NAND结构包括多个存储模块(Block)，每个存储模块中包括多个串，每个串中由下往上依次包括下选择管、下冗余层、存储层、上冗余层和上选择管，在对3D NAND进行编程操作时，给需要编程的串的上选择管提供导通电压，打开该串，使得其成为选择串，而其他串的上选择管提供0V电压，关闭该串，成为非选择串。对于选择串，给所有非编程的存储层提供沟道导通电压，使得非编程存储层对应的沟道导通，然后给待编程的存储层的栅极提供编程电压，对其进行编程。对于非选择串，由于其上下选择管关闭，随着非编程存储层上的导通电压的上升，非选择串的沟道会耦合出电势，从而抑制非选择串的编程存储层的编程。
实际情况中，选择串编程存储层所施加的编程电压会对非选择串编程存储层引起干扰(以下都简称为编程电压干扰)，沟道越长，沟道导通电压越低，导致沟道耦合电势越低，从而编程电压干扰越严重。同时，非编程存储层所施加的电压也会对选择串非编程存储层引起干扰(以下都简称为导通电压干扰)，沟道导通电压越大，作用时间越长，从而导通电压干扰越严重。
而随着3D NAND堆叠层数的增加，沟道长度越来越长，编程电压干扰越来越大；同时，每层存储层所受到的沟道导通电压作用时间也越来越长，导通电压干扰也越来越大。因此，如何降低3D NAND编程电压干扰和导通电压干扰成为亟待解决的问题。
发明内容
有鉴于此，本发明提供一种三维存储器及其编程操作方法，以降低3DNAND堆叠层数较大时，编程电压干扰和导通电压干扰较大的问题。
为实现上述目的，本发明提供如下技术方案：
一种三维存储器的编程操作方法，所述三维存储器包括半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述编程操作方法包括：
在对最下方存储模块进行编程时，为最下方编程存储层施加编程电压，为最下方存储模块的其他存储层施加第一沟道导通电压；
在完成最下方存储模块的编程后，对当前编程存储模块中的存储层进行编程时，为当前编程存储层施加编程电压，为该模块其他存储层施加第二沟道导通电压；
为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压，所述第三沟道导通电压小于所述第一沟道导通电压。
优选地，所述为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道；具体包括：
为位于该当前编程存储模块下方，且与所述该当前编程存储模块相邻的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层电压小于该中间冗余层的阈值电压，以关断沟道。
优选地，所述为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道；具体包括：
为位于该当前编程存储模块下方，且与所述该当前编程存储模块之间还间隔至少一个所述存储模块的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层电压小于该中间冗余层的阈值电压，以关断沟道。
优选地，还包括为位于当前编程存储模块下方，且位于施加了渐变电压的多层中间冗余层上方的存储模块施加第四沟道导通电压。
优选地，所述最下方中间冗余层的电压为0V。
优选地，所述为位于所述最下方中间冗余层下方的所有层施加第二沟道导通电压，所述第二沟道导通电压为0V。
优选地，所述渐变电压为递减电压，相邻两层所述中间冗余层之间的电压差相同。
优选地，所述渐变电压为非递减电压，相邻两层所述中间冗余层之间的电压差不相同。
优选地，所述三维存储器具体包括：
N个堆叠设置的存储模块，其中，N为正整数，且N≥2，自所述三维存储器的底部指向顶部方向依次为所述存储模块编号1、……N；
每个存储模块包括多个层叠设置的存储层；
相邻两个存储模块之间设置有多层中间冗余层；
第N存储模块背离所述中间冗余层的一侧设置有多层上冗余层；
所述上冗余层背离所述第N存储模块的一侧设置有上选择管；
第1存储模块背离所述中间冗余层的一侧设置有多层下冗余层；
所述下冗余层背离所述第1存储模块的一侧设置有下选择管；
当对所述第1存储模块编程完成后，且在对第i存储模块的存储层进行编程时，其中，1＜i≤N；
所述操作方法具体包括：
使第i存储模块的编程存储层的栅极接入编程电压；
使第i存储模块至第N存储模块中的非编程存储层的栅极接沟道导通电压，使所述三维存储器的沟道导通；
使位于第i存储模块与第i-1存储模块之间的中间冗余层下方的所有层的栅极施加0V电压，以在非选择串的第i存储模块到第N存储模块的沟道内产生局部电势耦合；
将第i存储模块与第i-1存储模块之间的中间冗余层中与所述第i-1存储模块相邻的中间冗余层的阈值电压编程到大于0V；
使第i存储模块与第i-1存储模块之间的中间冗余层接入渐变电压，所述渐变电压沿所述编程存储模块指向所述第1存储模块方向逐渐减小至0V电压。
优选地，所述三维存储器包括两个堆叠的存储模块，其中，N＝i＝2。
优选地，所述三维存储器包括三个堆叠的存储模块，其中，N＝3，i＝2或i＝3。
本发明还提供一种三维存储器，包括存储结构和控制电路；
其中，所述存储结构包括：半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述控制电路包括：
第一沟道导通电压输出电路，用于在对最下方存储模块进行编程时，为最下方存储模块的非编程存储层施加第一沟道导通电压；
编程电压输出电路，用于为当前编程存储层提供编程电压；
第二沟道导通电压输出电路，用于为当前编程存储模块中除所述当前编程存储层之外的存储层提供第二沟道导通电压；
渐变电压输出电路，用于为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
第三沟道导通电压输出电路，用于在完成最下方存储模块编程后，为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压。
优选地，还包括：
第四沟道导通电压输出电路，用于位于当前编程存储模块下方，且位于施加了渐变电压的多层中间冗余层上方的存储模块施加第四沟道导通电压。
经由上述的技术方案可知，本发明提供的三维存储器的编程操作方法，应用于包括至少两个堆叠设置的存储模块的三维存储器中，通过将位于当前编程存储模块下方的某一多层中间冗余层中最下方的中间冗余层的阈值电压编程到小于阈值电压，使该中间冗余层关断。这样就确保耦合电势只发生在该中间冗余层上方，使得原来全局耦合电势的情况变为局部耦合电势，而实验证明当耦合电势沟道长度越小时，在相同的导通电压作用下，能够产生更高的耦合电势，因此能够通过减小沟道耦合有效长度使耦合电势升高，进而减小编程电压对非选择串的编程存储层的干扰(即编程电压干扰)；同时，由于实现了局部耦合电势，关断的中间冗余层下方的所有层的沟道导通电压可以为第三沟道导通电压，且第三沟道导通电压小于第一沟道导通电压，也即，降低了关断的中间冗余层下方的所有层的沟道导通电压，进而能够减小道沟道导通电压对位于编程存储模块下方的非编程存储模块的干扰(即导通电压干扰)。
同时，为中间冗余层施加渐变电压，所述渐变电压使得中间冗余层上的电压能够渐变到使得最下方中间冗余层关断，从而使得耦合电势的沟道与没有耦合电势的沟道之间的电势差渐变，避免出现电势突变，造成热电子注入效应。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中3D NAND的局部结构剖面结构示意图；
图2为现有技术中的另一种3D NAND剖面结构示意图；
图3为本发明实施例提供的一种三维存储器剖面结构示意图；
图4为本发明实施例提供的另一种三维存储器剖面结构示意图及操作方法；
图5为本发明实施例提供的另一种三维存储器剖面结构示意图及操作方法。
具体实施方式
正如背景技术部分所述，随着3D NAND堆叠层数的增加，沟道长度越来越长，编程电压干扰越来越大；同时，每层存储层所受到的沟道导通电压作用时间也越来越长，导通电压干扰也越来越大，也即现有技术中3D NAND同时存在较大的编程电压干扰和导通电压干扰的问题。
发明人发现出现上述现象的原因为：请参见图1，图1为现有技术中3DNAND的局部结构剖面结构示意图；3D NAND包括多个存储模块，每个存储模块中包括多个串，在对3DNAND编程过程中，对于编程选择串，给上选择管一个开启电压Vtop，让其打开，给所有非编程存储层一个导通电压Vpass让非编程存储层的沟道导通，然后给编程存储层一个编程电压Vprogram，对该层进行编程。
而对于编程非选择串，上选择管和下选择管全部给0V电压，让上选择管和下选择管关闭，使得非选择串的沟道处于浮空的状态，对选择串和非选择串的所有非编程存储层给沟道导通电压Vpass，随着沟道导通电压由0V电压上升至Vpass电压的过程中，非编程存储层的沟道中便会由于施加在栅氧电容的另一侧Vpass电压的上升而耦合出一个电势，从而抑制非选择串的编程存储层的编程(也即抑制编程电压干扰)。
为了得到较好的抑制效果，非编程存储层的导通电压Vpass不能太低，但是导通电压Vpass同时会造成对选择串上的非编程存储层进行弱编程，导致选择串上的非编程存储层的阈值电压漂移，也即造成导通电压干扰，Vpass越大，对选择串上的非编程存储层的弱编程作用越大，导通电压干扰也越大。并且随着3D NAND堆叠层数的增加，每一层非编程存储层受到的该电压的作用时间会越来越长，这种干扰也会越来越大。
而现有技术中，为了追求更高的堆叠层数，一种新的3D NAND结构应运而生，即将多个传统的存储模块拼接起来，如图2所示，为现有技术中的一种将两个传统的存储模块拼接起来的3D NAND剖面结构示意图；所述3D NAND包括上下两个存储模块，每个存储模块包括多层存储层，并且中间通过多层中间冗余层进行连接过渡，从而达到非常高的堆叠层数。
在对图2所示的存储器进行编程时，当对下存储模块进行编程时，由于上存储模块的存储层还未被编程，仍然处于阈值电压较低的擦除状态，所以可以用较低的沟道导通电压Vpass将沟道打开即可，较低的沟道导通电压Vpass如图2中所示的Vpass_1所示，从而减小对上存储模块的非编程存储层的干扰。
而在编程上存储模块的存储层时，下存储模块的存储层是已经编程完成的编程态，需要较高的导通电压Vpass将沟道打开，较高的Vpass电压如图2中所示的Vpass_2。那么下存储模块每一层存储层在整个编程过程中所承受的Vpass电压的作用时间为：
总时间＝每一层存储层编程时间*(存储层总层数-1)
所以，对于下存储模块的存储层，要经受更大的沟道导通电压Vpass以及很长的Vpass电压作用时间，下存储模块Vpass引起的非编程存储层的干扰(简称编程导通电压干扰)将会非常大。
对于基于图2所示的多个存储模块拼接而成的3D NAND结构而言，其沟道长度增加，并且堆叠层数增多，发明人还发现当耦合沟道长度越长时，相同的导通电压Vpass作用下，能够产生更低的耦合电势，从而不利于抑制编程电压干扰。也即，随着3D NAND结构的堆叠层数，选择串编程存储层所施加的编程电压对非选择串编程存储层引起干扰(以下都简称为编程电压干扰)以及非编程存储层所施加的电压对选择串非编程存储层引起干扰(以下都简称为导通电压干扰)将会变得越来越大。
基于此，本发明提供一种三维存储器的编程操作方法，应用于三维存储器，所述三维存储器包括半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述编程操作方法包括：
对当前编程存储模块中的存储层进行编程时，为当前编程存储层施加编程电压，为该模块其他存储层施加第一沟道导通电压；
为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势。
本发明提供的三维存储器的编程操作方法，应用于包括至少两个堆叠设置的存储模块的三维存储器中，通过将位于当前编程存储模块下方的某一多层中间冗余层中最下方的中间冗余层的阈值电压编程到小于阈值电压，使该中间冗余层关断。这样就确保耦合电势只发生在该中间冗余层上方，使得原来全局耦合电势的情况变为局部耦合电势，而实验证明当耦合电势沟道长度越小时，在相同的导通电压作用下，能够产生更高的耦合电势，因此能够通过减小沟道耦合有效长度使耦合电势升高，进而减小编程电压对非选择串的编程存储层的干扰(即编程电压干扰)；同时，由于实现了局部耦合电势，关断的中间冗余层下方的所有层的沟道导通电压可以为第三沟道导通电压，且第三沟道导通电压小于第一沟道导通电压，也即，降低了关断的中间冗余层下方的所有层的沟道导通电压，进而能够减小道沟道导通电压对位于编程存储模块下方的非编程存储模块的干扰(即导通电压干扰)。
同时，为中间冗余层施加渐变电压，所述渐变电压使得中间冗余层上的电压能够渐变到使得最下方中间冗余层关断，从而使得耦合电势的沟道与没有耦合电势的沟道之间的电势差渐变，避免出现电势突变，造成热电子注入效应。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供的三维存储器的编程操作方法应用在三维存储器结构中，需要说明的是，本发明实施例中所述的三维存储器包括堆叠设置的至少两个存储模块，请参见图3-图5所示，每个存储模块包括多个层叠设置的存储层，且相邻两个存储模块之间通过中间冗余层过渡连接，本发明实施例中的中间冗余层中的各层结构不用来存储数据，只是在工艺上做过渡的作用。
需要说明的是，每个存储器的底部还包括多层下冗余层，顶层还设置有多层上冗余层，这些都是存储器中的常见结构，本实施例中对此不作详细说明。另外，存储器包括多个存储模块，每个存储模块中包括多个串，每个串的下冗余层下方还包括下选择管，上冗余层上方还包括上选择管。
当某一个串的上选择管的栅极被施加开启电压Vtop后，上选择管被打开，则对应的串被选中，本发明中称作选择串，而同一个模块中的其他串的上选择管的栅极被施加0V电压，上选择管没有被打开，本发明中称作非选择串。
需要说明的是，本发明提供的三维存储器的编程操作方法，应用于当对选择串的最下方的存储模块的上方的存储模块中某层存储层进行编程时。而当对选择串的最下方的存储模块进行编程时，操作方法和现有技术中的操作方法相同，如图2中所示的结构的操作方法：给编程存储层施加编程电压Vprogram，给其他非编程存储层施加导通电压Vpass使得沟道导通。
而当给最下方的存储模块上方的存储模块中的某层进行编程时，采用本发明提供的操作方法，也即本发明提供的所述编程操作方法包括：
在对最下方存储模块进行编程时，为最下方编程存储层施加编程电压，为最下方存储模块的其他存储层施加第一沟道导通电压；
在完成最下方存储模块的编程后，对当前编程存储模块中的存储层进行编程时，为当前编程存储层施加编程电压，为该模块其他存储层施加第二沟道导通电压；
为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压，所述第三沟道导通电压小于所述第一沟道导通电压。
也即，本发明实施例中只要能够将当前编程模块下方的其中一组多层中间冗余层自上而下施加渐变电压，并使得最下方的中间冗余层的电压小于阈值电压，使得其关断，从而能够将全局耦合电势变为局部耦合电势即可。也即能够缩短沟道耦合有效长度，就能够相对提高耦合电势，从而减小编程电压干扰。上述多层中间冗余层可以是与当前编程存储模块相邻的多层中间冗余层，也可以是与当前编程存储模块相隔至少一个存储模块的多层中间冗余层，例如当三维存储器包括自下而上设置的第一存储模块、第一中间冗余层组、第二存储模块、第二中间冗余层组、第三存储模块、第三中间冗余层组和第四存储模块时，在为第四存储模块编程时，第四存储模块即为当前编程存储模块，选择关断的中间冗余层，可以是与第四存储模块相邻的第三中间冗余层组中的最下方中间冗余层，可以是与第四存储模块间隔第三存储模块的第二中间冗余层组中的最下方中间冗余层，或者还可以是与第四存储模块间隔两个存储模块的第一中间冗余层组中的最下方中间冗余层，本实施例中对此不作限定。
当待关断的中间冗余层与当前编程存储模块不相邻，也即中间间隔至少一个存储模块使，上述编程操作方法还包括，为位于当前编程存储模块和待关断的中间冗余层之间的存储模块的存储层施加第四沟道导通电压，本实施例中不限定第四沟道导通电压的具体值，只要能够导通对应的存储模块的沟道即可。
而由于实现了局部耦合电势，位于关断的中间冗余层下方的存储层的沟道导通电压就可以相对减小，从而减小该部分沟道导通电压的导通电压干扰。
需要说明的是，本实施例中只要第三沟道导通电压小于第一沟道导通电压即可减弱导通电压干扰，至于第三沟道导通电压相对于第一沟道导通电压具体减小多少，可以根据实际情况进行设定，也即本实施例中对第三沟道导通电压不作限定。在本发明的一个实施例中，可以将关断的中间冗余层下方所有层的电压设置为0V，从而使得局部耦合电势下方的存储层的导通电压干扰减小到没有，进而能够减小导通电压干扰对局部耦合电势下方的存储层的作用时间，进一步减小导通电压干扰。
同样地，本发明中为待关断的中间冗余层施加小于阈值电压的电压时，即可关断该中间冗余层，为了避免中间冗余层的阈值电压漂移，出现关断不完全的状态，本实施例中可以为待关断的中间冗余层提供0V电压，以保证中间冗余层的关断彻底。
因此，本发明提供的所述编程操作方法具体可以以下方实施例为例进行说明。也即本发明提供的编程操作方法应用的三维存储器包括：
N个堆叠设置的存储模块，其中，N为正整数，且N≥2，自所述三维存储器的底部指向顶部方向依次为所述存储模块编号1、……N；
每个存储模块包括多个层叠设置的存储层；
相邻两个存储模块之间设置有多层中间冗余层；
第N存储模块背离所述中间冗余层的一侧设置有多层上冗余层；
所述上冗余层背离所述第N存储模块的一侧设置有上选择管；
第1存储模块背离所述中间冗余层的一侧设置有多层下冗余层；
所述下冗余层背离所述第1存储模块的一侧设置有下选择管；
当对所述第1存储模块编程完成后，且在对第i存储模块的存储层进行编程时，其中，1＜i≤N；
所述操作方法包括：
使第i存储模块的编程存储层的栅极接入编程电压；
使第i存储模块至第N存储模块中的非编程存储层的栅极接导通电压，使所述三维存储器的沟道导通；
使第i-1存储模块至第1存储模块栅极施加0V电压，从而非选择串上只有第i存储模块到第N存储模块的沟道区域才会产生耦合电势，而第i-1存储模块至第1存储模块沟道区域电势为零，即局部耦合；如此，就降低了第i-1存储模块至第1存储模块的编程导通电压干扰；
将第i存储模块与第i-1存储模块之间的若干中间冗余层中与第i-1存储模块相邻的那层中间冗余层的阈值电压编程到大于0V，然后所有中间冗余层沿第i存储模块到第i-1存储模块方向接入逐渐减小至0V的渐变电压。如此，就能避免由于第i存储模块的沟道耦合电势与第i-1及以下存储模块沟道零电势之间的强电势差而引起的热电子注入效应。
本发明不限定中间冗余层的电压渐变具体过程，在本发明的一个实施例中，所述渐变电压为递减电压，相邻两层所述中间冗余层之间的电压差相同。也即通过给每层中间冗余层施加递减的电压，将电压从编程存储模块的存储层栅极施加的电压过渡到0V电压；在本发明的另一个实施例中，所述渐变电压还可以为非递减的渐变电压，相邻两层所述中间冗余层之间的电压差不相同。另外，还可以将中间冗余层相邻的几层分为一个小组，小组内的多层中间冗余层的电压相同，不同小组的中间冗余层的电压沿编程存储模块指向其下方的非编程存储模块的方向递减或不均匀减小。
对于由多个存储模块堆叠而成的存储器结构而言，下面将从导通电压干扰和编程电压干扰两个方面来论述本发明的作用。
对于导通电压干扰，如果使用传统的编程操作方式，任一存储层在整个编程过程中所承受的沟道导通电压Vpass的作用总时间为：
T_total＝T_single*(M*N-1)
其中，T_single为每一层存储层所需编程时间；
M为每一个存储模块所包含的存储层数目；
N为存储模块总数目；
采用本发明提供的编程操作方法后，第j存储模块的某一层存储层在整个编程过程中所承受的沟道导通电压Vpass的作用时间为：
T_total＝T_single*(M*j-1)(1≤j≤N)
其中，j为存储模块的编号。
从上面的公式可以看出，相较于传统方法而言，本方法对于减小第i存储模块的某一层存储层所受到的沟道导通电压Vpass的作用时间的百分比为：
％＝1-T_single*(M*j-1)/T_single*(M*N-1)
＝1-(M*j-1)/(M*N-1)
所以，j越小，沟道导通电压作用的总时间越短，引起的干扰也越小，即越靠近底部的存储模块，该编程方法对导通电压干扰的改善越明显。当j＝1时，导通电压干扰最小；当j＝N时，总时间跟传统模式下的时间相同，即对于第N个存储模块中的存储层而言，该编程模式无法改善其受到的导通电压干扰。
这里需要说明的是，原则上沟道导通电压的作用时间越短，导通电压干扰越小。但是二者并非完全是线性正比的关系，至于最终导通电压干扰能降低多少，视具体的工艺性能而定，本发明不做定量讨论。
对于编程电压干扰，如果使用传统的编程操作方式，任一存储模块在编程时，其沟道耦合均发生在整个沟道区域。采用本发明提供的编程操作方法后，第j存储模块的存储层在编程时，其沟道耦合只发生在第j至第N存储模块沟道区域，所以电势耦合的有效沟道长度减小的百分比为：
％＝(j-1)/N
所以，j越大，电势耦合的有效沟道长度越短，编程电压干扰也越小，即越靠近顶部的存储模块，该编程方法对编程电压干扰的改善越明显。当j＝N时，编程电压干扰最小；当j＝1时，电势耦合的有效沟道长度跟传统模式下的相同，即对于第1个存储模块中的存储层而言，该编程模式无法改善其受到的编程电压干扰。
这里需要说明的是，原则上电势耦合的有效沟道长度越短，编程电压干扰越小。但是二者并非完全是线性正比的关系，至于最终编程电压干扰能降低多少，视具体的工艺性能而定，本发明不做定量讨论。
为清楚说明本发明实施例提供的编程操作方法，下面以图3-图5详细说明本发明实施例提供的操作方法。
如图3所示，为本发明实施例提供的一种三维存储器剖面结构示意图；该三维存储器包括第一存储模块和位于所述第一存储模块上方的第二存储模块，两个存储模块的存储层数相同。在编程第二存储模块的存储层时，第一存储模块的所有存储层给0V电压，下冗余层和下选择管也给0V电压，此时非选择串的沟道耦合只会发生在第二存储模块。然后调节中间冗余层的电压，确保第二存储模块的沟道耦合电势到第一存储模块的沟道零电势通过中间冗余层缓变的降下来，防止沟道中因为电势突变而发生热电子注入效应。
因此，假设每一个存储模块所包含的存储层数目M远远大于1，对于这种只有两个存储模块(N＝2)堆叠而成的结构，套用上述公式，本编程操作方法可以减小第一存储模块(j＝1)导通电压作用时间的百分比为：
％＝1-(M*j-1)/(M*N-1)
＝1-(M*1-1)/(M*2-1)≈50％
本编程操作方法可以减小非选择串的第二存储模块(j＝2)电势耦合的有效沟道长度的百分比为：
％＝(j-1)/N＝(2-1)/2＝50％
如图4所示，为本发明实施例提供的另一种三维存储器剖面结构示意图；该三维存储器包括第三存储模块、第二存储模块和第一存储模块，三个存储模块的存储层数相同。
当对中存储模块中的某层存储层进行编程时，将第一存储模块中的所有存储层都给0V电压，下冗余层和下选择管也给0V电压，此时非选择串的沟道耦合只会发生在第三存储模块和第二存储模块。然后调节第二存储模块和第一存储模块之间的中间冗余层的电压，确保第二存储模块的沟道耦合电势到第一存储模块的沟道零电势通过中间冗余层缓变的降下来，防止沟道中因为电势突变而发生热电子注入效应。
因此，对于这种由三个存储模块(N＝3)堆叠而成的结构，套用上述公式，本编程方式可以减小第一存储模块(j＝1)导通电压作用时间的百分比为：
％＝1-(M*j-1)/(M*N-1)
＝1-(M*1-1)/(M*3-1)≈66％
本编程方式可以减小第二存储模块(j＝2)导通电压作用时间的百分比为：
％＝1-(M*j-1)/(M*N-1)
＝1-(M*2-1)/(M*3-1)≈33％
同样套用公式，本编程操作方法可以减小非选择串的第二存储模块(j＝2)电势耦合的有效沟道长度的百分比为：
％＝(j-1)/N＝(2-1)/3≈33％
本编程操作方法可以减小非选择串的第三存储模块(j＝3)电势耦合的有效沟道长度的百分比为：
％＝(j-1)/N＝(3-1)/3≈66％
本领域技术人员可以根据本发明推知任意N个存储模块堆叠的三维存储器结构所对应的编程操作方法，并且根据上述公式算出本发明可以减小第i个存储模块导通电压干扰的百分比，本实施例中对此不作详细赘述。
综上所述，本发明实施例的三维存储器操作方法主要包括：在编程某一个存储模块的存储层时，该存储模块下方所有的非编程存储层电压以及下方所有冗余层电压全部给0V电压，使得非选择串的沟道耦合发生在编程存储块及其上方的区域。
并调整该编程存储模块与其下方相邻的非编程存储模块之间的冗余层(层数若干)的电压，使得编程存储模块的沟道耦合的电势到下方非编程存储模块的沟道零电势通过中间冗余层缓变下降，防止因电势突变而发生热电子注入效应。
本发明的三维存储器操作方法大大减小了沟道导通电压Vpass在编程过程中引起的干扰，随着存储器堆叠层数越多，效果越好。同时也能够抑制编程电压对非选择串的编程存储层的编程电压干扰，且同样是随着存储器堆叠层数越多，效果越好。
基于同一个发明构思，本发明实施例还提供一种三维存储器，包括存储结构和控制电路；
其中，所述存储结构包括：半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述控制电路包括：
第一沟道导通电压输出电路，用于在对最下方存储模块进行编程时，为最下方存储模块的非编程存储层施加第一沟道导通电压；
编程电压输出电路，用于为当前编程存储层提供编程电压；
第二沟道导通电压输出电路，用于为当前编程存储模块中除所述当前编程存储层之外的存储层提供第二沟道导通电压；
渐变电压输出电路，用于为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
第三沟道导通电压输出电路，用于在完成最下方存储模块编程后，为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压。
另外，本发明实施例中还包括第四沟道导通电压输出电路，用于位于当前编程存储模块下方，且位于施加了渐变电压的多层中间冗余层上方的存储模块施加第四沟道导通电压。
本实施例中不限定所述第四沟道导通电压的大小，在本发明的一个实施例中，只要小于现有的该部分的存储层沟道导通电压即可，优选为0V。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种三维存储器的编程操作方法，其特征在于，所述三维存储器包括半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述编程操作方法包括：
在对最下方存储模块进行编程时，为最下方编程存储层施加编程电压，为最下方存储模块的其他存储层施加第一沟道导通电压；
在完成最下方存储模块的编程后，对当前编程存储模块中的存储层进行编程时，为当前编程存储层施加编程电压，为该模块其他存储层施加第二沟道导通电压；
为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压，所述第三沟道导通电压小于所述第一沟道导通电压。
2.根据权利要求1所述的三维存储器的编程操作方法，其特征在于，所述为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道；具体包括：
为位于该当前编程存储模块下方，且与所述该当前编程存储模块相邻的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层电压小于该中间冗余层的阈值电压，以关断沟道。
3.根据权利要求1所述的三维存储器的编程操作方法，其特征在于，所述为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道；具体包括：
为位于该当前编程存储模块下方，且与所述该当前编程存储模块之间还间隔至少一个所述存储模块的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层电压小于该中间冗余层的阈值电压，以关断沟道。
4.根据权利要求3所述的三维存储器的编程操作方法，其特征在于，还包括为位于当前编程存储模块下方，且位于施加了渐变电压的多层中间冗余层上方的存储模块施加第四沟道导通电压。
5.根据权利要求1所述的三维存储器的编程操作方法，其特征在于，所述最下方中间冗余层的电压为0V。
6.根据权利要求1所述的三维存储器的编程操作方法，其特征在于，所述为位于所述最下方中间冗余层下方的所有层施加第二沟道导通电压，所述第二沟道导通电压为0V。
7.根据权利要求1-6任意一项所述的三维存储器的编程操作方法，其特征在于，所述渐变电压为递减电压，相邻两层所述中间冗余层之间的电压差相同。
8.根据权利要求1-6任意一项所述的三维存储器的编程操作方法，其特征在于，所述渐变电压为非递减电压，相邻两层所述中间冗余层之间的电压差不相同。
9.根据权利要求1所述的三维存储器的编程操作方法，其特征在于，所述三维存储器具体包括：
N个堆叠设置的存储模块，其中，N为正整数，且N≥2，自所述三维存储器的底部指向顶部方向依次为所述存储模块编号1、……N；
每个存储模块包括多个层叠设置的存储层；
相邻两个存储模块之间设置有多层中间冗余层；
第N存储模块背离所述中间冗余层的一侧设置有多层上冗余层；
所述上冗余层背离所述第N存储模块的一侧设置有上选择管；
第1存储模块背离所述中间冗余层的一侧设置有多层下冗余层；
所述下冗余层背离所述第1存储模块的一侧设置有下选择管；
当对所述第1存储模块编程完成后，且在对第i存储模块的存储层进行编程时，其中，1＜i≤N；
所述操作方法具体包括：
使第i存储模块的编程存储层的栅极接入编程电压；
使第i存储模块至第N存储模块中的非编程存储层的栅极接沟道导通电压，使所述三维存储器的沟道导通；
使位于第i存储模块与第i-1存储模块之间的中间冗余层下方的所有层的栅极施加0V电压，以在非选择串的第i存储模块到第N存储模块的沟道内产生局部电势耦合；
将第i存储模块与第i-1存储模块之间的中间冗余层中与所述第i-1存储模块相邻的中间冗余层的阈值电压编程到大于0V；
使第i存储模块与第i-1存储模块之间的中间冗余层接入渐变电压，所述渐变电压沿所述编程存储模块指向所述第1存储模块方向逐渐减小至0V电压。
10.根据权利要求9所述的三维存储器的编程操作方法，其特征在于，所述三维存储器包括两个堆叠的存储模块，其中，N＝i＝2。
11.根据权利要求9所述的三维存储器的编程操作方法，其特征在于，所述三维存储器包括三个堆叠的存储模块，其中，N＝3，i＝2或i＝3。
12.一种三维存储器，其特征在于，包括存储结构和控制电路；
其中，所述存储结构包括：半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；
所述控制电路包括：
第一沟道导通电压输出电路，用于在对最下方存储模块进行编程时，为最下方存储模块的非编程存储层施加第一沟道导通电压；
编程电压输出电路，用于为当前编程存储层提供编程电压；
第二沟道导通电压输出电路，用于为当前编程存储模块中除所述当前编程存储层之外的存储层提供第二沟道导通电压；
渐变电压输出电路，用于为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；
第三沟道导通电压输出电路，用于在完成最下方存储模块编程后，为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压。
13.根据权利要求12所述三维存储器，其特征在于，还包括：
第四沟道导通电压输出电路，用于位于当前编程存储模块下方，且位于施加了渐变电压的多层中间冗余层上方的存储模块施加第四沟道导通电压。
CN201910252053.5A 2019-03-29 2019-03-29 一种三维存储器及其编程操作方法 Active CN109979509B (zh)

Priority Applications (10)

Application Number Priority Date Filing Date Title
CN201910252053.5A CN109979509B (zh) 2019-03-29 2019-03-29 一种三维存储器及其编程操作方法
JP2021557434A JP7297922B2 (ja) 2019-03-29 2019-05-29 方法及び三次元（３ｄ）メモリデバイス
CN202110195004.XA CN112700812B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件及编程方法
CN201980001386.9A CN110896665B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件编程
PCT/CN2019/088966 WO2020199335A1 (en) 2019-03-29 2019-05-29 Three-dimensional memory device programming with reduced disturbance
KR1020217024799A KR102636957B1 (ko) 2019-03-29 2019-05-29 디스터번스가 감소된 3차원 메모리 디바이스 프로그래밍
EP19923391.7A EP3899950B1 (en) 2019-03-29 2019-05-29 Three-dimensional memory device programming with reduced disturbance
US16/542,270 US10892023B2 (en) 2019-03-29 2019-08-15 Three-dimensional memory device programming with reduced disturbance
TW108129059A TWI713204B (zh) 2019-03-29 2019-08-15 三維記憶體元件及其操作方法
US17/100,866 US11062782B2 (en) 2019-03-29 2020-11-21 Three-dimensional memory device programming with reduced disturbance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910252053.5A CN109979509B (zh) 2019-03-29 2019-03-29 一种三维存储器及其编程操作方法

Publications (2)

Publication Number Publication Date
CN109979509A true CN109979509A (zh) 2019-07-05
CN109979509B CN109979509B (zh) 2020-05-08

Family

ID=67081793

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201910252053.5A Active CN109979509B (zh) 2019-03-29 2019-03-29 一种三维存储器及其编程操作方法
CN202110195004.XA Active CN112700812B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件及编程方法
CN201980001386.9A Active CN110896665B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件编程

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN202110195004.XA Active CN112700812B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件及编程方法
CN201980001386.9A Active CN110896665B (zh) 2019-03-29 2019-05-29 具有减小的干扰的三维存储器件编程

Country Status (7)

Country Link
US (2) US10892023B2 (zh)
EP (1) EP3899950B1 (zh)
JP (1) JP7297922B2 (zh)
KR (1) KR102636957B1 (zh)
CN (3) CN109979509B (zh)
TW (1) TWI713204B (zh)
WO (1) WO2020199335A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619910A (zh) * 2019-08-30 2019-12-27 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
CN111370046A (zh) * 2020-03-19 2020-07-03 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
CN112434484A (zh) * 2020-12-02 2021-03-02 长江存储科技有限责任公司 一种冗余填充方法
WO2021081870A1 (en) 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
CN112802505A (zh) * 2021-01-20 2021-05-14 长江存储科技有限责任公司 存储器的编程操作方法及装置
WO2021155524A1 (en) * 2020-02-06 2021-08-12 Yangtze Memory Technologies Co., Ltd. Method of programming 3d memory device and related 3d memory device
KR20210119495A (ko) * 2019-11-14 2021-10-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로그래밍 프로세스를 수행하는 방법 및 관련 메모리 디바이스
JP2022542347A (ja) * 2020-02-10 2022-10-03 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
WO2021189185A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Operation Method for 3D NAND Flash and 3D NAND Flash
CN111758130B (zh) * 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
US11537484B2 (en) * 2020-08-27 2022-12-27 Micron Technology, Inc. Salvaging bad blocks in a memory device
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN117672308A (zh) 2021-01-04 2024-03-08 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
CN114296636B (zh) * 2021-12-06 2024-03-19 长江存储科技有限责任公司 存储器的操作方法、存储器及存储系统
KR20230098971A (ko) 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
TWI778923B (zh) * 2022-02-24 2022-09-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11823751B2 (en) 2022-02-24 2023-11-21 Macronix International Co., Ltd. Memory device and operation method thereof

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832046A (zh) * 2004-12-27 2006-09-13 海力士半导体有限公司 闪存存储器器件
KR20100013956A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 프로그램 방법
CN101861624A (zh) * 2007-09-17 2010-10-13 桑迪士克公司 用于在编程期间补偿邻居单元的干扰电荷的非易失性存储器和方法
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
US20130272067A1 (en) * 2012-04-11 2013-10-17 Aplus Flash Technology, Inc Non-boosting program inhibit scheme in nand design
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备
CN107851455A (zh) * 2015-09-11 2018-03-27 英特尔公司 3d nand存储器中每个串的多个块
CN108475529A (zh) * 2016-03-31 2018-08-31 桑迪士克科技有限责任公司 带有选择栅极晶体管的nand结构
CN109273042A (zh) * 2018-09-18 2019-01-25 长江存储科技有限责任公司 Nand存储器及其访问方法、访问装置
CN109346474A (zh) * 2018-10-16 2019-02-15 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
US20190065360A1 (en) * 2017-08-29 2019-02-28 Samsung Electronics Co., Ltd. REDUCING READ-WRITE INTERFERENCE BY ADAPTIVE SCHEDULING IN NAND FLASH SSDs

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
KR101552211B1 (ko) * 2009-03-25 2015-09-10 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
KR20120134941A (ko) 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR101979395B1 (ko) * 2012-05-08 2019-08-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
KR20160136675A (ko) * 2015-05-20 2016-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
US9666282B1 (en) 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20180013127A (ko) * 2016-07-28 2018-02-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US10381094B2 (en) * 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
KR102656828B1 (ko) * 2017-01-05 2024-04-18 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
CN109215696B (zh) * 2017-06-29 2022-10-04 爱思开海力士有限公司 执行编程操作的非易失性存储器件及其操作方法
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR102336660B1 (ko) * 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR102467291B1 (ko) * 2017-12-22 2022-11-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832046A (zh) * 2004-12-27 2006-09-13 海力士半导体有限公司 闪存存储器器件
CN101861624A (zh) * 2007-09-17 2010-10-13 桑迪士克公司 用于在编程期间补偿邻居单元的干扰电荷的非易失性存储器和方法
KR20100013956A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 프로그램 방법
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
US20130272067A1 (en) * 2012-04-11 2013-10-17 Aplus Flash Technology, Inc Non-boosting program inhibit scheme in nand design
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
CN107851455A (zh) * 2015-09-11 2018-03-27 英特尔公司 3d nand存储器中每个串的多个块
CN108475529A (zh) * 2016-03-31 2018-08-31 桑迪士克科技有限责任公司 带有选择栅极晶体管的nand结构
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备
US20190065360A1 (en) * 2017-08-29 2019-02-28 Samsung Electronics Co., Ltd. REDUCING READ-WRITE INTERFERENCE BY ADAPTIVE SCHEDULING IN NAND FLASH SSDs
CN109273042A (zh) * 2018-09-18 2019-01-25 长江存储科技有限责任公司 Nand存储器及其访问方法、访问装置
CN109346474A (zh) * 2018-10-16 2019-02-15 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
N. A. RODR IGUEZ-OLIVARES: "FPGA-Based Data Storage System on", 《IEEE TRANSACTIONS ON COMPUTERS》 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
CN110619910A (zh) * 2019-08-30 2019-12-27 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
KR102640187B1 (ko) 2019-10-31 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 소자 및 제어 방법
WO2021081870A1 (en) 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
EP3881322A4 (en) * 2019-10-31 2022-07-06 Yangtze Memory Technologies Co., Ltd. NON-VOLATILE MEMORY DEVICE AND CONTROL METHOD
KR20210101311A (ko) * 2019-10-31 2021-08-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 소자 및 제어 방법
KR20210119495A (ko) * 2019-11-14 2021-10-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로그래밍 프로세스를 수행하는 방법 및 관련 메모리 디바이스
KR102663008B1 (ko) 2019-11-14 2024-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로그래밍 프로세스를 수행하는 방법 및 관련 메모리 디바이스
WO2021155524A1 (en) * 2020-02-06 2021-08-12 Yangtze Memory Technologies Co., Ltd. Method of programming 3d memory device and related 3d memory device
JP2022542347A (ja) * 2020-02-10 2022-10-03 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
US11875862B2 (en) 2020-02-10 2024-01-16 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof
CN111370046B (zh) * 2020-03-19 2022-04-19 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
CN111370046A (zh) * 2020-03-19 2020-07-03 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
CN112434484A (zh) * 2020-12-02 2021-03-02 长江存储科技有限责任公司 一种冗余填充方法
CN112802505A (zh) * 2021-01-20 2021-05-14 长江存储科技有限责任公司 存储器的编程操作方法及装置

Also Published As

Publication number Publication date
JP2022528647A (ja) 2022-06-15
US20210090671A1 (en) 2021-03-25
US10892023B2 (en) 2021-01-12
US11062782B2 (en) 2021-07-13
TW202040798A (zh) 2020-11-01
EP3899950A1 (en) 2021-10-27
KR102636957B1 (ko) 2024-02-14
KR20210110378A (ko) 2021-09-07
JP7297922B2 (ja) 2023-06-26
CN110896665B (zh) 2021-03-23
CN112700812B (zh) 2022-09-27
US20200312413A1 (en) 2020-10-01
WO2020199335A1 (en) 2020-10-08
TWI713204B (zh) 2020-12-11
CN110896665A (zh) 2020-03-20
CN112700812A (zh) 2021-04-23
CN109979509B (zh) 2020-05-08
EP3899950B1 (en) 2023-12-13
EP3899950A4 (en) 2022-09-07

Similar Documents

Publication Publication Date Title
CN109979509A (zh) 一种三维存储器及其编程操作方法
US9748172B2 (en) Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US8724390B2 (en) Architecture for a 3D memory array
CN102800361B (zh) 三维非易失性存储器件及其制造方法
CN105374398B (zh) 半导体存储装置
CN106205704A (zh) 存储器及其操作方法
TW200529238A (en) Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US20080113479A1 (en) Fabricating non-volatile memory with boost structures
JP2012150876A (ja) ３次元メモリアレイ用のアーキテクチャ
CN110289034A (zh) 非易失性存储器及其操作方法
CN107507646A (zh) 一种降低编程干扰的控制方法及装置
US20170236591A1 (en) Semiconductor device and method for operating the same
CN105938836A (zh) 半导体器件
CN109659283A (zh) 存储器芯片、具有该存储器芯片的封装装置及其操作方法
CN110189781A (zh) 用于静态随机存取存储器（sram）的写入方案
CN105845681B (zh) 非挥发性存储器及其制造方法
CN1988078A (zh) 金属－绝缘体－金属电容器
CN107863124A (zh) 半导体存储器设备及其制造方法
CN101197263B (zh) 高压晶体管和存储器的形成方法
CN103928054A (zh) 一种包含叠层式存储器结构的存储器及其操作方法
TWI569405B (zh) 記憶體裝置及其應用
CN108028066A (zh) 存储器装置中的编程抑制
CN111370046B (zh) 一种三维存储器的编程方法及编程系统
CN106935271A (zh) 三维架构非依电性存储器的控制器装置与操作方法
CN101604291B (zh) 增进多级单元非挥发性内存的数据存取可靠度的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant