KR102636957B1 - 디스터번스가 감소된 3차원 메모리 디바이스 프로그래밍 - Google Patents

디스터번스가 감소된 3차원 메모리 디바이스 프로그래밍 Download PDF

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얄리 송
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 디바이스의 실시 형태 및 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 예에서, 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 3D 메모리 디바이스는 각각이 수직 방향으로 메모리 층을 포함하는 메모리 데크를 포함한다. 제1 메모리 데크에 있는 각각의 메모리 층이 제1 프로그래밍된다. 제1 프로그래밍은 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하는 것을 포함한다. 제1 메모리 데크 위의 제2 메모리 데크에 있는 각각의 메모리 층이 제2 프로그래밍된다. 제2 프로그래밍은 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하는 것을 더 포함한다.

Description

디스터번스가 감소된 3차원 메모리 디바이스 프로그래밍
관련 출원에 대한 상호 참조
본원은 2019년 3월 29일자로 출원된 중국 특허 출원 제201910252053.5호에 대한 우선권을 주장하며, 그의 개시는 전부 참조에 의해 본원에 원용된다.
본 개시의 실시 형태는 3차원(3D) 메모리 디바이스 및 그의 동작 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제작 공정을 개선하여 더 작은 크기로 축척 설계된다. 그러나, 메모리 셀의 피처 크기가 하한에 접근함에 따라, 평면 프로세스 및 제작 기술이 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도가 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 디바이스를 포함한다.
3D 메모리 디바이스의 실시 형태 및 3D 메모리 디바이스를 동작시키는 방법이 본 명세서에서 개시된다.
일례에서, 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 3D 메모리 디바이스는 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크를 포함한다. 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층이 제1 프로그래밍된다. 제1 프로그래밍은 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하는 것을 포함한다. 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층이 제2 프로그래밍된다. 제2 프로그래밍은 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하는 것을 더 포함한다.
다른 예에서, 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 3D 메모리 디바이스는 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크, 및 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이에 복수의 제1 더미 메모리 층을 포함한다. 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층이 제1 프로그래밍된다. 제1 프로그래밍은 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 채널 패스 전압을 인가하는 것을 포함한다. 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층이 제2 프로그래밍된다. 제2 프로그래밍은 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 또한 제1 더미 메모리 층 중 적어도 하나에 0 V 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 또한 제1 메모리 데크에 있는 각각의 메모리 층에 0 V 전압을 인가하는 것을 더 포함한다.
또 다른 예에서, 3D 메모리 디바이스는 주변 회로 및 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크를 포함한다. 주변 회로는 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍한 다음, 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하도록 구성된다. 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하고, 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하도록 구성된다.
또 다른 예에서, 3D 메모리 디바이스는 주변 회로, 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크, 및 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이의 복수의 제1 더미 메모리 층을 포함한다. 주변 회로는 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍한 다음, 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하도록 구성된다. 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제1 더미 메모리 층 중 적어도 하나에 0 V 전압을 인가하고, 제1 메모리 데크에 있는 각각의 메모리 층에 0 V 전압을 인가하도록 구성된다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시 형태를 예시하고, 상세한 설명과 함께, 또한 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자로 하여금 본 개시를 제조 및 이용할 수 있게 하는 역할을 한다.
도 1은 본 개시의 일부 실시 형태에 따른, 예시적인 3D 메모리 디바이스의 선도를 예시한다.
도 2는 본 개시의 일부 실시 형태에 따른, 예시적인 메모리 어레이 디바이스의 단면을 예시한다.
도 3a는 단일 데크 3D NAND 메모리 디바이스를 위한 프로그래밍 체계를 예시한다.
도 3b는 다중 데크 3D NAND 메모리 디바이스를 위한 프로그래밍 체계를 예시한다.
도 4는 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스의 예시적인 프로그래밍 체계를 예시한다.
도 5a 및 도 5b는 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스의 다른 예시적인 프로그래밍 체계를 예시한다.
도 6은 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스의 또 다른 예시적인 프로그래밍 체계를 예시한다.
도 7은 본 개시의 일부 실시 형태에 따른, 3D 메모리 디바이스를 작동시키기 위한 예시적인 방법의 플로우차트이다.
본 개시의 실시 형태들은 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 설명 목적을 위한 것임을 이해해야 한다. 관련 기술 분야의 숙련된 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 응용에서 사용될 수 있다는 것이 관련 기술분야의 숙련된 기술자에게 명백할 것이다.
명세서에서 "일 실시 형태", "실시 형태", "예시적 실시 형태", "일부 실시 형태" 등에 대한 언급은 설명된 실시 형태가 특정 피처, 구조 또는 특성을 포함할 수도 있음을 나타내지만, 모든 실시 형태가 특정한 피처, 구조 또는 특성을 반드시 포함하지 않을 수도 있다는 것에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시 형태를 지칭하는 것은 아니다. 또한, 특정 피처, 구조 또는 특성이 실시 형태와 관련하여 설명될 때, 명시적으로 기술되든지 그렇지 아니든지 간에 다른 실시 형태와 관련하여 그러한 피처, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련된 기술자의 지식 범위 내에 있다.
일반적으로, 기술용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수도 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 단수의 의미로 임의의 피처, 구조 또는 특성을 설명하는 데 사용될 수 있거나 또는 복수의 의미로 피처, 구조 또는 특성의 조합을 설명하는 데 사용될 수도 있다. 유사하게, 부정관사 ("a", "an") 또는 정관사 ("the") 와 같은 용어는, 다시, 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수도 있다. 또한, "에 기초한" 이라는 용어는 배타적 요인 세트를 전달하는 것으로 반드시 의도되지는 않은 것으로 이해될 수 있으며, 대신에, 다시, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상(on)", "위에(above)" 및 "상에(over)" 의 의미는 "상" 이 무언가의 "직상" 을 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 있는 무언가의 "상" 의 의미를 포함하고, "위에" 또는 "상에" 는 무언가의 "위에" 또는 "상에" 의 의미를 의미할 뿐만 아니라, 또한 그 사이에 중간 피처 또는 층이 없는 채로 무언가의 "위에" 또는 "상에" 있다는(즉, 무언가의 직상에 있다는) 의미를 포함할 수 있는 것으로 가장 넓은 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
또한, 공간적으로 상대적인 용어, 이를테면 "밑에", "아래", "하부", "위에", "상부" 등은 도면에 예시된 하나의 엘리먼트 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가하여 사용 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 그와 달리 (90도 회전 또는 다른 배향으로) 배향될 수도 있고 본 명세서에 사용된 공간적으로 상대적인 기술어들은 마찬가지로 이에 따라 해석될 수도 있다.
본 명세서에 사용된 바와 같이, 용어 "기판" 은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체가 패턴화될 수 있다. 기판의 상단에 추가된 재료가 패턴화될 수 있거나 또는 패턴화되지 않은 채로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로부터 만들어질 수 있다.
본 명세서에서 사용된 "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 의미한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 연장될 수 있거나 또는 아래에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수도 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 불균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에 있는 임의의 수평 평면 쌍사이에 위치될 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼드 표면을 따라 연장될 수 있다. 기판은 층일 수 있거나, 그 안에 하나 이상의 층을 포함할 수 있거나, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 (인터커넥트 라인 및/또는 비아 콘택트가 형성되는) 하나 이상의 전도체 및 콘택트 층 및 하나 이상의 유전층을 포함할 수 있다.
본 명세서에서 사용된 "공칭/공칭적으로" 라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 구성 요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 타겟 값을, 원하는 값보다 높거나 및/또는 낮은 값의 범위와 함께 의미한다. 값의 범위는 제조 공정이나 공차의 약간의 변동에 기인할 수 있다. 본 명세서에 사용된 "약" 이라는 용어는 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약" 이라는 용어는 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%)내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에 사용된, "3D 메모리 디바이스"라는 용어는 횡으로 배향된 기판 상에 메모리 셀 트랜지스터의 수직 배향된 스트링(본 명세서에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 메모리 스트링이 기판에 대해 수직 방향으로 연장되게 갖는 반도체 디바이스를 의미한다. 본 명세서에 사용된, "수직/수직으로" 라는 용어는 기판의 횡 표면에 공칭적으로 직각인 것을 의미한다.
본 개시에 따른 다양한 실시 형태는, 디스터번스(disturbance)가 감소된, 3D 메모리 디바이스, 특히, 다중 데크 3D NAND 메모리 디바이스를 위한 신규한 프로그래밍 체계(programming scheme)를 제공한다. 선택된 3D NAND 메모리 스트링에 대해, 본 명세서에 개시된 프로그래밍 체계는 채널 패스 전압에 의해 야기되는 프로그래밍된 메모리 층에 대한 디스터번스(일명 "채널 패스 전압 디스터번스")를 감소시킬 수 있다. 선택 해제된 3D 메모리 스트링에 대해, 본 명세서에 개시된 프로그래밍 체계는 또한 프로그램 전압에 의해 야기되는 프로그래밍 메모리 층에 대한 디스터번스(일명 "프로그램 전압 디스터번스")를 감소시킬 수 있다. 임의의 상부 메모리 데크의 프로그래밍 동작 동안, 상부 메모리 데크 아래의 각각의 메모리 층 또는 더미 메모리 층에는 감소된 채널 패스 전압(예를 들어, 0 V)이 인가되어 채널 패스 전압 디스터번스를 줄이고 선택 해제된 NAND 메모리 스트링의 하부 영역에서 채널 커플링 효과의 발생을 피할 수 있다. 일부 실시 형태에서, 상부 메모리 데크와 하부 메모리 데크 사이의 더미 메모리 층 중 적어도 하나는 예를 들어, 그의 제어 게이트에 0 V 전압을 인가함으로써 차단되어, 상부 메모리 데크와 하부 메모리 데크 사이의 누설 전류를 방지한다. 일부 실시 형태에서, 점진적으로 감소하는 전압 세트가 상부 메모리 데크와 하부 메모리 데크 사이의 더미 메모리 층에 인가되어 채널 패스 전압에서 0 V으로의 전압 구배를 형성하여, 선택 해제된 NAND 메모리 스트링에서 CHE(channel hot electron injection) 효과를 피할 수 있다.
도 1은 본 개시의 일부 실시 형태에 따른, 예시적인 3D 메모리 디바이스(100)의 선도를 예시한다. 3D 메모리 디바이스(100)는 메모리 어레이 디바이스(102) 및 그 메모리 어레이 디바이스(102)에 연결된 주변 회로(104)를 포함할 수 있다. 메모리 어레이 디바이스(102)는 메모리 셀(106)이 기판(도시되지 않음)위로 각각이 수직으로 연장되는 NAND 메모리 스트링(108)의 어레이 형태로 제공되는 3D NAND 플래시 메모리 디바이스일 수 있다. 일부 실시 형태에서, 각각의 NAND 메모리 스트링(108)은 직렬로 연결되고 수직으로 적층된 복수의 메모리 셀(106)을 포함한다. 각각의 메모리 셀(106)은 메모리 셀(106)의 영역 내에 포획된 전자의 수에 의존하는 전압 또는 전하와 같은 연속적인 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(106)은 부동 게이트 트랜지스터를 포함하는 "부동 게이트" 유형의 메모리 셀 또는 전하 트랩 트랜지스터를 포함하는 "전하 트랩" 유형의 메모리 셀일 수 있다.
일부 실시 형태에서, 각각의 메모리 셀(106)은 2개의 가능한 메모리 상태를 갖고 따라서 1 비트의 데이터를 저장할 수 있는 단일 레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 제1 범위의 전압에 대응할 수 있고, 제2 메모리 상태 "1"은 제2 범위의 전압에 대응할 수 있다. 일부 실시 형태에서, 각각의 메모리 셀(106)은 4개 초과의 메모리 상태에서 단일 비트 초과의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)이다. 예를 들어, MLC는 셀당 2비트, 셀당 3비트(트리플 레벨 셀(TLC)라고도 알려짐), 또는 셀당 4비트(쿼드 레벨 셀(QLC)라고도 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 취하도록 프로그래밍될 수 있다. 일례에서, 각각의 MCL가 2비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기입함으로써 소거 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 취하도록 프로그래밍될 수 있다. 제4 공칭 저장 값은 소거 상태에 사용될 수 있다.
도 1에 도시된 바와 같이, 각각의 NAND 메모리 스트링(108)은 그의 소스 단부에 소스 선택 트랜지스터(110) 및 그의 드레인 단부에 드레인 선택 트랜지스터(112)를 포함할 수 있다. 소스 선택 트랜지스터(110) 및 드레인 선택 트랜지스터(112)는 판독 및 프로그래밍 동작 동안 선택된 NAND 메모리 스트링(108)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 실시 형태에서, 동일한 메모리 블록에 있는 NAND 메모리 스트링(108)의 소스 선택 트랜지스터(110)는 동일한 소스 라인(114), 예를 들어 공통 소스 라인을 통해, 예를 들어, 접지에 연결된다. 일부 실시 형태에 따르면, 각각의 NAND 메모리 스트링(108)의 드레인 선택 트랜지스터(112)는 데이터가 출력 버스(도시되지 않음)를 통해 판독될 수 있는 각각의 비트 라인(116)에 연결된다. 일부 실시 형태에서, 각각의 NAND 메모리 스트링(108)은 소스 선택 트랜지스터(110)가 공통 접지(즉, 0 V)에 접속되는 동안 (예를 들어, 드레인 선택 트랜지스터(112)의 임계 전압보다 높은) 선택 전압 또는 선택 해제 전압(예를 들어, 0 V)을 각각의 드레인 선택 트랜지스터(112)에 인가함으로써 선택되거나 선택 해제되도록 구성된다.
인접한 NAND 메모리 스트링(108)의 메모리 셀(106)은 어느 메모리 셀의 행이 판독 및 프로그래밍 동작에 의해 영향을 받는 지를 선택하는 워드 라인(118)을 통해 연결될 수 있다. 일부 실시 형태에서, 각각의 워드 라인(118)은 메모리 셀의 페이지(메모리 페이지(120))에 연결되며, 이는 판독 및 프로그래밍 동작을 위한 물리적으로 어드레스 가능한 가장 작은 데이터 단위이다. 메모리 페이지(120)의 비트 단위 크기는 워드 라인(118)에 의해 연결된 NAND 메모리 스트링(108)의 수에 대응할 수 있다. 각각의 워드 라인(118)은 각각의 메모리 페이지(120)에 있는 각각의 메모리 셀(106)에서의 복수의 제어 게이트 및 그 제어 게이트를 연결하는 게이트 라인을 포함할 수 있다.
도 2는 본 개시의 일부 실시 형태에 따른, 예시적인 메모리 어레이 디바이스(200)의 단면을 예시한다. 메모리 어레이 디바이스(200)는 도 1에 예시된 메모리 어레이 디바이스(102)의 예이다. 도 2에 도시된 바와 같이, 메모리 어레이 디바이스(200)는 기판(202) 위로 수직으로 연장되는 3D NAND 메모리 스트링(210)(예를 들어, 도 1에 있는 NAND 메모리 스트링(108))을 포함한다. 기판(202)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다. 메모리 어레이 디바이스(200)에 있는 구성 요소들의 공간적 관계를 추가로 예시하기 위해 도 2에 x 및 y 축이 포함되어 있음을 언급한다. 기판(202)은 x 방향(즉, 횡 방향)으로 횡으로 연장되는 2개의 횡 표면(예를 들어, 상단 표면 및 하단 표면)을 포함한다. 본 명세서에 사용된, 하나의 구성 요소가 반도체 구조(예를 들어, 메모리 어레이 디바이스(200))의 다른 구성 요소 "상에", "위에" 또는 "아래에" 있는지 여부는 기판이 y 방향으로 반도체 구조의 가장 낮은 평면에 배치될 때 y 방향(즉, 수직 방향 또는 깊이 방향)으로 반도체 구조의 기판(예를 들어, 기판(202))에 상대적으로 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
도 2에 도시된 바와 같이, 3D NAND 메모리 스트링(210)은 인터리브된 게이트 전도층(206)(본 명세서에서 "메모리 층"으로도 지칭됨) 및 기판(202) 위의 게이트-대-게이트 유전층(208)을 갖는 메모리 스택(204)을 통해 수직으로 연장된다. 메모리 스택(204)에 있는 게이트 전도층(206) 및 게이트-대-게이트 유전층(208)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(204)의 상단 또는 하단에 있는 것들을 제외하고, 각각의 게이트 전도층(206)에는 양측에 2개의 게이트-대-게이트 유전층(208)이 인접할 수 있고, 각각의 게이트-대-게이트 유전층(208)에는 양측에 2개의 게이트 전도층(206)이 인접할 수 있다. 메모리 스택(204)에 있는 게이트 전도 층(206) 및 게이트-대-게이트 유전층(208) 쌍의 수(예를 들어, 32, 64, 96, 또는 128)는 메모리 어레이 디바이스(200)에 있는 메모리 셀의 수를 결정한다. 각각의 게이트 전도층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시 형태에서, 각각의 게이트 전도층(206)은 텅스텐 층과 같은 금속층을 포함한다. 일부 실시 형태에서, 각각의 게이트 전도층(206)은 도핑된 폴리실리콘 층을 포함한다. 각각의 게이트 전도층/메모리 층(206)은 3D NAND 메모리 스트링(210)의 메모리 셀(예를 들어, 도 1에 있는 메모리 셀(106))을 둘러싸는 제어 게이트를 포함할 수 있고 워드 라인(예를 들어, 도 1에 있는 워드 라인(118))으로서 횡으로 연장될 수 있다.
메모리 스택(204)은 도 2에 도시된 바와 같이 기판(202) 위의 하부 메모리 데크(204A) 및 하부 메모리 데크(204A) 위의 상부 메모리 데크(204B)를 포함하는 이중 데크 메모리 스택과 같은 다중 데크 아키텍처를 가질 수 있다. 하부 및 상부 메모리 데크(204A 및 204B) 각각에 있는 게이트 전도층(206) 및 게이트-대-게이트 유전층(208) 쌍의 수는 동일하거나 상이할 수 있다. 하부 및 상부 메모리 데크(204A 및 204B) 각각은 전술한 바와 같이 인터리빙된 게이트 전도층(206) 및 게이트-대-게이트 유전층(208)을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D NAND 메모리 스트링(210)은 하부 및 상부 메모리 데크(204A 및 204B)를 통해 수직으로 연장되는 채널 구조(212)를 포함한다. 일부 실시 형태에서, 채널 구조(212)는 (예를 들어, 반도체 채널(220)로서) 반도체 재료(들) 및 (예를 들어, 메모리 필름(218)로서) 유전 재료(들)로 채워진 채널 홀을 포함한다. 일부 실시 형태에서, 반도체 채널(220)은 비정질 실리콘, 폴리실리콘, 또는 단결정질 실리콘과 같은 실리콘을 포함한다. 일부 실시 형태에서, 메모리 필름(218)은 터널링 층(226), 저장 층(224)("전하 트랩/저장 층"으로도 알려짐), 및 차단 층(222)을 포함하는 복합 유전층이다. 채널 구조(212)는 실린더 형상(예를 들어, 필라(pillar) 형상)을 가질 수 있다. 일부 실시 형태에 따르면, 반도체 채널(220), 터널링 층(226), 저장 층(224), 차단 층(222)이 중심에서 필라의 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링 층(226)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층(224)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층(222)은 실리콘 산화물, 실리콘 산질화물, 고유전율(고-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 메모리 필름(218)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시 형태에서, 3D NAND 메모리 스트링(210)은 3D NAND 메모리 스트링(210)의 하부 부분(예를 들어, 하단부)에 반도체 플러그(214)를 더 포함한다. 반도체 플러그(216)는 기판(202)으로부터 임의의 적절한 방향으로 에피택셜 성장되는 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 반도체 플러그(214)는 3D NAND 메모리 스트링(210)의 소스 선택 트랜지스터(예를 들어, 도 1에 있는 소스 선택 트랜지스터(110))의 채널의 일부로서 기능할 수 있다. 일부 실시 형태에서, 3D NAND 메모리 스트링(210)은 3D NAND 메모리 스트링(210)의 상부 부분(예를 들어, 상단부)에 채널 플러그(216)를 더 포함한다. 일부 실시 형태에서, 채널 플러그(214)는 3D NAND 메모리 스트링(210)의 드레인 선택 트랜지스터(예를 들어, 도 1에 있는 드레인 선택 트랜지스터(112))의 채널로서 기능할 수 있다. 본 명세서에 사용된, 기판(202)이 메모리 어레이 디바이스(200)의 가장 낮은 평면에 배치될 때, 구성 요소(예를 들어, 채널 구조(212))의 "상단부"는 y 방향으로 기판(202) 으로부터 더 멀리 떨어진 단부이고, 구성 요소(예를 들어, 채널 구조(212))의 "하단부"는 y 방향으로 기판(202)에 더 가까운 단부이다.
일부 실시 형태에서, 3D NAND 메모리 스트링(210)은 3D NAND 메모리 스트링(210)의 메모리 셀을 위한 복수의 제어 게이트(각각 게이트 전도층/메모리 층(206)의 일부임)를 포함한다. 게이트 전도층(206)은 다수의 3D NAND 메모리 스트링(210)을 위한 다수의 제어 게이트를 포함할 수 있고 메모리 스택(204)의 에지에서 끝나는 워드 라인으로서 횡으로 연장될 수 있으며, 이는 예를 들어, 판독, 소거 및 프로그래밍 동작에 의해, 메모리 셀의 동작을 제어하기 위한 (예를 들어, 도 1에 도시된 바처럼) 워드 라인 바이어스 전압(VWL)을 수신할 수 있다. 도 2에 도시되지는 않았지만, 게이트 라인 슬릿/소스 콘택트, 로컬 콘택트, 인터커넥트 층 등을 포함하지만 이에 제한되지 않는 메모리 어레이 디바이스(200)의 추가 구성 요소가 형성될 수 있음이 이해된다.
도 2에서, 3D NAND 메모리 스트링(210)은 단일 셀 형성(SCF) 구조로 알려진 단일 채널 구조(212)를 포함한다. 일부 실시 형태에서, 3D NAND 메모리 스트링(210)은 이중 셀 형성(DCF) 구조로도 알려진 인터 데크 플러그(도시되지 않음)에 의해 전기적으로 접속된 2개의 채널 구조를 포함할 수 있다는 것이 이해된다. 또한, 일부 실시 형태에서, 메모리 스택(204)은 2개 초과의 메모리 데크를 포함할 수도 있고, 3D NAND 메모리 스트링(210)은 메모리 데크를 통해 수직으로 연장되는 단일 채널 구조를 포함하거나 또는 2개 초과의 채널 구조를 포함할 수 있으며, 이들 각각은 각각의 메모리 데크를 통해 수직으로 연장된다는 것이 이해된다. 다중 데크 메모리 스택을 갖는 3D 메모리 디바이스에 대해, 다수의 메모리 데크 각각은 수직 방향으로 복수의 메모리 층(예를 들어, 게이트 전도층(206))을 포함할 수 있다. 일부 실시 형태에서, 도 2에 도시된 바와 같이 하부 메모리 데크(204A)와 상부 메모리 데크(204B) 사이에 수직으로 있는 더미 메모리 층(204C), 또는 DCF 구조에서 인터 데크 플러그를 둘러싸는 더미 메모리 층(도시되지 않음)과 같이, 더미 메모리 층의 세트가 인접한 메모리 데크 사이에 수직으로 형성된다. 더미 메모리 층은 더미 메모리 층에 의해 연결된 메모리 셀이 데이터 저장을 위해 사용되지 않기 (즉, 더미 메모리 셀이기) 때문에 메모리 층과 물리적 구조는 동일하지만 전기적 구성이 상이할 수 있다.
다시 도 1을 참조하면, 주변 회로(104)는 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로(104)는 데이터 버퍼(예를 들어, 비트 라인 페이지 버퍼), 디코더(예를 들어, 행 디코더 또는 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시 형태에서, 주변 회로(104)는 CMOS(complementary metal-oxide-semiconductor) 기술을 사용하여 형성된다.
일부 실시 형태에서, 주변 회로(104)는 워드 라인 구동 회로(122) 및 비트 라인 구동 회로(124)를 포함한다. 워드 라인 구동 회로(122)는 메모리 어레이 디바이스(102)에서 메모리 셀(106)을 프로그래밍하기 위해 본 명세서에 개시된 프로그래밍 체계를 구현할 수 있다. 프로그래밍 체계의 파형은 주변 회로(104)에 의해 워드 라인 바이어스 전압(VWL) 의 형태로 워드 라인(118)을 통해 각각의 메모리 페이지(120)에 제공될 수 있다. 아래에서 상세히 설명되는 바와 같이, 워드 라인(118)에 인가될 수 있는 워드 라인 바이어스 전압(VWL) 은 프로그램 전압(Vprogram), 채널 패스 전압(Vpass), 컷오프 전압(Vcut) 등을 포함한다. 비트 라인 구동 회로(124)는 선택된 메모리 셀(106)의 프로그래밍과 같은 다양한 메모리 동작을 위해 각각의 비트 라인(116)을 통해 각각의 드레인 선택 트랜지스터(112)에 선택 전압 또는 선택 해제 전압을 인가함으로써 NAND 메모리 스트링(108)(및 그의 메모리 셀(106))을 선택 또는 선택 해제할 수 있다.
도 3a는 단일 데크 3D NAND 메모리 디바이스(300)를 위한 프로그래밍 체계를 예시한다. 3D NAND 메모리 디바이스(300)는 3D NAND 메모리 디바이스(300)의 워드 라인으로서 작동하는 복수의 메모리 층(예를 들어, 게이트 전도층)을 수직 방향으로 갖는 메모리 스택(302)을 포함한다. 3D NAND 메모리 디바이스(300)는 메모리 스택(302) 아래의 하부 더미 메모리 층(304) 세트 및 메모리 스택(302) 위의 상부 더미 메모리 층(306) 세트를 더 포함한다. 도 3a에 도시된 바와 같이, 3D NAND 메모리 디바이스(300)는 또한 각각이 메모리 스택(302)을 통해 수직으로 연장되는 복수의 NAND 메모리 스트링(308 및 310)을 포함한다. 각각의 NAND 메모리 스트링(308 또는 310)은 하부 더미 메모리 층(304) 아래에 소스 선택 트랜지스터(312 또는 314)를 각각 포함한다. 각각의 NAND 메모리 스트링(308 또는 310)은 또한 상부 더미 메모리 층(306) 위에 드레인 선택 트랜지스터(316 또는 318)를 각각 포함한다.
3D NAND 메모리 디바이스(300)의 프로그래밍 동작 동안, 예를 들어 소스 선택 트랜지스터(312 및 314)를 공통 접지에 전기적으로 연결함으로써, 각각의 NAND 메모리 스트링(308 또는 310)의 소스 선택 트랜지스터(312 및 314) 양자 모두에 0 V 전압이 인가된다. 3D NAND 메모리 디바이스(300)의 프로그래밍 동작 동안, 선택 전압 Vtop 이 NAND 메모리 스트링(308)의 드레인 선택 트랜지스터(316)에 인가되어 NAND 메모리 스트링(308)을 선택(즉, NAND 메모리 스트링(308)에 있는 메모리 셀을 활성화)하고, 선택 해제 전압(예를 들어, 0 V)가 NAND 메모리 스트링(310)의 드레인 선택 트랜지스터(318)에 인가되어 NAND 메모리 스트링(310)을 선택 해제(즉, NAND 메모리 스트링(308)에 있는 메모리 셀을 비활성화)한다.
3D NAND 메모리 디바이스(300)의 프로그래밍 동작 동안, 메모리 스택(302)에 있는 각각의 메모리 층은 후속하여 각각의 메모리 층에 프로그램 전압(Vprogram)을 인가함으로써 순차적으로 프로그래밍된다. 예를 들어, 메모리 층(320)을 프로그래밍할 때, 프로그램 전압이 메모리 층(320)에 인가되어 메모리 층(320)에 의해 둘러싸인 선택된 NAND 메모리 스트링(308)의 메모리 셀을 프로그래밍한다. 메모리 층(320)을 프로그래밍할 때, 메모리 스택(302)에 있는 각각의 나머지 메모리 층에는 채널 패스 전압(Vpass)이 인가되어 선택된 NAND 메모리 스트링(308)의 채널(예를 들어, 도 2에 있는 반도체 채널(220))을 개방하고, 이는 메모리 층(320)의 프로그래밍을 가능하게 한다. 3D NAND 메모리 디바이스(300)의 프로그래밍 동작 동안, 전압 세트가 하부 또는 상부 더미 메모리 층(304 또는 306)의 각 세트에 인가된다. 도 3a에 도시된 바와 같이, 전압 세트 Vdmy_bottom_1 - Vdmy_bottom_n1 가 하부 더미 메모리 층(304)에 각각 인가되고, 다른 전압 세트 Vdmy_top_1 - Vdmy_top_n1 가 상부 더미 메모리 층(306)에 각각 인가된다.
3D NAND 메모리 디바이스(300)의 프로그래밍 동작 동안, 선택 해제된 NAND 메모리 스트링(310)에 대해, 그 각 단부에 있는 드레인 선택 트랜지스터(318) 및 소스 선택 트랜지스터(314)가 꺼지기 때문에, 선택 해제된 NAND 메모리 스트링(310)의 채널은 부동 상태에 있다. 메모리 스택(302)의 각각의 메모리 층이 선택 해제된 NAND 메모리 스트링(310)도 둘러쌈에 따라, 메모리 스택(302)에 있는 각각의 나머지 메모리 층에 인가된 채널 패스 전압은 선택 해제된 NAND 메모리 스트링(310)에서 커플링 전위(322)를 형성하여 메모리 층(320)에 인가된 프로그램 전압으로 인해 선택 해제된 NAND 메모리 스트링(310)에서 메모리 층(320)의 프로그래밍을 억제한다. 커플링 전위(322)는 채널 패스 전압이 메모리 스택(302)에 있는 나머지 메모리 층에 인가될 때 부동 상태에 있는 선택 해제된 NAND 메모리 스트링(310)의 채널 커플링 효과에 의해 형성된다. 메모리 층(320)에 인가된 프로그램 전압에 대한 원하는 억제 효과를 달성하기 위해, 채널 패스 전압은 프로그램 전압과 비슷한 커플링 전위(322)를 생성할 정도로 충분히 커야 한다. 그러나, 선택된 NAND 메모리 스트링(308)에 대해, 이미 프로그래밍된 메모리 층(예를 들어, 메모리 층(320) 아래의 각각의 메모리 층)에 인가된 채널 패스 전압은 채널 패스 전압이 너무 높으면 프로그래밍된 메모리 셀에 디스터번스를 일으킬 수 있고, 이는 선택된 NAND 메모리 스트링(308)에 대한 "채널 패스 전압 디스터번스" 로 알려져 있다. 다른 한편으로, 선택 해제된 NAND 메모리 스트링(310)에 대해, 프로그램 전압이 너무 높으면, 커플링 전위(322)는 선택 해제된 NAND 메모리 스트링(310)에서 메모리 셀에 대한 프로그래밍을 효과적으로 억제하지 못할 수 있고, 이는 선택 해제된 NAND 메모리 스트링(310)에 대한 "프로그램 전압 디스터번스"로 알려져 있다.
3D NAND 디바이스에서 적층된 메모리 층의 수가 계속 증가함에 따라, 프로그래밍된 메모리 층에 채널 패스 전압이 인가되는 지속 시간도 증가하므로 채널 패스 전압 디스터번스가 더욱 현저해진다. 동시에, (수직 방향으로) 채널 깊이가 증가하여 커플링 전위를 감소시키기 때문에 프로그램 전압 디스터번스도 더욱 현저해진다. 예를 들어, 도 3b는 다중 데크 3D NAND 메모리 디바이스(301)를 위한 프로그래밍 체계를 예시한다. 도 3a에 있는 3D NAND 메모리 디바이스(300)와 상이하게, 3D NAND 메모리 디바이스(301)는 하부 메모리 데크(303), 하부 메모리 데크(303) 위의 상부 메모리 데크(305), 및 하부 메모리 데크(303)와 상부 메모리 데크(305) 사이에 수직으로 있는 중간 더미 메모리 층(307) 세트를 더 포함하고, 이는 3D NAND 메모리 디바이스(301)에서 메모리 셀 수를 증가시킨다.
하부 메모리 데크(303)에 있는 메모리 층이 제1 프로그래밍된다. 상위 메모리 데크(305)에서 메모리 층(320)을 프로그래밍할 때, 프로그램 전압(Vprogram)이 메모리 층(320)에 인가되고, 이는 선택 해제된 NAND 메모리 스트링(310)에서 프로그램 전압 디스터번스를 야기한다. 다중 데크 3D NAND 메모리 디바이스(301)에서 y 방향의 채널 깊이가 단일 데크 3D NAND 메모리 디바이스(300)에서의 채널 깊이보다 크기 때문에, 선택 해제된 NAND 메모리 스트링(310)에 있는 중간 더미 메모리 층(307)뿐만 아니라 하부 및 상부 메모리 데크(303 및 305) 양자 모두로 연장되는, 커플링 전위(322)는 다중 데크 3D NAND 메모리 디바이스(301)에서 더 작아진다. 따라서, 프로그램 전압 디스터번스는 다중 데크 3D NAND 메모리 디바이스(301)에서 더 현저해진다. 다른 한편으로, 상부 메모리 데크(305)에 있는 메모리 층(320)을 프로그래밍할 때, 채널 패스 전압(Vpass)이 상부 메모리 데크(305)에 있는 각각의 나머지 메모리 층, 각각의 중간 더미 메모리 층(307), 및 하부 메모리 데크(303)에 있는 각각의 메모리 층에 인가됨으로써, 선택된 NAND 메모리 스트링(308), 특히 이미 프로그래밍된 하부 메모리 데크(303)에 있는 메모리 층에 채널 패스 전압 디스터번스를 야기한다. 채널 패스 전압이 하부 메모리 데크(303)에 있는 각각의 프로그래밍된 메모리 층에 인가되는 지속 시간은 메모리 층 수 증가로 인해 증가하기 때문에, 채널 패스 전압 디스터번스는 다중 데크 3D NAND 메모리 디바이스(301)에서도 더욱 현저해진다.
이하, 도 4 내지 도 7 을 참조하여 상세히 설명되는 바처럼, 본 개시는 다수의 메모리 데크를 갖는 3D 메모리 디바이스를 위한, 특히 3D NAND 메모리 디바이스를 위한 디스터번스(예를 들면, 프로그램 전압 디스터번스 및 채널 패스 전압 디스터번스)가 감소된 신규한 프로그래밍 체계를 제공한다. 도 4는 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스(400)의 예시적인 프로그래밍 체계를 예시한다. 3D NAND 메모리 디바이스(400)의 물리적 구조는 도 3b에 있는 3D NAND 메모리 디바이스(301)의 물리적 구조와 유사하므로 여기에서 자세히 반복되지 않을 수 있다.
도 4에 도시된 바와 같이, 3D NAND 메모리 디바이스(400)는 선택된 NAND 메모리 스트링(402) 및 선택 해제된 NAND 메모리 스트링(404)을 포함한다. NAND 메모리 스트링(402)을 선택하기 위해, 선택 전압(Vtop)이 NAND 메모리 스트링(402)의 드레인 선택 트랜지스터(406)에 인가될 수 있다. 드레인 선택 트랜지스터(406)를 켜기 위해, 선택 전압은 드레인 선택 트랜지스터(406)의 임계 전압보다 큰 임의의 적절한 전압일 수 있다. NAND 메모리 스트링(404)을 선택 해제하기 위해, 선택 해제 전압이 NAND 메모리 스트링(404)의 드레인 선택 트랜지스터(408)에 인가될 수 있다. 드레인 선택 트랜지스터(408)를 끄기 위해, 선택 해제 전압은 0 V 과 같은, 드레인 선택 트랜지스터(408)의 임계 전압보다 작은 임의의 적절한 전압일 수 있다.
도 4에 도시된 바처럼, 3D NAND 메모리 디바이스(400)는 또한 하부 메모리 데크(410), 하부 메모리 데크(410) 위의 상부 메모리 데크(412), 및 하부 메모리 데크(410)와 상부 메모리 데크(412) 사이에 수직으로 있는 중간 더미 메모리 층(414) 세트를 포함한다. 각각의 선택된 그리고 선택 해제된 NAND 메모리 스트링(402 및 404)은 하부 메모리 데크(410)와 상부 메모리 데크(412)를 통해 수직으로 연장될 수 있고 그 교차점에서 메모리 셀을 형성할 수 있다. 일부 실시 형태에서, 3D NAND 메모리 디바이스(400)는 소스 선택 트랜지스터(420)와 하부 메모리 데크(410) 사이에 수직으로 하부 더미 메모리 층(416) 세트, 및 드레인 선택 트랜지스터(406 및 408)와 상부 메모리 데크(412) 사이에 수직으로 상부 더미 메모리 층(418) 세트를 더 포함한다.
3D NAND 메모리 디바이스(400)의 프로그래밍 동작 동안, 하부 메모리 데크(410)에 있는 각각의 메모리 층은 프로그래밍 순서로 먼저 순차적으로 프로그래밍된다. 일부 실시 형태에서, 프로그래밍 순서는 하부 메모리 데크(410)에서, 상향식, 즉 하단 메모리 층에서 상단 메모리 층으로 이다. 임의의 다른 적절한 프로그래밍 순서가 다른 실시 형태에서 적용될 수 있음이 이해된다. 하부 메모리 데크(410)를 프로그래밍하기 위해, 프로그램 전압(Vprogram)이 후속하여 프로그래밍 순서로 각각의 메모리 층에 인가될 수 있고, 제1 채널 패스 전압(Vpass_1)이 하부 메모리 데크(410)에 있는 각각의 나머지 메모리 층에 인가될 수 있다. 프로그램 전압은 메모리 셀의 제어 게이트의 임계 전압보다 클 수 있고 또한 선택된 NAND 메모리 스트링(402)의 메모리 필름(예를 들어, 도 2에 있는 메모리 필름(218)의 ONO 구조)에 전자를 주입할 정도로 충분히 높을 수 있다. 예를 들어, 프로그램 전압은 약 20 V, 이를테면 20 V일 수도 있다. 제1 채널 패스 전압은 선택된 NAND 메모리 스트링(402)의 채널(예를 들어, 도 2에 있는 반도체 채널(220))을 개방하기 위해 메모리 셀의 제어 게이트의 임계 전압보다 클 수 있다. 일부 실시 형태에서, 제1 채널 패스 전압은 프로그램 전압보다 더 작다. 예를 들어, 제1 채널 패스 전압은 약 8V, 9V 또는 10 V, 이를테면 8 V, 9 V, 또는 10 V일 수도 있다. 일부 실시 형태에서, 하부 메모리 데크(410)를 위한 프로그래밍 체계는 도 3b에 있는 3D NAND 메모리 디바이스(301)의 하부 메모리 데크(303)에 대한 프로그래밍 체계와 실질적으로 유사할 수 있다는 것이 이해된다.
3D NAND 메모리 디바이스(400)의 프로그래밍 동작 동안, 메모리 데크(410 및 412)의 프로그래밍 순서가 상향식이라고 가정하면, 상부 메모리 데크(412)에 있는 각각의 메모리 층이 프로그래밍 순서로 그 후 순차적으로 프로그래밍된다. 일부 실시 형태에서, 프로그래밍 순서는 상부 메모리 데크(412)에서, 상향식, 즉 하단 메모리 층에서 상단 메모리 층으로 이다. 임의의 다른 적절한 프로그래밍 순서가 다른 실시 형태에서 적용될 수 있음이 이해된다. 상부 메모리 데크(412)를 프로그래밍하기 위해, 프로그램 전압(Vprogram)이 후속하여 프로그래밍 순서로 각각의 메모리 층(422)에 인가될 수 있고, 제1 채널 패스 전압(Vpass_1)이 상부 메모리 데크(412)에 있는 각각의 나머지 메모리 층에 인가될 수 있다. 상부 메모리 데크(305)를 프로그래밍하는 동안 하부 메모리 데크(303)에 있는 각각의 프로그래밍된 메모리 층에 동일한 채널 패스 전압이 인가되어, 상부 메모리 데크(412)에 있는 메모리 층(422)을 프로그래밍하는 도 3b에서 상술한 상부 메모리 데크(305)를 위한 전통적 프로그래밍 방식과 상이하게, 제1 채널 패스 전압보다 작은 제2 채널 패스 전압이 하부 메모리 데크(410)에 있는 각각의 프로그래밍된 메모리 층에 인가된다. 도 4에 도시된 바와 같이, 제2 채널 패스 전압은 약 0 V, 이를테면 0 V일 수 있다. 상부 메모리 데크(412)를 프로그래밍할 때 하부 메모리 데크(410)에 있는 프로그래밍된 메모리 층에 감소된 채널 패스 전압(예를 들어, 0 V)을 인가함으로써, 선택된 NAND 메모리 스트링(402)에 대한 채널 패스 전압 디스터번스가 감소될 수 있다.
다른 한편으로, 채널 패스 전압이 메모리 셀의 제어 게이트의 임계 전압보다 아래(예를 들어, 0 V)로 감소될 때, 선택 해제된 NAND 메모리 스트링(404)에서의 부분 커플링 전위(424)는 하부 메모리 데크(410)로 연장될 수 없다. 도 3b에 있는 선택 해제된 NAND 메모리 스트링(310)에서 하부 및 상부 메모리 데크(303 및 305) 양자 모두로 연장되는 커플링 전위(322)와 비교하여, 일부 실시 형태에 따라, 수직 방향으로 부분 커플링 전위(424)의 크기(dimension)가 감소된다. 결과적으로, 부분 커플링 전위(424)의 강도가 증가되어, 선택 해제된 NAND 메모리 스트링(404)에 대한 프로그램 전압 디스터번스를 억제할 수 있다.
일부 실시 형태에서, 상부 메모리 데크(412)를 프로그래밍할 때 하부 메모리 데크(410)와 상부 메모리 데크(412) 사이의 누설 전류를 감소시키기 위해, 메모리 셀의 제어 게이트의 임계 전압보다 작은 컷오프 전압이 중간 더미 메모리 층(414) 중 적어도 하나의 중간 더미 메모리 층의 제어 게이트에 인가되어 제어 게이트를 끈다. 일부 실시 형태에 따르면, 컷오프 전압은 약 0 V, 이를테면 0 V이다. 도 4에 도시된 바와 같이, 컷오프 전압(예를 들어, 0 V)이 가장 낮은 중간 더미 메모리층(426)에 인가될 수 있다. 일부 실시 형태에서, 가장 낮은 중간 더미 메모리 층(426)에는 먼저 (임계 전압보다 높은) 프로그램 전압이 인가된 다음 (임계 전압보다 낮은) 컷오프 전압으로 스위칭되어 그의 제어 게이트를 끈다. 일부 실시 형태에서, 컷오프 전압이 둘 이상의 중간 더미 메모리 층(414)에 인가된다.
일부 실시 형태에 따르면, 전압 세트가 가장 낮은 중간 더미 메모리 층(426)과 같은 적어도 하나의 더미 메모리 층 위의 중간 더미 메모리 층(414) 세트에 인가된다. 선택 해제된 NAND 메모리 스트링(404)에서 CHE 효과를 피하기 위해, 전압 세트는 제1 채널 패스 전압(Vpass_1 )에서 컷오프 전압(예를 들어, 0 V)으로 점진적으로 감소할 수 있다. 도 4에 도시된 바와 같이, 중간 더미 메모리 층(414) 중 가장 높은 중간 더미 메모리 층에 인가되는 전압(Vdmy_middle_n3)은 제1 채널 패스 전압과 공칭적으로 같거나 약간 작을 수 있고, 가장 낮은 중간 더미 메모리 층(426)에 인가되는 전압은 약 0 V, 이를테면 0 V일 수 있다. 인접한 중간 더미 메모리 층(414) 사이의 전압 오프셋은 동일하거나 상이할 수 있다. 일부 실시 형태에서, 컷오프 전압보다 높은 전압 기울기를 형성하기 위해, 컷오프 전압이 인가되는 것 위에 적어도 2개의 중간 더미 메모리 층(414)이 존재한다.
2개의 메모리 데크를 갖는 3D NAND 메모리 디바이스(400)와 관련하여 전술한 프로그래밍 체계는 2개 초과의 메모리 데크를 갖는 3D NAND 메모리 디바이스로 연장될 수 있다. 예를 들어, 도 5a 및 도 5b는 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스(500)의 다른 예시적인 프로그래밍 체계를 예시한다. 도 5a 및 도 5b에 도시된 바와 같이, 3D NAND 메모리 디바이스(500)는 수직 방향으로 하부 메모리 데크(502), 하부 메모리 데크(502) 위의 중간 메모리 데크(504), 중간 메모리 데크(504) 위의 상부 메모리 데크(506)를 포함한다. 3D NAND 메모리 디바이스(500)는 하부 메모리 데크(502)와 중간 메모리 데크(504) 사이에 수직으로 제1 중간 더미 메모리 층(508) 세트, 그리고 중간 메모리 데크(504)와 상부 메모리 데크(506) 사이에 수직으로 제2 중간 더미 메모리 층(510) 세트를 더 포함할 수 있다. 3D NAND 메모리 디바이스(500)의 나머지 물리적 구성 요소는 도 4에 있는 3D NAND 메모리 디바이스(400)의 대응 부분과 유사하므로, 여기에서 자세히 반복되지 않을 수 있다.
3D NAND 메모리 디바이스(500)의 프로그래밍 동작 동안, 하부 메모리 데크(502)에 있는 각각의 메모리 층은 프로그래밍 순서로 먼저 순차적으로 프로그래밍된다. 하부 메모리 데크(502)를 위한 프로그래밍 체계는 도 4에 있는 3D NAND 메모리 디바이스(400)의 하부 메모리 데크(410)를 위한 프로그래밍 체계와 실질적으로 유사할 수 있으므로, 여기서 자세히 반복되지 않을 수 있다는 것이 이해된다. 메모리 데크(502, 504 및 506)의 프로그래밍 순서가 상향식이라고 가정하면, 3D NAND 메모리 디바이스(500)의 프로그래밍 동작 동안, 중간 메모리 데크(504)에 있는 각각의 메모리 층이 프로그래밍 순서로, 예를 들어, 상향식으로 그 후 순차적으로 프로그래밍된다. 중간 메모리 데크(504)에 있는 메모리 층(512)을 프로그래밍하기 위해, 프로그램 전압(Vprogram)이 메모리 층(512)에 인가될 수 있고, 제1 채널 패스 전압(Vpass_1)이 메모리 층(512) 위에 있는 중간 메모리 데크(504) 내 각각의 나머지 메모리 층에 인가될 수 있고, 제2 채널 패스 전압(Vpass_2) 이 메모리 층(512) 아래에 있는 중간 메모리 데크(504) 내 각각의 나머지 메모리 층에 인가될 수 있다. 일부 실시 형태에서, 중간 메모리 데크(504)를 프로그래밍할 때, 제1 채널 패스 전압이 상부 메모리 데크(506)에 있는 각각의 메모리 층 및 각각의 제2 중간 더미 메모리 층(510)에도 인가된다. 제1 채널 패스 전압(Vpass_1)은 제2 채널 패스 전압(Vpass_2)과 공칭적으로 동일할 수 있다.
중간 메모리 데크(504)에 있는 메모리 층(512)을 프로그래밍하기 위해, 일부 실시 형태에 따르면, 제1 및 채널 패스 전압보다 작은 제3 채널 패스 전압이 하부 메모리 데크(502)에 있는 각각의 프로그램된 메모리 층에 인가된다. 제3 채널 패스 전압은 약 0 V, 이를테면 0 V일 수 있다. 중간 메모리 데크(504)를 프로그래밍할 때 하부 메모리 데크(502)에 있는 프로그래밍된 메모리 층에 감소된 채널 패스 전압(예를 들어, 0 V)을 인가함으로써, 선택된 NAND 메모리 스트링(402)에 대한 채널 패스 전압 디스터번스 및 선택 해제된 NAND 메모리 스트링(404)에 대한 프로그램 전압 디스터번스 양자 모두가 도 4와 관련하여 위에서 상세히 설명된 바처럼 감소될 수 있다.
일부 실시 형태에서, 중간 메모리 데크(504)를 프로그래밍할 때 하부 메모리 데크(502)와 중간 메모리 데크(504) 사이의 누설 전류를 감소시키기 위해, 메모리 셀의 제어 게이트의 임계 전압보다 작은 컷오프 전압이 제1 중간 더미 메모리 층(508) 중 적어도 하나의 제1 중간 더미 메모리 층(예를 들어, 가장 낮은 제1 중간 더미 메모리 층(514))의 제어 게이트에 인가되어 제어 게이트를 끈다. 컷오프 전압은 약 0 V, 이를테면 0 V일 수 있다. 선택 해제된 NAND 메모리 스트링(404)에서 CHE 효과를 피하기 위해, 제2 채널 패스 전압(Vpass_2)에서 컷오프 전압(예를 들어, 0 V)으로 점진적으로 감소하는 전압 세트가 적어도 하나의 제1 중간 더미 메모리 층(예를 들어, 가장 낮은 제1 중간 더미 메모리 층(514)) 위의 제1 중간 더미 메모리 층(508) 세트에 인가될 수 있다.
유사하게, 도 5b에서, 3D NAND 메모리 디바이스(500)의 프로그래밍 동작 동안, 상부 메모리 데크(506)에 있는 각각의 메모리 층은 프로그래밍 순서로, 예를 들어, 상향식으로, 그 후 순차적으로 프로그래밍된다. 상부 메모리 데크(506)에 있는 메모리 층(516)을 프로그래밍하기 위해, 프로그램 전압(Vprogram)이 메모리 층(516)에 인가될 수 있고, 제1 채널 패스 전압(Vpass_1)이 상부 메모리 데크(506)에 있는 각각의 나머지 메모리 층에 인가될 수 있고, 제3 채널 패스 전압(예를 들어, 0 V)가 하부 및 중간 메모리 데크(502 및 504)에 있는 각각의 프로그래밍된 메모리 층에 그리고 각각의 제1 중간 더미 메모리 층(508)에 인가될 수 있다. 일부 실시 형태에서, 메모리 셀의 제어 게이트의 임계 전압보다 작은 제3 채널 패스 전압을 하부 및 중간 메모리 데크(502 및 504)에 있는 각각의 메모리 층에 인가함으로써, 부분 커플링 전위(515)가 선택 해제된 NAND 메모리 스트링(404)에서 추가로 제한될 수 있고 중간 및 하부 메모리 데크(504 및 502)로 연장될 수 없다.
일부 실시 형태에서, 상부 메모리 데크(506)를 프로그래밍할 때 중간 메모리 데크(504)와 상부 메모리 데크(506) 사이의 누설 전류를 감소시키기 위해, 컷오프 전압이 제2 중간 더미 메모리 층(510) 중 적어도 하나의 제2 중간 더미 메모리 층(예를 들어, 가장 낮은 제2 중간 더미 메모리 층(518))의 제어 게이트에 인가되어 제어 게이트를 끈다. 선택 해제된 NAND 메모리 스트링(404)에서 CHE 효과를 피하기 위해, 제1 채널 패스 전압(Vpass_1)에서 컷오프 전압(예를 들어, 0 V)으로 점진적으로 감소하는 전압 세트가 적어도 하나의 제2 중간 더미 메모리 층(예를 들어, 가장 낮은 제2 중간 더미 메모리 층(518)) 위의 제2 중간 더미 메모리 층(510) 세트에 인가될 수 있다.
도 4, 도 5a, 및 도 5b에서 2개 또는 3개의 메모리 데크를 갖는 3D NAND 메모리 디바이스와 관련하여 위에 설명한 프로그래밍 체계는 n개의 메모리 데크를 갖는 임의의 3D NAND 메모리 디바이스로 연장될 수 있으며, 여기서 n 은 1보다 큰 양의 정수(positive integer)이다. 예를 들어, 도 6 은 본 개시의 일부 실시 형태에 따른, 다중 데크 3D NAND 메모리 디바이스(600)를 위한 또 다른 예시적인 프로그래밍 체계를 예시한다. 도 6에 도시된 바와 같이, 3D NAND 메모리 디바이스(600)는 수직 방향으로 n개의 메모리 데크(예를 들어, MD 1, ..., MD i-1, MD i, ..., MD n)를 포함한다. 3D NAND 메모리 디바이스(600)는 k개 세트의 중간 더미 메모리 층(예를 들어, DM 1, ..., DM i-1, DM i, ..., DM k)을 더 포함할 수 있으며, 이들 각각은 2개의 인접한 메모리 데크 사이에 수직으로 있다. 3D NAND 메모리 디바이스(600)의 나머지 물리적 구성 요소는 도 4에 있는 3D NAND 메모리 디바이스(400)의 대응 부분과 유사하므로, 여기에서 자세히 반복되지 않을 수 있다.
n 개 메모리 데크의 프로그래밍 순서가 상향식이라고 가정하면, 3D NAND 메모리 디바이스(600)의 프로그래밍 동작 동안, MD 1(가장 낮은 메모리 데크)에 있는 각각의 메모리 층이 프로그래밍 순서로 제1 순차적으로 프로그래밍된다. MD 1을 위한 프로그래밍 체계는 도 4에 있는 3D NAND 메모리 디바이스(400)의 하부 메모리 데크(410)에 대한 프로그래밍 체계와 실질적으로 유사할 수 있으므로, 여기서 자세히 반복되지 않을 수 있다는 것이 이해된다. 도 6에 도시된 바와 같이, MD i(즉, MD 1위의 임의의 메모리 데크)에 있는 메모리 층(602)을 프로그래밍할 때, 프로그램 전압(Vprogram)이 메모리 층(602)에 인가될 수 있고, 채널 패스 전압(Vpass)이 MD i 에 있는 각각의 나머지 메모리 층에 그리고 MD i+1 내지 MD n(즉, MD i 위의 임의의 메모리 데크)에 있는 각각의 메모리 층에 인가될 수 있다. 일부 실시 형태에서, MD i 를 프로그래밍할 때, 0 V 전압이 MD 1 내지 MD i-1(즉, MD i 아래의 임의의 메모리 데크)에 있는 각각의 메모리 층에 그리고 각각의 DM 1 내지 DM i-1(즉, MD i-1 아래의 임의의 중간 더미 메모리 층)에 인가된다. 결과적으로, 부분 커플링 전위(604)는 MD 1 내지 MD i-1(즉, MD i 아래의 임의의 메모리 데크)로 연장될 수 없다. MD i를 프로그래밍할 때 MD 1 내지 MD i-1에 있는 프로그래밍된 메모리 층에 0 V 전압을 인가함으로써, 선택된 NAND 메모리 스트링(402)에 대한 채널 패스 전압 디스터번스 및 선택 해제된 NAND 메모리 스트링(404)에 대한 프로그램 전압 디스터번스 양자 모두가 도 4와 관련하여 위에서 상세히 설명된 바처럼 감소될 수 있다.
일부 실시 형태에서, MD i 를 프로그래밍 때 MD i 와 MD i-1 사이의 누설 전류를 감소시키기 위해, 0 V 전압이 DM i 중 적어도 하나 (예를 들어, 가장 낮은 DM i (606))의 제어 게이트에 인가되어 제어 게이트를 끈다. 선택 해제된 NAND 메모리 스트링 (404)에서 CHE 효과를 피하기 위해, 채널 패스 전압(Vpass)에서 0 V로 점진적으로 감소하는 전압 세트가 적어도 하나의 DM i(예를 들어, 가장 낮은 DM i (606))위의 DM i에 인가될 수 있다. 일부 실시 형태에서, 0 V 컷오프 전압이 DM 1 내지 DM i 중 어느 하나(즉, MD i 아래의 임의의 중간 더미 메모리 층)에 인가될 수도 있다는 것이 이해된다.
도 7 은 본 개시의 일부 실시 형태에 따른, 3D 메모리 디바이스를 동작시키기 위한 예시적인 방법(700)의 플로우차트이다. 도 7에 도시된 3D 메모리 디바이스의 예는 도 4, 5a, 5b, 및 6에 각각 도시된 3D NAND 메모리 디바이스(400, 500 및 600)를 포함한다. 방법(700)에 도시된 동작은 모든 것을 망라한 것은 아니고 예시된 동작 중 어느 것 전에, 후에, 또는 사이에 다른 동작이 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있거나, 또는 도 7에 도시된 것과 상이한 순서로 수행될 수도 있다.
도 7을 참조하면, 방법(700)은 동작(702)에서 시작하고, 여기서 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층이 프로그래밍된다. 제1 프로그래밍은 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하는 것을 포함한다. 일부 실시 형태에서, 제1 프로그래밍 동작은 워드 라인(118)을 통해 주변 회로(104)(예를 들어, 워드 라인 구동 회로(122))에 의해 수행된다.
방법(700)은 도 7에 예시된 바와 같이 동작(704)으로 진행하고, 여기서 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층이 프로그래밍된다. 제2 프로그래밍은 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 또한 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하는 것을 포함한다. 일부 실시 형태에서, 제2 프로그래밍은 더미 메모리 층 중 적어도 하나의 더미 메모리 층의 제어 게이트에 제어 게이트의 임계 전압보다 작은 컷오프 전압을 인가하여 제어 게이트를 끄는 것을 더 포함한다. 일부 실시 형태에 따르면, 제2 채널 패스 전압 및 컷오프 전압 각각은 0 V이다. 일부 실시 형태에서, 제2 프로그래밍 동작은 워드 라인(118)을 통해 주변 회로(104)(예를 들어, 워드 라인 구동 회로(122))에 의해 제1 프로그래밍 동작 후에 수행된다.
방법(700)은 도 7에 예시된 바와 같이 동작(706)으로 진행하고, 여기서 제1 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 전압을 인가하여 제1 NAND 메모리 스트링을 선택한다. 방법(700)은 도 7에 예시된 바와 같이 동작(708)으로 진행하고, 여기서 제2 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 해제 전압을 인가하여 제2 NAND 메모리 스트링을 선택 해제한다. 일부 실시 형태에서, 제1 채널 패스 전압이 제2 메모리 데크에 있는 각각의 나머지 메모리 층에 인가되고, 제2 채널 패스 전압이 제1 메모리 데크에 있는 각각의 메모리 층에 인가되어, 선택 해제된 제2 NAND 메모리 스트링에서의 부분 커플링 전위가 제1 메모리 데크로 연장되지 않는다. 일부 실시 형태에서, 선택 및 선택 해제 동작은 비트 라인(116)을 통해 주변 회로(104)(예를 들어, 비트 라인 구동 회로(124))에 의해 수행된다.
본 개시의 일 양태에 따르면, 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 3D 메모리 디바이스는 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크를 포함한다. 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층이 제1 프로그래밍된다. 제1 프로그래밍은 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하는 것을 포함한다. 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층이 제2 프로그래밍된다. 제2 프로그래밍은 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하는 것을 더 포함한다.
일부 실시 형태에서, 3D 메모리 디바이스는 제1 메모리 데크와 제2 메모리 데크 사이의 제3 메모리 데크 및 제1 메모리 데크와 제3 메모리 데크 사이의 복수의 더미 메모리 층을 수직 방향으로 포함한다. 일부 실시 형태에 따르면, 제2 프로그래밍은 더미 메모리 층 및 제3 메모리 데크에 있는 메모리 층 각각에 제2 채널 패스 전압을 인가하는 것을 더 포함한다.
일부 실시 형태에서, 제2 채널 패스 전압은 약 0 V이다.
일부 실시 형태에서, 3D 메모리 디바이스는 각각이 복수의 메모리 데크를 통해 수직으로 연장되고 각각이 드레인 선택 트랜지스터를 포함하는 복수의 NAND 메모리 스트링을 포함한다. NAND 메모리 스트링 중 제1 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 전압이 인가되어 제1 NAND 메모리 스트링을 선택할 수 있다. NAND 메모리 스트링 중 제2 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 해제 전압이 인가되어 제2 NAND 메모리 스트링을 선택 해제할 수 있다. 일부 실시 형태에서, 제1 채널 패스 전압이 제2 메모리 데크에 있는 각각의 나머지 메모리 층에 인가되고, 제2 채널 패스 전압이 제1 메모리 데크에 있는 각각의 메모리 층에 인가되어, 선택 해제된 제2 NAND 메모리 스트링에서의 부분 커플링 전위가 제1 메모리 데크로 연장되지 않는다.
일부 실시 형태에서, 3D 메모리 디바이스는 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이의 복수의 더미 메모리 층을 더 포함한다. 더미 메모리 층 중 적어도 하나의 더미 메모리 층의 제어 게이트에 제어 게이트의 임계 전압보다 작은 컷오프 전압을 인가하여 제어 게이트를 끌 수 있다. 전압 세트는 적어도 하나의 더미 메모리 층 위의 더미 메모리 층 세트에 인가될 수 있다. 일부 실시 형태에서, 전압 세트는 제1 채널 패스 전압에서 컷오프 전압으로 점진적으로 감소한다. 일부 실시 형태에서, 컷오프 전압은 약 0 V이다. 일부 실시 형태에 따르면, 적어도 하나의 더미 메모리 층은 더미 메모리 층 중 가장 낮은 것을 포함한다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스를 동작시키는 방법이 개시된다. 3D 메모리 디바이스는 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크, 및 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이에 복수의 제1 더미 메모리 층을 포함한다. 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층이 제1 프로그래밍된다. 제1 프로그래밍은 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 채널 패스 전압을 인가하는 것을 포함한다. 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층이 제2 프로그래밍된다. 제2 프로그래밍은 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 채널 패스 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 또한 제1 더미 메모리 층 중 적어도 하나에 0 V 전압을 인가하는 것을 포함한다. 제2 프로그래밍은 또한 제1 메모리 데크에 있는 각각의 메모리 층에 0 V 전압을 인가하는 것을 더 포함한다.
일부 실시 형태에서, 전압 세트는 적어도 하나의 제1 더미 메모리 층 위의 제1 더미 메모리 층 세트에 인가된다. 전압 세트는 채널 패스 전압에서 약 0 V로 점진적으로 감소할 수 있다.
일부 실시 형태에서, 적어도 하나의 제1 더미 메모리 층은 제1 더미 메모리 층 중 가장 낮은 것을 포함한다.
일부 실시 형태에서, 3D 메모리 디바이스는 제1 메모리 데크와 제2 메모리 데크 사이의 제3 메모리 데크 및 제1 메모리 데크와 제3 메모리 데크 사이의 복수의 제2 더미 메모리 층을 수직 방향으로 포함한다. 제2 더미 메모리 층 및 제3 메모리 데크에 있는 메모리 층 각각에 0 V 전압이 인가될 수 있다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스는 주변 회로 및 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크를 포함한다. 주변 회로는 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍한 다음, 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하도록 구성된다. 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하고, 제1 메모리 데크에 있는 각각의 메모리 층에 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하도록 구성된다.
일부 실시 형태에서, 3D 메모리 디바이스는 제1 메모리 데크와 제2 메모리 데크 사이의 제3 메모리 데크 및 제1 메모리 데크와 제3 메모리 데크 사이의 복수의 더미 메모리 층을 수직 방향으로 포함한다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 더미 메모리 층 및 제3 메모리 데크에 있는 메모리 층 각각에 제2 채널 패스 전압을 인가하도록 구성될 수 있다. 일부 실시 형태에서, 제2 채널 패스 전압은 약 0 V이다.
일부 실시 형태에서, 3D 메모리 디바이스는 각각이 복수의 메모리 데크를 통해 수직으로 연장되고 드레인 선택 트랜지스터를 포함하는 복수의 NAND 메모리 스트링을 포함한다. 주변 회로는 또한, NAND 메모리 스트링 중 제1 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 전압을 인가하여 제1 NAND 메모리 스트링을 선택하고, NAND 메모리 스트링 중 제2 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 해제 전압을 인가하여 제2 NAND 메모리 스트링을 선택 해제하도록 구성될 수 있다.
일부 실시 형태에서, 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 제2 메모리 데크에 있는 각각의 나머지 메모리 층에 제1 채널 패스 전압을 인가하고, 제1 메모리 데크에 있는 각각의 메모리 층에 제2 채널 패스 전압을 인가하여, 선택 해제된 제2 NAND 메모리 스트링에서의 부분 커플링 전위가 제1 메모리 데크로 연장되지 않게 구성된다.
일부 실시 형태에서, 3D 메모리 디바이스는 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이의 복수의 더미 메모리 층을 더 포함한다. 주변 회로는 또한, 더미 메모리 층 중 적어도 하나의 더미 메모리 층의 제어 게이트에 제어 게이트의 임계 전압보다 작은 컷오프 전압을 인가하여 제어 게이트를 끄도록 구성된다. 일부 실시 형태에서, 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 적어도 하나의 더미 메모리 층 위의 더미 메모리 층 세트에 전압 세트를 인가하도록 구성된다. 전압 세트는 제1 채널 패스 전압에서 컷오프 전압으로 점진적으로 감소할 수 있다. 일부 실시 형태에 따르면, 컷오프 전압은 약 0 V이다. 일부 실시 형태에서, 적어도 하나의 더미 메모리 층은 더미 메모리 층 중 가장 낮은 것을 포함한다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스는 주변 회로, 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크, 및 수직 방향으로 제1 메모리 데크와 제2 메모리 데크 사이에 복수의 제1 더미 메모리 층을 포함한다. 주변 회로는 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍한 다음, 제1 메모리 데크 위의 복수의 메모리 데크 중 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하도록 구성된다. 제1 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제1 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 프로그램 전압보다 작은 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제2 메모리 데크에서 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 채널 패스 전압을 인가하도록 구성된다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위하여, 주변 회로는 또한, 제1 더미 메모리 층 중 적어도 하나에 0 V 전압을 인가하고, 제1 메모리 데크에 있는 각각의 메모리 층에 0 V 전압을 인가하도록 구성된다.
일부 실시 형태에서, 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 적어도 하나의 제1 더미 메모리 층 위의 제1 더미 메모리 층 세트에 전압 세트를 인가하도록 구성된다. 일부 실시 형태에서, 전압 세트는 채널 패스 전압에서 약 0 V로 점진적으로 감소한다.
일부 실시 형태에서, 적어도 하나의 제1 더미 메모리 층은 제1 더미 메모리 층 중 가장 낮은 것을 포함한다.
일부 실시 형태에서, 3D 메모리 디바이스는 제1 메모리 데크와 제2 메모리 데크 사이의 제3 메모리 데크 및 제1 메모리 데크와 제3 메모리 데크 사이의 복수의 제2 더미 메모리 층을 수직 방향으로 포함한다. 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 주변 회로는 또한, 제2 더미 메모리 층 및 제3 메모리 데크에 있는 메모리 층 각각에 0 V 전압을 인가하도록 구성될 수 있다.
특정 실시 형태에 대한 전술한 설명은 본 개시의 일반적인 성격을 드러내어, 다른 이들이, 당해 분야의 기술 내의 지식을 적용함으로써, 과도한 실험 없이, 본 개시의 일반 개념으로부터 벗어남이 없이, 다양한 응용을 위해 그러한 특정 실시형태를 손쉽게 수정 및/또는 적응시킬 수 있을 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여 개시된 실시 형태의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 기술용어는 제한이 아닌 설명의 목적을 위한 것이므로, 본 명세서의 기술용어 또는 어법은 교시 및 지침에 비추어 숙련된 기술자에 의해 해석될 수 있다는 것을 이해해야 한다.
본 개시의 실시 형태는 특정 기능의 구현 및 이들의 관계를 예시하는 기능적 빌딩 블록(building block)의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의상 본 명세서에서 임의로 정의되었다. 지정된 기능과 그의 관계가 적절하게 수행되는 한 대체 경계가 정의될 수 있다.
개요 및 요약 섹션은 본 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시 형태가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위는 전술한 예시적인 실시 형태 중 어느 것에 의해서도 제한되는 것이 아니라, 이하의 청구범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원(3D) 메모리 디바이스를 동작시키는 방법으로서,
    상기 3D 메모리 디바이스는 각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크를 포함하고, 상기 방법은,
    상기 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 제1 프로그래밍하는 단계 ― 상기 제1 프로그래밍하는 것은 상기 제1 메모리 데크에서 상기 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 상기 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하는 것을 포함함 ― 와,
    상기 복수의 메모리 데크 중 상기 제1 메모리 데크 위의 제2 메모리 데크에 있는 각각의 메모리 층을 제2 프로그래밍하는 단계 ― 상기 제2 프로그래밍하는 것은, (i) 상기 제2 메모리 데크에서 상기 메모리 층에 상기 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 상기 제1 채널 패스 전압을 인가하는 것과, (ii) 상기 제1 메모리 데크에 있는 각각의 메모리 층에 상기 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하는 것을 포함함 ― 를 포함하고,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 제2 메모리 데크 사이의 복수의 더미 메모리 층을 포함하고, 상기 제2 프로그래밍하는 것은 상기 더미 메모리 층에 상기 제2 채널 패스 전압을 인가하는 것을 더 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 복수의 더미 메모리 층 사이의 제3 메모리 데크를 포함하고, 상기 제2 프로그래밍하는 것은 상기 제3 메모리 데크에 있는 메모리 층 각각에 상기 제2 채널 패스 전압을 인가하는 것을 더 포함하는,
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 채널 패스 전압은 0 V인,
    방법.
  4. 제1항 또는 제2항에 있어서,
    상기 3D 메모리 디바이스는 각각이 상기 복수의 메모리 데크를 통해 수직으로 연장되고 각각이 드레인 선택 트랜지스터를 포함하는 복수의 NAND 메모리 스트링을 포함하고, 상기 방법은,
    상기 NAND 메모리 스트링 중 제1 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 전압을 인가하여 상기 제1 NAND 메모리 스트링을 선택하는 단계와,
    상기 NAND 메모리 스트링 중 제2 NAND 메모리 스트링의 드레인 선택 트랜지스터에 선택 해제 전압을 인가하여 상기 제2 NAND 메모리 스트링을 선택 해제하는 단계를 더 포함하는,
    방법.
  5. 제4항에 있어서,
    상기 제2 프로그래밍하는 것은, 선택 해제된 제2 NAND 메모리 스트링에서의 부분 커플링 전위가 상기 제1 메모리 데크로 연장되지 않도록, 상기 제2 메모리 데크에 있는 각각의 나머지 메모리 층에 상기 제1 채널 패스 전압을 인가하고 상기 제1 메모리 데크에 있는 각각의 메모리 층에 상기 제2 채널 패스 전압을 인가하는 것을 더 포함하는,
    방법.
  6. 제1항에 있어서,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 제2 메모리 데크 사이에 복수의 더미 메모리 층을 더 포함하고, 상기 제2 프로그래밍하는 것은 상기 복수의 더미 메모리 층 중 적어도 하나의 더미 메모리 층의 제어 게이트에 상기 제어 게이트의 임계 전압보다 작은 컷오프 전압을 인가하여 상기 제어 게이트를 끄는 것을 더 포함하는,
    방법.
  7. 제6항에 있어서,
    상기 제2 프로그래밍하는 것은 상기 적어도 하나의 더미 메모리 층 위의 더미 메모리 층의 세트에 전압 세트를 인가하는 것을 더 포함하는,
    방법.
  8. 제7항에 있어서,
    상기 전압 세트는 상기 제1 채널 패스 전압에서 상기 컷오프 전압으로 점진적으로 감소하는,
    방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 컷오프 전압은 0 V인,
    방법.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 적어도 하나의 더미 메모리 층은 상기 복수의 더미 메모리 층 중 가장 낮은 것을 포함하는,
    방법.
  11. 3차원(3D) 메모리 디바이스로서,
    각각이 수직 방향으로 복수의 메모리 층을 포함하는 복수의 메모리 데크와,
    상기 복수의 메모리 데크 중 제1 메모리 데크에 있는 각각의 메모리 층을 제1 프로그래밍한 다음, 상기 복수의 메모리 데크 중 상기 제1 메모리 데크 위의 제2 메모리 데크에 있는 각각의 메모리 층을 제2 프로그래밍하도록 구성된 주변 회로를 포함하되,
    상기 제1 메모리 데크에 있는 각각의 메모리 층을 상기 제1 프로그래밍하기 위해, 상기 주변 회로는 또한 상기 제1 메모리 데크에서 상기 메모리 층에 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 상기 프로그램 전압보다 작은 제1 채널 패스 전압을 인가하도록 구성되고,
    상기 제2 메모리 데크에 있는 각각의 메모리 층을 상기 제2 프로그래밍하기 위해, 상기 주변 회로는 또한,
    상기 제2 메모리 데크에서 상기 메모리 층에 상기 프로그램 전압을 인가하고 각각의 나머지 메모리 층에 상기 제1 채널 패스 전압을 인가하고,
    상기 제1 메모리 데크에 있는 각각의 메모리 층에 상기 제1 채널 패스 전압보다 작은 제2 채널 패스 전압을 인가하도록 구성되고,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 제2 메모리 데크 사이의 복수의 더미 메모리 층을 포함하고, 상기 제2 프로그래밍하는 것은 상기 더미 메모리 층에 상기 제2 채널 패스 전압을 인가하는 것을 더 포함하고,
    상기 제2 메모리 데크에 있는 각각의 메모리 층을 상기 제2 프로그래밍하기 위해, 상기 주변 회로는 또한, 상기 더미 메모리 층에 상기 제2 채널 패스 전압을 인가하도록 구성되는,
    3차원(3D) 메모리 디바이스.
  12. 제11항에 있어서,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 복수의 더미 메모리 층 사이의 제3 메모리 데크를 포함하고,
    상기 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 상기 주변 회로는 또한, 상기 제3 메모리 데크에 있는 메모리 층 각각에 상기 제2 채널 패스 전압을 인가하도록 구성되는,
    3차원(3D) 메모리 디바이스.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 채널 패스 전압은 0 V인,
    3차원(3D) 메모리 디바이스
  14. 제11항 또는 제12항에 있어서,
    상기 3D 메모리 디바이스는 각각이 상기 복수의 메모리 데크를 통해 수직으로 연장되고 드레인 선택 트랜지스터를 포함하는 복수의 NAND 메모리 스트링을 포함하고,
    상기 주변 회로는 또한,
    상기 NAND 메모리 스트링 중 제1 NAND 메모리 스트링의 상기 드레인 선택 트랜지스터에 선택 전압을 인가하여 상기 제1 NAND 메모리 스트링을 선택하고;
    상기 NAND 메모리 스트링 중 제2 NAND 메모리 스트링의 상기 드레인 선택 트랜지스터에 선택 해제 전압을 인가하여 상기 제2 NAND 메모리 스트링을 선택 해제하도록 구성되는,
    3차원(3D) 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 상기 주변 회로는 또한, 선택 해제된 제2 NAND 메모리 스트링에서의 부분 커플링 전위가 상기 제1 메모리 데크로 연장되지 않도록, 상기 제2 메모리 데크에 있는 각각의 나머지 메모리 층에 상기 제1 채널 패스 전압을 인가하고 상기 제1 메모리 데크에 있는 각각의 메모리 층에 상기 제2 채널 패스 전압을 인가하도록 구성되는,
    3차원(3D) 메모리 디바이스.
  16. 제11항에 있어서,
    상기 3D 메모리 디바이스는 상기 수직 방향으로 상기 제1 메모리 데크와 상기 제2 메모리 데크 사이의 복수의 더미 메모리 층을 더 포함하고,
    상기 주변 회로는 또한, 상기 복수의 더미 메모리 층 중 적어도 하나의 더미 메모리 층의 제어 게이트에 상기 제어 게이트의 임계 전압보다 작은 컷오프 전압을 인가하여 상기 제어 게이트를 끄도록 구성되는,
    3차원(3D) 메모리 디바이스.
  17. 제16항에 있어서,
    상기 제2 메모리 데크에 있는 각각의 메모리 층을 프로그래밍하기 위해, 상기 주변 회로는 또한, 상기 적어도 하나의 더미 메모리 층 위의 더미 메모리 층의 세트에 전압 세트를 인가하도록 구성되는,
    3차원(3D) 메모리 디바이스.
  18. 제17항에 있어서,
    상기 전압 세트는 상기 제1 채널 패스 전압에서 상기 컷오프 전압으로 점진적으로 감소하는,
    3차원(3D) 메모리 디바이스.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컷오프 전압은 0 V인,
    3차원(3D) 메모리 디바이스.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 적어도 하나의 더미 메모리 층은 상기 복수의 더미 메모리 층 중 가장 낮은 것을 포함하는,
    3차원(3D) 메모리 디바이스.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
KR102640187B1 (ko) * 2019-10-31 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 소자 및 제어 방법
KR102663008B1 (ko) * 2019-11-14 2024-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로그래밍 프로세스를 수행하는 방법 및 관련 메모리 디바이스
KR102671178B1 (ko) * 2020-02-06 2024-06-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스를 프로그래밍하는 방법 및 관련된 3d 메모리 디바이스
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
JP7326582B2 (ja) * 2020-02-10 2023-08-15 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
WO2021181455A1 (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN111370046B (zh) * 2020-03-19 2022-04-19 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
CN111527544B (zh) * 2020-03-23 2021-04-16 长江存储科技有限责任公司 3d nand闪存的操作方法和3d nand闪存
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
US11537484B2 (en) * 2020-08-27 2022-12-27 Micron Technology, Inc. Salvaging bad blocks in a memory device
CN112434484A (zh) * 2020-12-02 2021-03-02 长江存储科技有限责任公司 一种冗余填充方法
WO2022141619A1 (en) 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced threshold voltage shift
CN118248198A (zh) 2021-01-04 2024-06-25 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
CN114822615A (zh) * 2021-01-20 2022-07-29 长江存储科技有限责任公司 存储器的编程操作方法及装置
CN114296636B (zh) * 2021-12-06 2024-03-19 长江存储科技有限责任公司 存储器的操作方法、存储器及存储系统
KR20230098971A (ko) 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
TWI778923B (zh) * 2022-02-24 2022-09-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11823751B2 (en) 2022-02-24 2023-11-21 Macronix International Co., Ltd. Memory device and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120307561A1 (en) 2011-06-03 2012-12-06 Samsung Electronics Co., Ltd. Non-volatile memory device and method controlling dummy word line voltage according to location of selected word line
US20170287566A1 (en) 2016-03-31 2017-10-05 Sandisk Technologies Llc Nand structure with tier select gate transistors
US20180033492A1 (en) 2016-07-28 2018-02-01 SK Hynix Inc. Memory device and method of operating the same

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
KR20100013956A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 프로그램 방법
KR101552211B1 (ko) * 2009-03-25 2015-09-10 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
KR101979395B1 (ko) * 2012-05-08 2019-08-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
KR20160136675A (ko) * 2015-05-20 2016-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9786375B2 (en) * 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
US9666282B1 (en) 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
KR20180013127A (ko) * 2016-07-28 2018-02-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
KR102650333B1 (ko) * 2016-08-10 2024-03-25 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
US10381094B2 (en) * 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
KR102656828B1 (ko) * 2017-01-05 2024-04-18 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
CN109215696B (zh) * 2017-06-29 2022-10-04 爱思开海力士有限公司 执行编程操作的非易失性存储器件及其操作方法
US10970204B2 (en) * 2017-08-29 2021-04-06 Samsung Electronics Co., Ltd. Reducing read-write interference by adaptive scheduling in NAND flash SSDs
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR102336660B1 (ko) 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR102467291B1 (ko) * 2017-12-22 2022-11-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN109273042A (zh) * 2018-09-18 2019-01-25 长江存储科技有限责任公司 Nand存储器及其访问方法、访问装置
CN109346474B (zh) * 2018-10-16 2020-07-10 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120307561A1 (en) 2011-06-03 2012-12-06 Samsung Electronics Co., Ltd. Non-volatile memory device and method controlling dummy word line voltage according to location of selected word line
US20170287566A1 (en) 2016-03-31 2017-10-05 Sandisk Technologies Llc Nand structure with tier select gate transistors
US20180033492A1 (en) 2016-07-28 2018-02-01 SK Hynix Inc. Memory device and method of operating the same

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